KR101365164B1 - 정전류 회로 및 이 정전류 회로를 이용하는 발광 다이오드 구동 장치 - Google Patents

정전류 회로 및 이 정전류 회로를 이용하는 발광 다이오드 구동 장치 Download PDF

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Abstract

정전류 회로는, 제1 트랜지스터와, 게이트와 소스가 상기 제1 트랜지스터의 게이트와 소스에 접속되고, 드레인이 부하에 접속되는 제2 트랜지스터와, 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와, 정전류를 상기 제1 트랜지스터에 공급하는 정전류 생성 회로부와, 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압과 미리 정해진 기준 전압을 전압 비교함으로써, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나가 선형 영역에서 동작하는 동안에, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나가 상기 제1 정전류에 비례한 전류를 출력할 수 없는지의 여부를 판정하는 검출 회로부를 포함한다.

Description

정전류 회로 및 이 정전류 회로를 이용하는 발광 다이오드 구동 장치{CONSTANT CURRENT CIRCUIT AND LIGHT EMITTING DIODE DRIVING DEVICE USING THE SAME}
본 발명은 정전류 회로에 관한 것이며, 더 구체적으로는 예컨대 발광 다이오드(LED: Light Emitting Diode)를 구동하기 위한 정전류 회로 및 이 정전류 회로를 이용하는 발광 다이오드 구동 장치에 관한 것이다.
일반적으로, 표시 장치용 발광 다이오드는 그 LED의 휘도의 변동을 줄이기 위해서 정전류를 이용해 구동된다. 발광 다이오드의 용도에 따라 휘도를 조정하는 경우에, 정전류 회로의 전류 설정이 변경된다. 그러나, 발광 다이오드의 전압 강하가 그 구동 전류에 따라 변한다. 이러한 특성 때문에, 출력 단자의 전압(즉, 정전류 회로의 출력 단자에서의 전압)이 크게 변할 수 있다.
통상, 정전류 회로에서는 MOS 트랜지스터의 드레인 전극을 출력 단자로서 이용한다. 그러나, 이 경우에, 출력 단자의 전압이 크게 변하면 MOS 트랜지스터의 채널 길이 변조 효과로 인해, 출력 전류가 변할 수 있고 그 결과 발광 다이오드의 휘도가 변할 수도 있다는 문제가 있다.
이 문제를 해결하기 위해서, 도 9에 도시하는 정전류 회로가 존재한다.
도 9에서, NMOS 트랜지스터(M111, M112, M141 및 M142)는 저전압 캐스코드형(cascode-type) 전류 미러 회로를 구성한다. 또한, 출력 전류(iout)가 출력 단자(OUT)에 접속된 외부 부하(110)에 공급된다. 출력 전류(iout)는 전류(iref1)를, NMOS 트랜지스터(M111)와 NMOS 트랜지스터(M112) 간의 트랜지스터 사이즈 비에 기초하여 결정된 비율로 체배하여 얻어진다. 오차 증폭 회로(OP102)는 레지스터(R111)와 NMOS 트랜지스터(M116) 간의 접속부의 전압이 기준 전압(Vref)과 같게 되도록 NMOS 트랜지스터(M116)를 제어한다. 이 경우, 레지스터(R111)의 저항값을 r111이라고 하면, 레지스터(R111)를 통과하는 전류(iref2)는 식 iref2 = Vref/r111에 의해 구해진다. 전류(iref2)는 전류 미러 회로를 구성하는 PMOS 트랜지스터(M115 및 M114)에 영향을 받아 전류(iref1)가 된다.
외부 부하(110)에 전류를 공급하는 출력 회로를 구성하는 NMOS 트랜지스터(M111, M112, M141 및 M142)는 캐스코드형 전류 미러 회로를 형성한다. 따라서, NMOS 트랜지스터(M112)의 드레인 전압은 출력 단자(OUT)의 전압에 관계없이 NMOS 트랜지스터(M111)의 드레인 전압과 같게 된다. 그 결과, 출력 단자(OUT)의 전압 변동이 출력 전류(iout)에 미치는 영향은 적다.
그러나, 출력 단자(OUT)에 전류를 공급하는 출력 트랜지스터를 직렬로 접속되는 NMOS 트랜지스터(M112 및 M142)에 의해 구성할 경우에는, 출력 회로가 저전압 캐스코드형 전류 미러 회로로 구성되더라도, 출력 단자(OUT)의 전압이 상승할 수 있다. 이 전압은 출력 트랜지스터가 정전류 정확도를 유지할 수 있는 포화 영역에서 동작하게 하는데 필요한 것이다.
예컨대, NMOS 트랜지스터(M111, M112, M141, M142)가 같은 도전형의 트랜지스터이고 트랜지스터 사이즈도 같은 것이며, 임계 전압, 게이트-소스 전압 및 과구동 전압(overdrive voltage)을 각각 Vthn, Vgs2 및 Vov로 표기하면, 이하의 식 (a)가 얻어진다.
Vds1 = Vbias-Vgs2 (a)
NMOS 트랜지스터(M112)가 선형 영역과 포화 영역 간의 경계에서 동작할 수 있도록 바이어스 전압(Vbias)을 Vbias = Vgs2+Vov로 설정할 경우, 상기 식 (a)는 이하의 식 (b)가 된다.
Vds1 = Vov (b)
NMOS 트랜지스터(M112)와 마찬가지로, NMOS 트랜지스터(M142)도 선형 영역과 포화 영역 간의 경계에서 동작할 경우, NMOS 트랜지스터(M142)의 드레인-소스 전압(Vds2)은 이하의 식 (c)로 표현된다.
Vds2 = Vov (c)
따라서, 출력 단자(OUT)의 최소 전압(Vomin)은 이하의 식 (d)로 표현된다.
Vomin = Vds1+Vds2 = 2×Vov (d)
일반적인 CMOS 프로세스에서는, 최소 전압(Vomin)이 0.6 V∼1.0 V의 범위에 있다. 출력 단자(OUT)의 전압이 높으면, 정전류 회로의 출력 트랜지스터가 소비하는 소비 전력이 커진다. 또한, 발광 다이오드를 구동하기 위해 대전류를 출력해야 하므로, 사이즈가 매우 큰 출력 트랜지스터를 사용해야 한다. 이러한 특성 때문에, 직렬로 접속된 2개의 MOS 트랜지스터를 사용하여 출력 트랜지스터를 구성할 경우, 칩면적이 대폭 증가할 수 있다.
더욱이, NMOS 트랜지스터(M142)의 드레인-소스 전압은 출력 단자(OUT)의 전압에 따라 크게 변한다. 한편, NMOS 트랜지스터(M141)의 드레인-소스 전압은 (Vthn+Vov)-Vov = Vthn의 값과 같게 된다. 그러나, NMOS 트랜지스터(M141)의 드레인-소스 전압은 NMOS 트랜지스터(M142)의 드레인-소스 전압과 다르다. 즉, NMOS 트랜지스터(M111)의 드레인-소스 전압은 NMOS 트랜지스터(M112)의 드레인-소스 전압과 다르다. 그 결과, 출력 전류(iout)에 계통적인 오차가 발생할 수 있다.
이러한 문제를 해결하기 위해서, 도 10에 도시한 바와 같이, 정전류 회로의 출력 단자에 접속되는 외부 부하가 변하더라도 출력 전류는 변하지 않고, 출력 단자의 전압이 낮은 경우라도 정전류 회로가 포화 영역에서 안정적으로 동작할 수 있는 정전류 회로가 존재한다(예컨대, 특허문헌 1 참조).
이 경우, 가변 레지스터(R)가 적절히 조정되면, 캐스코드형 전류 미러 회로를 사용하지 않고서도 NMOS 트랜지스터(NT1)의 드레인-소스 전압은 NMOS 트랜지스터(NT2)의 드레인-소스 전압과 같게 된다. 그렇기 때문에, 계통적인 오차가 발생하는 일 없이 정전류가 정확하게 출력될 수 있다.
그러나, NMOS 트랜지스터(NT2)의 드레인 전압은, NMOS 트랜지스터(NT2)가 포화 영역에서 동작하는 전압부터 NMOS 트랜지스터(NT2)의 게이트-소스 전압까지의 범위에서만 조정될 수 있다. 즉, 계통적인 오차가 발생하는 일 없이, 정전류를 출력할 수 있는 출력 단자(OUT)의 전압(Vo)의 범위는 Vov2≤Vo≤Vthn+Vov2와 같이 표현되며, 여기서 Vthn와 Vov2는 NMOS 트랜지스터(NT2)의 임계 전압과 과구동 전압을 각각 표기한다. 이에, 출력 단자(OUT)의 전압(Vo)의 가변 범위가 대폭 제한될 수 있다고 하는 문제가 있다.
이러한 문제를 해결하기 위해서, 도 11에 도시하는 바와 같은 정전류 회로가 존재한다(예컨대, 특허문헌 2 참조).
도 11에서는, 출력 단자 전압을 레벨 시프트하여 전류 미러 회로에 피드백함으로써, 출력 전류의 정확도를 유지할 수 있는 출력 단자 전압 범위가 확대될 수 있다.
한편, 발광 다이오드의 애노드 단자에 공급되는 전압이 저하하여 정전류 회로가 미리 정해진 전류를 출력할 수 없는 상태에서는, 이 상태를 검출해서, 발광 다이오드의 애노드 단자에 공급되는 전압을 조정하는 것이 필요하다.
그러나, 도 11에 도시한 정전류 회로에서는, 출력 트랜지스터가 포화 영역에서 동작하는 최소 전압이 검출된다. 그렇기 때문에, 정전류 회로가 미리 정해진 전류를 출력할 수 없게 되기 전에, 발광 다이오드의 애노드 단자에 공급되는 전압이 조정된다. 그 결과, 효율이 나쁘다.
일본 특허 출원 공개 09-319323호 일본 특허 출원 공개 2008-227213호
본 발명은 상기 상황을 감안하여 이루어진 것으로, 정확도가 높은 출력 전류가 출력되는 출력 단자의 동작 전압 범위를 대폭 확대할 수 있고 효율도 향상시킬 수 있는 정전류 회로 및 이 정전류 회로를 이용하는 발광 다이오드 구동 장치를 제공할 수 있다.
본 발명의 양태에 따르면, 미리 정해진 정전류를 생성하여 그 정전류를 부하에 공급하는 정전류 회로가 제공된다. 이 정전류 회로는, 게이트에 입력된 제어 신호에 따라 전류가 흐르는 MOS 트랜지스터로 구성되는 제1 트랜지스터와, 상기 제1 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되고, 게이트 및 소스는 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되며, 드레인은 부하에 접속되고, 게이트에 입력된 제어 신호에 따른 전류를 부하에 공급하는 제2 트랜지스터와, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부를 포함한다. 정전류 회로는, 상기 전압 조정 회로부를 통해 미리 정해진 제1 정전류를 상기 제1 트랜지스터에 공급하는 제1 정전류원으로 구성되는 정전류 생성 회로부와, 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압을 레벨 시프트하고 그 레벨 시프트된 전압을 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트들에 출력하는 레벨 시프트 회로부와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나가 선형 영역에서 동작하는 동안에, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나가 상기 제1 정전류에 비례한 전류를 출력할 수 없는지의 여부를 판정하는 검출 회로부를 더 포함한다. 또한, 상기 검출 회로부는 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압과 미리 정해진 기준 전압을 전압 비교함으로써 판정한다.
구체적으로, 상기 검출 회로부는 상기 제1 정전류와 전류값이 같은 제4 정전류를 생성하여 그 제4 정전류를 상기 제1 트랜지스터와 같은 도전형의 제6 트랜지스터에 공급하며, 상기 제6 트랜지스터의 입력단의 전압을 기준 전압으로서 설정한다. 그 전압은, 제4 정전류가 입력되는 상기 제6 트랜지스터의 입력단의 전압을 레벨 시프트하고 그 레벨 시프트된 전압을 상기 제6 트랜지스터의 게이트에 입력함으로써 얻어진다.
또한, 상기 레벨 시프트 회로부는, MOS 트랜지스터로 구성되며 게이트가 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부에 접속되는 제3 트랜지스터와, 상기 제3 트랜지스터에 미리 정해진 제2 정전류를 공급하는 제2 정전류원을 포함한다. 상기 제3 트랜지스터와 상기 제2 정전류원이 소스 팔로워 회로를 형성하고, 상기 제3 트랜지스터와 상기 제2 정전류원 간의 접속부가 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트들에 접속되어, 상기 레벨 시프트 회로부는 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압을 상기 제3 트랜지스터의 게이트-소스 전압만큼 레벨 시프트한다.
이 경우, 상기 검출 회로부는, 게이트에 입력된 제어 신호에 따라 전류가 흐르는 MOS 트랜지스터로 구성되는 제6 트랜지스터와, 상기 제6 트랜지스터에 미리 정해진 제4 정전류를 공급하는 제4 정전류원과, 상기 제6 트랜지스터와 상기 제4 정전류원 간의 접속부의 전압을 레벨 시프트하고 그 레벨 시프트된 전압을 상기 제6 트랜지스터의 게이트에 출력하는 레벨 시프트 회로와, 기준 전압과, 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압을 전압 비교하고 그 전압 비교의 결과를 나타내는 신호를 생성하여 출력하는 전압 비교 회로를 포함한다. 또한, 기준 전압은 상기 제6 트랜지스터와 상기 제4 정전류원 간의 접속부의 전압이다.
구체적으로, 상기 레벨 시프트 회로는, 게이트가 상기 제6 트랜지스터와 상기 제4 정전류원 간의 접속부에 접속되고, 상기 제3 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제7 트랜지스터와, 상기 제7 트랜지스터에 미리 정해진 제5 정전류를 공급하는 제5 정전류원을 포함한다. 또한, 상기 제7 트랜지스터와 상기 제5 정전류원이 소스 팔로워 회로를 형성한다. 상기 제7 트랜지스터와 상기 제5 정전류원 간의 접속부가 상기 제6 트랜지스터의 게이트에 접속되어, 상기 레벨 시프트 회로는 상기 제7 트랜지스터와 상기 제5 정전류원 간의 접속부의 전압을 상기 제7 트랜지스터의 게이트-소스 전압만큼 레벨 시프트한다.
또한, 상기 제7 트랜지스터의 전류 증폭률은 상기 제3 트랜지스터의 전류 증폭률보다 낮을 수 있다.
또한, 상기 제7 트랜지스터의 임계값은 상기 제3 트랜지스터의 임계값보다 클 수 있다.
또한, 상기 제5 정전류원은 상기 제2 정전류보다 큰 전류값을 갖는 제5 정전류를 생성한다.
또한, 상기 전압 조정 회로부는, 상기 정전류 생성 회로부와 상기 제1 트랜지스터 사이에 접속되고 MOS 트랜지스터로 구성되는 제4 트랜지스터와, 일단이 상기 제2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되며, 상기 제4 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제5 트랜지스터와, 상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원을 포함한다. 상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들 간의 접속부는 상기 제3 정전류원과 상기 제5 트랜지스터 간의 접속부에 접속된다. 상기 제4 트랜지스터의 동작은, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 같게 되도록 제어된다.
이 경우, 상기 제1 정전류와 제3 정전류는 이 제1 정전류와 제3 정전류 간의 전류비의 값이 상기 제4 트랜지스터의 전류 증폭도와 상기 제5 트랜지스터의 전류 증폭도 간의 비의 값과 같게 되도록 설정된다.
또한, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 도전형이 같고 사이즈가 같다.
또한, 상기 전압 조정 회로부는, 상기 정전류 생성 회로부와 상기 제1 트랜지스터 사이에 접속되고 MOS 트랜지스터로 구성되는 제4 트랜지스터와, 상기 제2 트랜지스터의 드레인 전압에 미리 정해진 전압을 더하여 얻어진 전압을 생성하는 전압 생성 회로와, 일단에 상기 전압 생성 회로에 의해 생성된 전압이 입력되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되며, 상기 제4 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제5 트랜지스터와, 상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원을 포함할 수 있다. 또한, 상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들 간의 접속부는 상기 제3 정전류원과 상기 제5 트랜지스터 사이에 형성된 접속부에 접속될 수 있다. 또한, 상기 제4 트랜지스터의 동작은, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 크게 되도록 제어될 수 있다.
또한, 상기 전압 조정 회로부는, 상기 정전류 생성 회로부와 상기 제1 트랜지스터 사이에 접속되며 MOS 트랜지스터로 구성되는 제4 트랜지스터와, 일단이 상기 제2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되며, 상기 제4 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제5 트랜지스터와, 상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원을 포함할 수 있다. 또한, 상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들 사이에 형성된 접속부는 상기 제3 정전류원과 상기 제5 트랜지스터 간의 접속부에 접속될 수 있다. 상기 제4 트랜지스터의 동작은, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 크게 되도록 제어될 수 있다.
또한, 상기 전압 조정 회로부는, 상기 제1 트랜지스터의 드레인 전압과 상기 제2 트랜지스터의 드레인 전압을 전압 비교하고, 그 전압 비교의 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와, 상기 전압 비교의 결과를 나타내는 신호에 기초하여, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로를 포함할 수 있다. 또한, 상기 비교 회로는, 상기 제1 트랜지스터 및 제2 트랜지스터의 각 드레인 전압이 입력되는 입력단을 구비한 오차 증폭 회로로 구성될 수 있다. 상기 전압 조정 회로는 상기 오차 증폭 회로로부터의 출력 신호가 입력되는 게이트를 포함할 수 있고, 상기 제1 트랜지스터의 드레인에 직렬로 접속되고 MOS 트랜지스터로 구성되는 제4 트랜지스터로 구성될 수 있다.
이 경우, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 같은 도전형의 트랜지스터일 수 있으며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 같게 되도록 상기 제4 트랜지스터의 동작을 제어할 수 있다.
또한, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 같은 도전형의 트랜지스터일 수 있으며, 상기 오차 증폭 회로는 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 크게 되도록 미리 정해진 입력 오프셋 전압을 제공할 수 있다.
또한, 상기 전압 조정 회로부는 상기 제4 트랜지스터와 상기 정전류 생성 회로부 사이에 형성되는 접속부와 상기 제4 트랜지스터의 게이트의 사이에 접속된 커패시터를 더 포함할 수 있다.
또한, 상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 정전류 생성 회로부, 레벨 시프트 회로부 및 검출 회로부는 단일 IC에 집적될 수 있다.
또한, 본 발명의 양태에 따른 발광 다이오드 구동 장치는, 미리 정해진 정전류를 생성하여 그 생성된 정전류를 발광 다이오드에 공급하는 전술한 정전류 회로들 중 어느 하나를 포함한다.
본 발명의 실시형태에 따르면, 제1 트랜지스터와 제2 트랜지스터 중 적어도 하나가 선형 영역에서 동작하는 동안에, 제1 트랜지스터와 제2 트랜지스터 중 적어도 하나가 제1 정전류에 비례한 전류를 출력할 수 없는지의 여부를 판정하는 검출 회로부를 구비함으로써, 정확도가 높은 출력 전류를 출력할 수 있는 출력 단자의 전압 범위를 실질적으로 확대할 수 있고, 효율을 대폭 향상시킬 수 있어, 매우 높은 범용성을 얻는 것이 가능해진다.
더욱이, 칩면적을 대폭 삭감할 수 있고, 부하에 대한 접속부의 전압인 단자 전압에 의존하지 않고 정확도가 높은 정전류를 출력하는 것이 가능해진다. 또한, 정전류 출력 정확도를 저하시키는 일 없이 단자 전압을 작게 하여 소비 전력을 대폭 줄이는 것이 가능해진다.
도 1은 본 발명의 제1 실시형태에 따른 정전류 회로의 구성예를 도시하는 블록도이다.
도 2는 도 1의 정전류 회로(1)의 예를 도시하는 도면이다.
도 3은 도 1의 정전류원(2)의 예를 도시하는 도면이다.
도 4는 도 1의 정전류 회로(1)의 동작예를 도시하는 특성도이다.
도 5는 도 1의 정전류 회로(1)의 출력 전류의 특성을 도시하는 도면이다.
도 6은 도 1의 정전류 회로(1)의 다른 예를 도시하는 도면이다.
도 7은 도 1의 정전류 회로(1)의 다른 예를 도시하는 도면이다.
도 8은 도 1의 정전류 회로(1)의 다른예를 도시하는 도면이다.
도 9는 종래의 정전류 회로의 예를 도시하는 회로도이다.
도 10은 종래의 정전류 회로의 다른 예를 도시하는 회로도이다.
도 11은 종래의 정전류 회로의 다른 예를 도시하는 회로도이다.
다음에, 첨부 도면을 참조하여 본 발명의 실시형태에 기초해 본 발명을 상세하게 설명한다.
제1 실시형태
도 1은 본 발명의 제1 실시형태에 따른 정전류 회로의 구성예를 도시하는 블록도이다.
도 1의 정전류 회로(1)는 미리 정해진 정전류를 생성하여 그 정전류를 출력 단자(OUT)를 통해 발광 다이오드 등의 외부 부하(10)에 공급한다. 또한, 정전류 회로(1)는 NMOS 트랜지스터(M1 및 M2), 미리 정해진 정전류를 생성하여 출력하는 정전류원(2), 레벨 시프트 회로(3), 전압 조정 회로(4) 및 검출 회로(5)를 포함한다. 도 1에서는, 외부 부하(10)가 발광 다이오드이다. 정전류 회로(1)가 발광 다이오드 구동 장치를 구성하는 경우에, 발광 다이오드의 애노드와 캐소드는 전원 전압(Vdd2)과 출력 단자(OUT)에 각각 접속된다.
전원 전압(Vdd2)과 출력 단자(OUT) 사이에는 외부 부하(10)가 접속된다. NMOS 트랜지스터(M2)의 드레인은 출력 단자(OUT)에 접속된다. NMOS 트랜지스터(M1 및 M2)의 소스들은 각각 접지 전압에 접속된다. NMOS 트랜지스터(M1 및 M2)의 게이트들은 서로 접속되고, NMOS 트랜지스터(M1 및 M2)의 접속부의 전압은 도시하는 레벨 시프트 회로(3)에 의해 제어된다. NMOS 트랜지스터(M1)의 드레인에는, 전원 전압(Vdd1)을 전원으로서 이용하는 정전류원(2)으로부터 공급된 전류가 전압 조정 회로(4)를 통해 입력된다.
전압 조정 회로(4)가 NMOS 트랜지스터(M2)의 드레인 전압에 따라 NMOS 트랜지스터(M1)의 드레인 전압을 조정하여, NMOS 트랜지스터(M1)의 드레인 전압은 NMOS 트랜지스터(M2)의 드레인 전압과 같게 된다. 또한, 레벨 시프트 회로(3)는 정전류원(2)과 전압 조정 회로(4) 간의 접속부의 전압을 미리 정해진 전압만큼 레벨 시프트(변경)하기 위하여 NMOS 트랜지스터(M1 및 M2)의 게이트 전압을 제어한다. 즉, 레벨 시프트 회로(3)는 NMOS 트랜지스터(M1 및 M2)의 게이트들에 전압을 출력하는데, 이 전압은 정전류원(2)과 전압 조정 회로(4) 간의 접속부의 전압을 미리 정해진 전압만큼 레벨 시프트(변경)하여 얻어진 전압이다.
검출 회로(5)는, NMOS 트랜지스터(M1 및 M2) 중 적어도 하나가 선형 영역에서 동작하는 동안에, NMOS 트랜지스터(M1 및 M2) 중 적어도 하나가 정전류원(2)으로부터의 정전류(i1)에 비례한 전류를 출력할 수 없는 상태를 검출한다.
도 2는 정전류 회로(1)의 예를 도시하는 도면이다.
도 2에 있어서, 레벨 시프트 회로(3)는 NMOS 트랜지스터(M13)와, 미리 정해진 정전류(i2)를 공급하는 정전류원(11)으로 구성된다. 전압 조정 회로(4)는 NMOS 트랜지스터(M14 및 M15)와, 미리 정해진 정전류(i3)를 공급하는 정전류원(15)으로 구성된다. 또한, 검출 회로(5)는 NMOS 트랜지스터(M16 및 M17)와, 오차 증폭 회로(OP1)와, 미리 정해진 정전류(i4 및 i5)를 각각 공급하는 정전류원(16 및 17)으로 구성된다.
전원 전압(Vdd1)과 NMOS 트랜지스터(M1)의 드레인의 사이에는, 정전류원(2)과 NMOS 트랜지스터(M14)가 직렬로 접속된다. 정전류원(2)과 NMOS 트랜지스터(M14) 간의 접속부는 NMOS 트랜지스터(M13)의 게이트에 접속된다.
또한, 전원 전압(Vdd1)과 접지 전압 사이에는 NMOS 트랜지스터(M13)와 정전류원(11)이 직렬로 접속된다. NMOS 트랜지스터(M13)와 정전류원(11) 간의 접속부는 NMOS 트랜지스터(M1 및 M2)의 각 게이트에 접속된다. 또한, 전원 전압(Vdd1)과 NMOS 트랜지스터(M2)의 드레인의 사이에는 정전류원(15)과 NMOS 트랜지스터(M15)가 직렬로 접속된다. NMOS 트랜지스터(M14)의 게이트는 NMOS 트랜지스터(M15)의 게이트에 접속되고, NMOS 트랜지스터(M14 및 M15)의 게이트들 간의 접속부는 NMOS 트랜지스터(M15)의 드레인에 접속된다.
전원 전압(Vdd1)과 접지 전압 사이에는 정전류원(16)과 NMOS 트랜지스터(M16)이 직렬로 접속된다. 정전류원(16)과 NMOS 트랜지스터(M16) 간의 접속부는 NMOS 트랜지스터(M17)의 게이트와 오차 증폭 회로(OP1)의 반전 입력단에 접속된다. 또한, 전원 전압(Vdd1)과 접지 전압 사이에는 NMOS 트랜지스터(M17)와 정전류원(17)이 직렬로 접속된다. NMOS 트랜지스터(M17)와 정전류원(17) 간의 접속부는 NMOS 트랜지스터(M16)의 게이트에 접속된다. 오차 증폭 회로(OP1)의 비반전 입력단은 정전류원(2)과 NMOS 트랜지스터(M14) 간의 접속부에 접속된다.
또한, NMOS 트랜지스터(M1 및 M2)를 각각 제1 트랜지스터 및 제2 트랜지스터하고 한다. 정전류원(2) 및 레벨 시프트 회로(3)를 각각 제1 정전류원 및 레벨 시프트 회로부라고 한다. 전압 조정 회로(4) 및 검출 회로(5)를 각각 전압 조정 회로부 및 검출 회로부라고 한다. 또한, NMOS 트랜지스터(M13, M14, M15, M16 및 M17)를 각각 제3, 제4, 제5, 제6 및 제7 트랜지스터라고 한다. 정전류원(11, 15, 16 및 17)을 각각 제2, 제3, 제4 및 제5 정전류원이라 한다. 또한, 오차 증폭 회로(OP1)를 전압 비교 회로라고 한다. 정전류 회로(1)는 단일 집적 회로(IC)에 집적될 수 있다.
이러한 구성에 있어서, NMOS 트랜지스터(M13)와 정전류원(11)은 소스 팔로워 회로를 형성하며, NMOS 트랜지스터(M14)의 드레인 전압[즉, 정전류원(2)과 NMOS 트랜지스터(M14) 간의 접속부의 전압]을 NMOS 트랜지스터(M13)의 게이트-소스 전압만큼 레벨 시프트하여 얻어진 전압이 NMOS 트랜지스터(M1 및 M2)의 게이트들에 출력된다.
이하, NMOS 트랜지스터(M1, M2, M13, M14 및 M15)의 게이트-소스 전압을 각각 Vgs1, Vgs2, Vgs13, Vgs14 및 Vgs15로 표기한다. 또한, NMOS 트랜지스터(M1 및 M2)의 드레인-소스 전압을 각각 Vds1 및 Vds2로 표기한다.
NMOS 트랜지스터(M15)의 소스 전압이 NMOS 트랜지스터(M2)의 드레인 전압과 같기 때문에, NMOS 트랜지스터(M15)의 게이트 전압(Vg15)은 이하의 식 (1)과 같이 주어진다.
Vg15 = Vds2+Vgs15 (1)
NMOS 트랜지스터(M14 및 M15)의 게이트들이 서로 접속되기 때문에, NMOS 트랜지스터(M1)의 드레인 전압(Vd1)은 NMOS 트랜지스터(M15)의 게이트 전압(Vg15)에서 NMOS 트랜지스터(M14)의 게이트-소스 전압(Vgs14)을 감산하여 얻어진 전압과 같다. 이에, 상기 식 (1)로부터 이하의 식 (2)가 얻어진다.
Vd1 = Vg15-Vgs14
= (Vds2+Vgs15)-Vgs14 (2)
NMOS 트랜지스터(M14 및 M15)의 도전형이 서로 같고 NMOS 트랜지스터(M14 및 M15)의 임계값 전압(임계 전압)(Vthn)이 서로 같다고 하며, NMOS 트랜지스터(M14 및 M15)의 전류 증폭도(β)를 각각 β14 및 β15로 표기하면, 정전류(i1 및 i3)는 각각 이하의 식 (3)과 (4)로 주어진다.
i1 = β14×(Vgs14-Vthn)2 (3)
i3 = β15×(Vgs15-Vthn)2 (4)
상기 식에 기초하여, 이하의 식 (5)가 성립한다.
i1/i3 = β14/β15×(Vgs14-Vthn)2/(Vgs15-Vthn)2 (5)
식 (5)에 따라, 이하의 식 (6)이 성립함으로써, 상기 식 (2)에 의해 Vd1=Vd2가 성립한다.
i1/β14 = i3/β15 (6)
이에, 식 (6)이 성립하도록, NMOS 트랜지스터(M14 및 M15)의 트랜지스터 사이즈 및 정전류(i1 및 i3)를 설정함으로써, NMOS 트랜지스터(M1)의 게이트 전압, 드레인 전압 및 소스 전압은 NMOS 트랜지스터(M2)의 게이트 전압, 드레인 전압 및 소스 전압과 각각 같게 된다. 그 결과, NMOS 트랜지스터(M2)는 λ 특성의 영향을 받는 일 없이, NMOS 트랜지스터(M1 및 M2) 간의 트랜지스터 사이즈 비에 따라 결정되는 전류를 정확히 출력할 수 있다.
또한, NMOS 트랜지스터(M14)의 드레인 전압(Vd14)과 무관하게, 식 Vd14 = Vgs1+Vgs13이 성립한다. NMOS 트랜지스터(M14)의 드레인-소스 전압을 Vds14로 표기하면, 식 Vd1+Vds14 = Vd14 = Vgs1+Vgs13이 성립한다. 또한, Vd1=Vd2에 따라, 이하의 식 (7)이 얻어진다.
Vds14 = Vgs1+Vgs13-Vd2 (7)
NMOS 트랜지스터(M14)의 과구동 전압을 Vov14로 표기하면, NMOS 트랜지스터(M14)가 포화 영역에서 동작하기 위해서는, Vds14≥Vov14를 만족해야 한다. 그러므로, 식 (7)에 따라, 식 Vgs1+Vgs13-Vd2 ≥ Vov14가 얻어진다.
이 경우, NMOS 트랜지스터(M1 및 M14)의 도전형이 같고 NMOS 트랜지스터(M1 및 M14)의 사이즈가 같다고 하며, NMOS 트랜지스터(M1)의 임계값 전압과 과구동 전압을 각각 Vthn과 Vov1로 표기하면, Vthn+Vov1+Vgs13-Vd2 ≥ Vov14가 얻어진다.
Vov1=Vov14이기 때문에, Vthn+Vgs13-Vd2 ≥ 0, 즉 Vthn+Vgs13 ≥ Vd2가 얻어진다.
또한, NMOS 트랜지스터(M13)의 임계값 전압과 과구동 전압을 각각 Vthn과 Vov13으로 표기하면, Vthn+(Vthn+Vov13) ≥ Vd2가 얻어지고, 나아가 이하의 식 (8)이 얻어진다.
Vds2 = Vd2 ≤ Vthn×2+Vov13 (8)
임계값 전압(Vthn)은 제조 프로세스에 기초해서 결정되는 파라미터이며, 과구동 전압(Vov13)은 NMOS 트랜지스터(M13)의 트랜지스터 사이즈와 NMOS 트랜지스터(M13)를 통과하는 전류(i2)에 기초해서 임의로 설정될 수 있다. 이에, 회로의 동작 전압은 NMOS 트랜지스터(M2)의 드레인 전압(Vd2)의 변동에 맞춰 결정될 수 있다.
다음에, NMOS 트랜지스터(M2)가 포화 영역에서 동작하기 위한 최소 드레인 전압에 관해서 생각한다.
NMOS 트랜지스터(M2)의 임계값 전압과 과구동 전압을 각각 Vthn과 Vov2로 표기하면, NMOS 트랜지스터(M2)가 포화 영역에서 동작하기 위한 조건은 이하의 식 (9)로 기재된다.
Vds2 ≥ Vgs2-Vthn = Vov2 (9)
식 (9)에 기초하면, 출력 단자(OUT)의 전압(Vo)의 최소 전압은 Vov2이다. 이에, 이 최소 전압은 종래 기술과 비교할 경우 1/2만큼 저하될 수 있다.
예컨대, Vthn=0.8 V, Vov2=0.3 V, Vov13=0.3 V라고 하면, 상기 식 (8)에 따라, NMOS 트랜지스터(M1)의 드레인 전압이 NMOS 트랜지스터(M2)의 드레인 전압과 같게 되는 제어 조건은 Vds2≤1.9 V이다. 또한, 상기 식 (9)에 따라, NMOS 트랜지스터(M2)가 포화 영역에서 동작하는 조건은 Vds2≥0.3 V이다.
즉, 출력 전류 정확도는 이하의 범위 (10)에서 유지될 수 있다.
0.3 V ≤ Vds2 ≤ 1.9 V (10)
이 경우, 출력 단자(OUT)의 전압(Vo)이 0.3 V보다 낮아지고, NMOS 트랜지스터(M2)가 선형 영역에 들어가면, 상기 식 (2)∼(6)으로부터 도출된 관계 Vd1=Vd2에 의해, NMOS 트랜지스터(M1)도 선형 영역에 들어간다. 더욱이, NMOS 트랜지스터(M1)에 정전류(i1)가 흐르도록 NMOS 트랜지스터(M1)의 게이트 전압이 제어되기 때문에, NMOS 트랜지스터(M1)가 선형 영역에 들어가면, NMOS 트랜지스터(M1)의 게이트 전압(Vg1)이 상승하고, NMOS 트랜지스터(M13)의 게이트 전압도 상승한다. 이 때, 식 (7)에 따라, NMOS 트랜지스터(M14)가 포화 영역에서 동작하는 것은 명백하다. 그렇기 때문에, 이 경우, NMOS 트랜지스터(M13)가 포화 영역에서 동작하고, 정전류원(2)이 미리 정해진 정전류(i1)를 출력하면, NMOS 트랜지스터(M1 및 M2)는 각각 미리 정해진 전류를 출력할 수 있다.
도 3에 도시하는 바와 같이, 정전류원(2)은 PMOS 트랜지스터(M21)로 구성된다. PMOS 트랜지스터(M21)의 게이트에는, 미리 정해진 바이어스 전압(Vb1)이 입력되기 때문에, PMOS 트랜지스터(M21)는 미리 정해진 기준 전류에 대응하는 정전류(i1)를 드레인으로부터 출력한다.
PMOS 트랜지스터(M21)의 게이트-소스 전압, 드레인-소스 전압, 임계값 전압 및 과구동 전압을 각각 Vgs21, Vds21, Vthp 및 Vov21로 표기하면, PMOS 트랜지스터(M21)가 포화 영역에서 동작하기 위한 조건은 이하의 식 (11)로 표현된다.
Vds21 ≥ Vgs21-Vthp = Vov21 (11)
정전류 회로(1)의 전원 전압을 Vdd1로 표기하고, NMOS 트랜지스터(M13)의 게이트 전압을 Vg13으로 표기할 경우, 식 (11)에 따라 이하의 식 (12)이 성립한다.
Vdd1+Vov21 ≥ Vg13 = Vgs13+Vgs1 (12)
다음에, 검출 회로(5)에 포함된 NMOS 트랜지스터(M16 및 M17) 및 정전류원(16 및 17)의 동작에 관해 설명한다.
NMOS 트랜지스터(M16)가 NMOS 트랜지스터(M1)와 같은 도전형이고 전류 증폭도(β)에 대해서도 NMOS 트랜지스터(M16)와 NMOS 트랜지스터(M1)가 같다고 상정한다. 또한, 정전류원(16)은 정전류(i1)와 같은 전류를 출력하고, 도 3의 PMOS 트랜지스터(M21)와 도전형 및 전류 증폭도(β)가 같은 PMOS 트랜지스터로 구성된다고 상정한다.
NMOS 트랜지스터(M16)의 게이트-소스 전압과 NMOS 트랜지스터(M17)의 게이트-소스 전압을 각각 Vgs16과 Vgs17로 표기하면, NMOS 트랜지스터(M17)의 게이트 전압(Vg17)은 이하와 같이 표현된다.
Vg17 = Vgs17+Vgs16
정전류원(16)이 정전류(i1)와 같은 전류를 출력하고, 도 3의 PMOS 트랜지스터(M21)와 도전형 및 전류 증폭도(β)가 같은 PMOS 트랜지스터로 구성되기 때문에, 정전류원(16)을 구성하는 PMOS 트랜지스터가 포화 영역에서 동작하기 위한 조건은 이하의 식 (13)으로 표현된다.
Vdd1+Vov21 ≥ Vg17 = Vgs17+Vgs16 (13)
식 (12)와 식 (13)에 따라, 이하의 식 (14)을 만족함으로써, 정전류원(2)은 미리 정해진 정전류(i1)를 출력할 수 있다.
Vdd1+Vov21 ≥ Vgs17+Vgs16 ≥ Vgs13+Vgs1 (14)
또한, NMOS 트랜지스터(M13)의 드레인-소스 전압(Vds13)이 이하의 식 (15)를 만족할 경우, NMOS 트랜지스터(M13)는 포화 영역에서 동작할 수 있다.
Vds13 = Vdd1-Vgs1 ≥ Vgs13-Vthn (15)
따라서, 식 (14)와 식 (15)가 만족할 경우, NMOS 트랜지스터(M1 및 M2)는 각각 미리 정해진 전류를 출력할 수 있다.
예컨대, 정전류 회로(1)가 리튬 이온 전지로 작동하는 휴대 기기의 디스플레이용 발광 다이오드를 구동하는 경우, 전원 전압(Vdd1)은 리튬 이온 전지의 전지 전압에 대응한다. 그렇기 때문에, 일반적으로, 리튬 이온 전지의 방전 곡선에 기초하여, 3.2 V≤Vdd1≤4.4 V를 상정하는 것이 바람직하고 식 (14)와 식 (15)를 고려하여 Vdd1=3.2 V로 판정한다.
전술한 바와 같이, Vthn=0.8 V이다. Vov21 = -0.3 V, Vov16=0.3 V라고 하면, 상기 식 (14)의 제1변과 제2변은 다음과 같이 표현된다.
Vdd1+Vov21 = 3.2 V-0.3 V = 2.9 V ≥ Vgs17+Vgs16
Vgs16 = (0.8 V+0.3 V) = 1.1 V이기 때문에, 다음의 관계가 얻어진다.
Vdd1+Vov21 = 3.2 V-0.3 V = 2.9 V ≥ Vgs17+1.1 V
따라서, 상기 식 (14)는 이하의 식 (16)이 된다.
2.9 V ≥ Vgs17+1.1 V ≥ Vgs13+Vgs1 (16)
NMOS 트랜지스터(M17)에 있어서, 임계값 전압과 과구동 전압을 각각 Vthn17과 Vov17로 표기한다.
이 경우, 예컨대 제조 프로세스를 변경하거나 또는 백바이어스(back bias) 효과를 적용함으로써 NMOS 트랜지스터(M17)의 임계값 전압(Vthn17)을 Vthn보다 크게 설정하는 것이 용이할 수 있다. Vthn17=1.0 V, Vov17=0.3 V라고 하면, Vgs17 = Vthn17+Vov17 = 1.0 V+0.3 V = 1.3 V가 얻어진다. 따라서, 상기 식 (16)은 이하의 식 (17)로 표현된다.
2.9 V ≥ Vgs17+1.1 V = 2.4 V ≥ Vgs13+Vgs1 (17)
또한, 전술한 바와 같이, Vov13=0.3 V이기 때문에, Vgs13 = Vthn+Vov13 = 0.8 V+0.3 V = 1.1 V이다. 따라서, 상기 식 (17)은 2.9 V ≥ Vgs17+1.1 V = 2.4 V ≥ 1.1 V+Vgs1로서 표현되고, 그 식의 각 변에서 1.1 V를 감산하면, 이하의 식 (18)이 얻어지는데, 식 (18)의 제1변과 제2변 간의 대소 관계는 정확한 것이다.
1.8 V≥1.3 V≥Vgs1 (18)
다음에, 검출 회로(5)의 동작에 관해 설명한다.
오차 증폭 회로(OP1)의 각 입력단에는, 전압(Vg13)과 전압(Vg17)이 입력된다. 전압(Vg13)은 정전류원(2)과 NMOS 트랜지스터(M14) 간의 접속부의 전압이고, 전압(Vg17)은 정전류원(16)과 NMOS 트랜지스터(M16) 간의 접속부의 전압이다. 오차 증폭 회로(OP1)는 전압(Vg13)이 전압(Vg17)보다 낮을 경우에 로우 레벨의 신호(Dout)를 출력하고, 전압(Vg13)이 전압(Vg17) 이상일 경우에 하이 레벨의 신호(Dout)를 출력한다.
즉, 오차 증폭 회로(OP1)는 정전류 회로(1)의 출력 단자(OUT)의 전압(Vo)이 충분히 높고 미리 정해진 전류가 출력 단자(OUT)로부터 출력되고 있는 경우에, 로우 레벨의 신호(Dout)를 출력한다. 한편, 오차 증폭 회로(OP1)는 정전류원(1)의 출력 단자(OUT)의 전압(Vo)이 저하될 경우에 하이 레벨의 신호(Dout)를 출력한다. NMOS 트랜지스터(M1 및 M2)는 각각의 선형 영역에서 동작한다. 전압(Vg13)은 전압(Vg17) 이상이 된다. 이러한 특성 때문에, 신호(Dout)를 이용하여, 예컨대 외부 부하(10)를 구성하는 발광 다이오드의 애노드의 전압을 상승시킴으로써, 정전류 회로(1)가 미리 정해진 전류를 출력하는 것이 가능해진다.
일반적으로, 발광 다이오드의 애노드에는 외부에서 승압형의 스위칭 컨버터나 차지 펌프 등으로부터 전압이 공급된다. 그렇기 때문에, 신호(Dout)의 신호 레벨에 따라 이들 승압비를 조정함으로써 발광 다이오드의 애노드의 전압을 상승시킬 수 있다.
여기서, 전압(Vg13)이 전압(Vg17)보다 낮을 경우에는, 상기 식 (18)에 따라, 전압(Vgs1)의 최대 전압은 1.3 V이다. 이 때, Vds13 = Vdd1-Vgs1 = 3.2 V-1.3 V = 1.9 V와 Vgs13-Vthn = Vov13 = 0.3 V∼0.7 V가 얻어진다. 따라서, 상기 식 (15)는 Vds13 = 1.9 V ≥ Vgs13-Vthn = 0.3 V∼0.7 V로서 표현되는데, 이 대소 관계는 정확한 것이다.
도 4는 상기 파라미터를 사용할 경우의 시뮬레이션 결과를 도시한다. 도 4의 (a)∼(c) 각 부분에서는 횡축이 출력 단자(OUT)의 전압(Vo)을 나타낸다.
도 4로부터 알 수 있는 바와 같이, 전압(Vg13)이 전압(Vg17)보다 높으면, 검출 회로(5)의 출력 신호(Dout)가 로우 레벨(L)에서 하이 레벨(H)로 반전된다. 그 타이밍에, 출력 단자(OUT)의 전압(Vo)은 0.05 V이고, 정전류 회로(1)는 미리 정해진 전류값을 갖는 출력 전류(iout)를 출력한다.
따라서, 식 (10)에 따라, 정전류 회로(1)의 출력 전류 정확도를 유지할 수 있는 조건은 이하의 식 (19)로 표현된다.
0.05 V ≤ Vds2 ≤ 1.9 V (19)
한편, 도 10에 도시하는 종래예 2에 있어서, Vthn=0.8 V와 Vov=0.3 V라고 하면, 정전류 회로의 출력 전류 정확도를 유지할 수 있는 조건은 Vo≤1.1 V이고, 출력 트랜지스터가 포화 영역에서 동작할 수 있는 최소 단자 전압은 Vo≥0.3 V이다. 즉, 이하의 식 (20)을 만족하는 범위에서 출력 전류 정확도를 유지할 수 있다.
0.3 V ≤ Vds2 ≤ 1.1 V (20)
마찬가지로, 도 11에 도시한 종래예 3에서는, 정전류 회로의 출력 전류 정확도를 유지할 수 있는 조건은 이하의 식 (21)로 표현된다.
0.3 V ≤ Vds2 ≤ 1.9 V (21)
도 5는 식 (19)∼식 (21)의 조건을 고려하여 출력 전류의 특성예를 도시한다.
도 5로부터 명백한 바와 같이, 종래예 2와 종래예 3에서는, 출력 전류 정확도를 유지할 수 있는 전압(Vds2)의 최소값이 0.3 V이다. 한편, 본 발명의 이 실시형태에 따라, 출력 전류 정확도를 유지할 수 있는 전압(Vds2)의 최소값이 0.05 V로 대폭 저하된다.
또한, NMOS 트랜지스터(M17)에 있어서, 전류 증폭도(β)를 β17로 표기하면, 과구동 전압(Vov17)은 이하와 같이 표현된다.
Vov17 = (2×i5/β17)1/2
i5와 β17이 임의로 설정될 수 있으므로, Vthn17=0.8 V, Vov17=0.5 V라고 하면, Vgs17 = Vthn17+Vov17 = 0.8 V+0.5 V = 1.3 V로 표현된다. 따라서, 식 (16)은 이하의 식 (22)와 같이 표현된다.
2.9 V ≥ Vgs17+1.1 V = 2.4 V ≥ Vgs13+Vgs1 (22)
식 (17)과 마찬가지로, 식 (18)은 상기 식 (22)로부터 도출될 수 있다. 따라서, 같은 효과를 얻을 수 있다.
전술한 바와 같이, 본 발명의 제1 실시형태에 따른 정전류 회로는, NMOS 트랜지스터(M1 및 M2) 중 적어도 하나가 선형 영역에서 동작하는 동안에, NMOS 트랜지스터(M1 및 M2) 중 적어도 하나가 정전류원(2)으로부터의 정전류(i1)에 비례한 전류를 출력할 수 없는 상태를 검출하는 검출 회로(5)를 포함한다. 이 구성을 가짐으로써, 정확도가 높은 출력 전류를 출력할 수 있는 출력 단자의 동작 전압 범위를 대폭 확대할 수 있고, 효율도 대폭 향상시키는 것이 가능하다.
또한, 종래 기술에서의 캐소코드 소자에 해당하는 도 9의 NMOS 트랜지스터(M141 및 M142)를 삭제하는 것이 가능해진다. 이러한 특성 때문에, 칩면적을 대폭 삭감할 수 있고, 출력 단자(OUT)의 전압 변동에 의한 계통적인 오차를 발생시키는 일 없이 정확도가 높은 출력 전류를 출력하는 것이 가능해진다. 또한, 출력 단자(OUT)의 최소 전압을 1/2만큼 저하시켜 출력 트랜지스터가 소비하는 전력을 줄일 수 있고, 정확도가 높은 출력 전류를 출력할 수 있는 출력 단자의 전압 범위를 실질적으로 확대할 수 있어, 높은 범용성을 얻는 것이 가능해진다.
또한, 도 2에 있어서, 정전류원(15) 및 NMOS 트랜지스터(M15)를 삭제하고 오차 증폭 회로(27)를 사용할 수도 있다. 이 경우에, 도 6에 도시하는 바와 같이, 오차 증폭 회로(27)의 출력단은 NMOS 트랜지스터(M14)의 게이트에 접속되고, 오차 증폭 회로(27)의 반전 입력단은 NMOS 트랜지스터(M14)와 NMOS 트랜지스터(M1) 간의 접속부에 접속되며, 오차 증폭 회로(27)의 비반전 입력단은 출력 단자(OUT)에 접속된다.
이렇게 함으로써, 오차 증폭 회로(27)는 NMOS 트랜지스터(M1)의 드레인 전압(Vd1)이 NMOS 트랜지스터(M2)의 드레인 전압(Vd2)과 같게 되도록 NMOS 트랜지스터(M14)의 게이트 전압을 제어한다. 그 결과, 상태 Vd1= Vd2가 달성된다.
이 경우, NMOS 트랜지스터(M1)의 게이트 전압, 드레인 전압 및 소스 전압이 NMOS 트랜지스터(M2)의 게이트 전압, 드레인 전압 및 소스 전압과 각각 같게 되면, λ 특성의 영향을 받는 일 없이 NMOS 트랜지스터(M2)가 NMOS 트랜지스터(M1 및 M2) 간의 트랜지스터 사이즈 비에 기초하여 결정되는 전류를 정확히 출력하는 것이 가능해진다. 전술한 바와 같이, 오차 증폭 회로(27)에 의해 제공되는 부궤환 제어에 의해, NMOS 트랜지스터(M2)의 드레인 전압을 NMOS 트랜지스터(M1)의 드레인 전압과 같게 되도록 정확하게 설정하는 것이 가능해진다.
또한, 도 2에 있어서, 회로의 동작이 시작되고 나서 또는 정전류(i1)의 전류값이 변경된 후에, NMOS 트랜지스터(M13)의 게이트 전압의 급격한 변동으로 인해, 출력 전류(iout)에 오버슈트(overshoot) 또는 언더슈트(undershoot)가 발생할 수 있다. 이 오버슈트 및 언더슈트는 방지되어야 하는 것이다. 이를 위해, 도 7에 도시하는 바와 같이, NMOS 트랜지스터(M14)의 드레인과 게이트 사이에 커패시터(C11)를 추가할 수 있다. 이와 같이 함으로써, 상기 제1 실시형태와 동일한 효과를 얻을 수 있고, 출력 전류(iout)의 오버슈트 및 언더슈트의 발생도 방지할 수 있다. 그 결과, 외부 부하(10)에 과전류를 공급하는 일 없이 고장(failure)을 방지하는 것이 가능해진다.
또한, 도 7에는, 도 2의 회로 구성에 기초한 경우가 도시된다. 그러나, 도 7에 도시한 바와 같은 변형은 도 6의 회로 구성에도 적용될 수 있다.
또한, 도 2에 있어서, 제조 변동 등에 의해, NMOS 트랜지스터(M1)의 드레인 전압이 NMOS 트랜지스터(M2)의 드레인 전압보다 낮게 제어되는 경우가 있을 수 있고, 이 경우에, NMOS 트랜지스터(M2)의 드레인 전압이 저하하여, NMOS 트랜지스터(M1)가 선형 영역에서 동작하게 된다. 따라서, NMOS 트랜지스터(M1)에 정전류(i1)가 흐르기 위해서 NMOS 트랜지스터(M1)의 게이트 전압이 크게 상승하게 된다. 이 경우, NMOS 트랜지스터(M2)의 드레인 전압이 NMOS 트랜지스터(M1)의 드레인 전압보다 크고 NMOS 트랜지스터(M2)가 포화 영역에서 동작한다면, 설정 전류보다 높은 출력 전류를 출력하는 오동작이 발생할 수 있다.
이러한 오동작을 방지하기 위해서, 도 8에 도시한 바와 같이, NMOS 트랜지스터(M2)의 드레인 전압에 미리 정해진 오프셋 전압(Vof)을 더하여 얻어진 전압을 NMOS 트랜지스터(M15)의 소스에 인가하는 오프셋 전압 생성 회로(21)가 설치될 수 있다. 이렇게 함으로써, NMOS 트랜지스터(M14 및 M15)의 게이트와 소스 사이에 오프셋 전압(Vof)이 제공될 수 있다. 따라서, NMOS 트랜지스터(M1)의 드레인 전압은 NMOS 트랜지스터(M2)의 드레인 전압보다 오프셋 전압(Vof)만큼 높게 되도록 제어된다.
또한, 도 8을 참조하여, 오프셋 전압 생성 회로(21)가 설치된 경우에 대해 설명한다. 그런데, 오프셋 전압 생성 회로(21)를 설치하지 않고도, 예컨대 NMOS 트랜지스터(M14 및 M15)의 트랜지스터 사이즈를 변경함으로써, NMOS 트랜지스터(M14 및 M15)의 특성을 바꿀 수 있으므로, 오프셋 전압(Vof)이 생성된다.
이와 같이 함으로써, 상기 제1 실시형태와 동일한 효과를 얻을 수 있고, 제조 변동에 의해, 설정된 전류값보다 높은 출력 전류를 출력하는 오동작의 발생도 방지할 수 있다.
또한, 도 8에는, 도 2의 회로 구성의 경우가 도시된다. 그런데, 도 6에서의 오차 증폭 회로(27)에 입력 오프셋 전압을 제공함으로써, 도 8에서 얻어진 것과 동일한 효과를 얻을 수 있다. 또한, 도 8에 도시하는 정전류 회로는 도 7에 도시하는 구성을 갖는 정전류 회로에도 적용될 수 있어, 이 경우, 도 8의 정전류 회로에 있어서 NMOS 트랜지스터(M14)의 드레인과 게이트 사이에, 커패시터(C11)를 설치할 수 있다.
또한, 상기 설명에서는 전원 전압(Vdd1)이 전원 전압(Vdd2)과 같거나 다를 수 있다. 또한, 정전류 회로(1)는 전원 전압(Vdd1)을 생성하는 전원 회로와 전원 전압(Vdd2)을 생성하는 전원 회로 중 적어도 하나와 함께 단일 IC에 집적될 수 있다. 이 경우, 외부 부하(10)를 정전류 회로(1)와 함께 단일 IC에 집적할 수 있다.
또한, 이상에서는, 출력 트랜지스터에 NMOS 트랜지스터를 사용한 경우에 대해 설명하였다. 그러나, 본 발명은 이 구성에 한정되지 않는다. 본 발명은 출력 트랜지스터에 PMOS 트랜지스터를 사용한 경우에도 적용될 수 있다.
본 출원은 2010년 6월 29일에 출원한 일본 특허 출원 2010-147982호에 기초하며 이것에 대해 우선권을 주장하고, 이 우선권의 전체 내용은 여기에서의 참조에 의해 본 명세서에 포함된다.
1: 정전류 회로 2, 11, 15∼17: 정전류원
3: 레벨 시프트 회로 4: 전압 조정 회로
5: 검출 회로 10: 외부 부하
21: 오프셋 전압 생성 회로 OP1, 27: 오차 증폭 회로
M1, M2, M13∼M17: NMOS 트랜지스터 M21: PMOS 트랜지스터
C11: 커패시터

Claims (19)

  1. 미리 정해진 정전류를 생성하여 그 미리 정해진 정전류를 부하에 공급하는 정전류 회로에 있어서,
    게이트에 입력된 제어 신호에 따라 전류가 흐르는 MOS 트랜지스터로 구성되는 제1 트랜지스터와,
    상기 제1 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되며, 게이트 및 소스는 상기 제1 트랜지스터의 게이트 및 소스에 각각 대응하여 접속되고, 드레인은 부하에 접속되며, 게이트에 입력된 제어 신호에 따른 전류를 부하에 공급하는 제2 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로부와,
    상기 전압 조정 회로부를 통해 미리 정해진 제1 정전류를 상기 제1 트랜지스터에 공급하는 제1 정전류원으로 구성되는 정전류 생성 회로부와,
    상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압을 레벨 시프트하고, 그 레벨 시프트된 전압을 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트들에 출력하는 레벨 시프트 회로부와,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나가 선형 영역에서 동작하는 동안에, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 적어도 하나가 상기 제1 정전류에 비례한 전류를 출력할 수 없는지의 여부를 판정하는 검출 회로부
    를 포함하며,
    상기 검출 회로부는, 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압과 미리 정해진 기준 전압을 전압 비교함으로써 판정하는 것인 정전류 회로.
  2. 제1항에 있어서, 상기 검출 회로부는 상기 제1 정전류와 전류값이 같은 제4 정전류를 생성하여 그 제4 정전류를 상기 제1 트랜지스터와 같은 도전형의 제6 트랜지스터에 공급하며, 상기 제6 트랜지스터의 입력단의 전압을 기준 전압으로서 설정하고, 그 전압은, 상기 제4 정전류가 입력되는 상기 제6 트랜지스터의 입력단의 전압을 레벨 시프트하고 그 레벨 시프트된 전압을 상기 제6 트랜지스터의 게이트에 입력함으로써 얻어지는 것인 정전류 회로.
  3. 제1항에 있어서, 상기 레벨 시프트 회로부는,
    MOS 트랜지스터로 구성되며, 게이트가 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부에 접속되는 제3 트랜지스터와,
    상기 제3 트랜지스터에 미리 정해진 제2 정전류를 공급하는 제2 정전류원
    을 포함하며,
    상기 제3 트랜지스터와 상기 제2 정전류원이 소스 팔로워 회로를 형성하고, 상기 제3 트랜지스터와 상기 제2 정전류원 간의 접속부가 상기 제1 트랜지스터 및 제2 트랜지스터의 게이트들에 접속되어, 상기 레벨 시프트 회로부는 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압을 상기 제3 트랜지스터의 게이트-소스 전압만큼 레벨 시프트하는 것인 정전류 회로.
  4. 제3항에 있어서, 상기 검출 회로부는,
    게이트에 입력된 제어 신호에 따라 전류가 흐르는 MOS 트랜지스터로 구성되는 제6 트랜지스터와,
    상기 제6 트랜지스터에 미리 정해진 제4 정전류를 공급하는 제4 정전류원과,
    상기 제6 트랜지스터와 상기 제4 정전류원 간의 접속부의 전압을 레벨 시프트하고 그 레벨 시프트된 전압을 상기 제6 트랜지스터의 게이트에 출력하는 레벨 시프트 회로와,
    상기 제6 트랜지스터와 상기 제4 정전류원 간의 접속부의 전압인 기준 전압과, 상기 전압 조정 회로부와 상기 정전류 생성 회로부 간의 접속부의 전압을 전압 비교하고, 그 전압 비교의 결과를 나타내는 신호를 생성하여 출력하는 전압 비교 회로
    를 포함하는 것인 정전류 회로.
  5. 제4항에 있어서, 상기 레벨 시프트 회로는,
    게이트가 상기 제6 트랜지스터와 상기 제4 정전류원 간의 접속부에 접속되고, 상기 제3 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제7 트랜지스터와,
    상기 제7 트랜지스터에 미리 정해진 제5 정전류를 공급하는 제5 정전류원
    을 포함하며,
    상기 제7 트랜지스터와 상기 제5 정전류원이 소스 팔로워 회로를 형성하고, 상기 제7 트랜지스터와 상기 제5 정전류원 간의 접속부가 상기 제6 트랜지스터의 게이트에 접속되어, 상기 레벨 시프트 회로는 상기 제7 트랜지스터와 상기 제5 정전류원 간의 접속부의 전압을 상기 제7 트랜지스터의 게이트-소스 전압만큼 레벨 시프트하는 것인 정전류 회로.
  6. 제5항에 있어서, 상기 제7 트랜지스터의 전류 증폭률은 상기 제3 트랜지스터의 전류 증폭률보다 낮은 것인 정전류 회로.
  7. 제5항에 있어서, 상기 제7 트랜지스터의 임계값은 상기 제3 트랜지스터의 임계값보다 큰 것인 정전류 회로.
  8. 제5항에 있어서, 상기 제5 정전류원은 상기 제2 정전류의 전류값보다 큰 전류값을 갖는 제5 정전류를 생성하는 것인 정전류 회로.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 생성 회로부와 상기 제1 트랜지스터 사이에 접속되고 MOS 트랜지스터로 구성되는 제4 트랜지스터와,
    일단이 상기 제2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되며, 상기 제4 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 포함하며,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들 간의 접속부는 상기 제3 정전류원과 상기 제5 트랜지스터 간의 접속부에 접속되고, 상기 제4 트랜지스터의 동작은, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 같게 되도록 제어되는 것인 정전류 회로.
  10. 제9항에 있어서, 상기 제1 정전류와 상기 제3 정전류는 이 제1 정전류와 제3 정전류 간의 전류비의 값이 상기 제4 트랜지스터의 전류 증폭도와 상기 제5 트랜지스터의 전류 증폭도 간의 비의 값과 같게 되도록 설정되는 것인 정전류 회로.
  11. 제9항에 있어서, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 도전형이 같고 사이즈가 같은 것인 정전류 회로.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 생성 회로부와 상기 제1 트랜지스터 사이에 접속되고 MOS 트랜지스터로 구성되는 제4 트랜지스터와,
    상기 제2 트랜지스터의 드레인 전압에 미리 정해진 전압을 더하여 얻어진 전압을 생성하는 전압 생성 회로와,
    일단에 상기 전압 생성 회로에 의해 생성된 전압이 입력되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되며, 상기 제4 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 포함하며,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들 간의 접속부는 상기 제3 정전류원과 상기 제5 트랜지스터 간의 접속부에 접속되고, 상기 제4 트랜지스터의 동작은, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 크게 되도록 제어되는 것인 정전류 회로.
  13. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전압 조정 회로부는,
    상기 정전류 생성 회로부와 상기 제1 트랜지스터 사이에 접속되고 MOS 트랜지스터로 구성되는 제4 트랜지스터와,
    일단이 상기 제2 트랜지스터의 드레인에 접속되고, 게이트가 상기 제4 트랜지스터의 게이트에 접속되며, 상기 제4 트랜지스터와 같은 도전형의 MOS 트랜지스터로 구성되는 제5 트랜지스터와,
    상기 제5 트랜지스터의 타단에 미리 정해진 제3 정전류를 공급하는 제3 정전류원
    을 포함하며,
    상기 제4 트랜지스터와 상기 제5 트랜지스터의 게이트들 간의 접속부는 상기 제3 정전류원과 상기 제5 트랜지스터 간의 접속부에 접속되고, 상기 제4 트랜지스터의 동작은, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 크게 되도록 제어되는 것인 정전류 회로.
  14. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전압 조정 회로부는,
    상기 제1 트랜지스터의 드레인 전압과 상기 제2 트랜지스터의 드레인 전압을 전압 비교하고, 그 전압 비교의 결과를 나타내는 신호를 생성하여 출력하는 비교 회로와,
    상기 전압 비교의 결과를 나타내는 신호에 기초하여, 상기 제2 트랜지스터의 드레인 전압에 따라 상기 제1 트랜지스터의 드레인 전압을 제어하는 전압 조정 회로
    를 포함하며,
    상기 비교 회로는 상기 제1 트랜지스터 및 제2 트랜지스터의 드레인 전압들이 각각 입력되는 입력단을 구비한 오차 증폭 회로로 구성되고, 상기 전압 조정 회로는 상기 오차 증폭 회로로부터의 출력 신호가 입력되는 게이트를 포함하며, 상기 제1 트랜지스터의 드레인에 직렬로 접속되며 MOS 트랜지스터로 구성되는 제4 트랜지스터로 구성되는 것인 정전류 회로.
  15. 제14항에 있어서, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 같은 도전형의 트랜지스터이며, 상기 오차 증폭 회로는, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압과 같게 되도록 상기 제4 트랜지스터의 동작을 제어하는 것인 정전류 회로.
  16. 제14항에 있어서, 상기 제4 트랜지스터는 상기 제1 트랜지스터와 같은 도전형의 트랜지스터이며, 상기 오차 증폭 회로는, 상기 제1 트랜지스터의 드레인 전압이 상기 제2 트랜지스터의 드레인 전압보다 미리 정해진 전압만큼 크게 되도록 미리 정해진 입력 오프셋 전압을 제공하는 것인 정전류 회로.
  17. 제9항에 있어서, 상기 전압 조정 회로부는,
    상기 제4 트랜지스터와 상기 정전류 생성 회로부 간의 접속부와 상기 제4 트랜지스터의 게이트의 사이에 접속된 커패시터를 더 포함하는 것인 정전류 회로.
  18. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 트랜지스터, 제2 트랜지스터, 전압 조정 회로부, 정전류 생성 회로부, 레벨 시프트 회로부 및 검출 회로부는 단일 IC에 집적되는 것인 정전류 회로.
  19. 미리 정해진 정전류를 생성하여 그 생성된 정전류를 발광 다이오드에 공급하는 제1항 내지 제8항 중 어느 한 항에 기재된 정전류 회로를 포함하는 발광 다이오드 구동 장치.
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