JP7008523B2 - 過電流制限回路、過電流制限方法及び電源回路 - Google Patents

過電流制限回路、過電流制限方法及び電源回路 Download PDF

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Description

本発明は、過電流制限回路、過電流制限方法及び電源回路に関する。
定電圧電源回路は、負荷変動などによって出力電流が変化した場合にも、一定電圧を安定して供給する。
しかし、負荷変動が大きく定格値を超えた電流が流れる場合、例えば地絡した場合などには、電源の出力段のトランジスタである出力段トランジスタが過電流により発生した熱による損傷を防止する必要がある。
そのため、定電圧電源回路には、出力の最大電流が定格値として規定された上限値を越えないように制限する過電流制限回路が必要とされる（例えば、特許文献１参照）。
上述した特許文献１は、出力端子１０２が地絡した際に出力段トランジスタ１０５のゲート電圧Ｖ１が低下することにより、出力段トランジスタ１０５に流れる過電流を制限する図８に示す過電流制限回路が設けられている。この過電流制限回路は、出力段トランジスタ１０５に流れる過電流を制限する制限電圧Ｖ３を、出力電圧Ｖｏｕｔあるいは帰還電圧ＶＦＢに基づいて調整し、出力端子１０２の地絡の段階に応じて、出力段トランジスタ１０５に流れる過電流を抑制している。出力段トランジスタ１０５はｐチャネル型のＭＯＳトランジスタであり、トランジスタＭ１からトランジスタＭ６の各々はｎチャネル型のＭＯＳトランジスタである。
図８において、定電流源１１０の電流を流すトランジスタＭ４とトランジスタＭ１、Ｍ２及びＭ３はカレントミラー回路を構成する。トランジスタＭ５がオン状態であれば、トランジスタＭ２もカレントミラー回路の構成となり、抵抗１１３に流れる電流がトランジスタＭ１及びＭ２の各々のドレイン電流の合計となる。また、トランジスタＭ５及びトランジスタＭ６がオン状態であれば、トランジスタＭ２及びＭ３もカレントミラー回路の構成となり、抵抗１１３に流れる電流がトランジスタＭ１、Ｍ２及びＭ３の各々のドレイン電流の合計となる。このように、トランジスタＭ５及びＭ６を制御することにより、抵抗１１３に流れる電流を多段に制御している。
出力電圧Ｖｏｕｔが低下したとき、帰還電圧ＶＦＢがトランジスタＭ６の閾値電圧を下回ると、トランジスタＭ６がオフし、トランジスタＭ３に電流が流れなくなり、抵抗１１３に流れる電流が低下する。また、出力電圧Ｖｏｕｔが低下し、出力電圧ＶｏｕｔがトランジスタＭ５の閾値電圧を下回ると、トランジスタＭ５がオフし、トランジスタＭ２に電流が流れなくなり、抵抗１１３に流れる電流が低下する。地絡などにより、出力電圧Ｖｏｕｔが「０」Ｖに近くなると、抵抗１１３に流れる電流は、トランジスタＭ１のドレイン電流のみになり、制限電圧Ｖ３は上昇する。
そして、電圧Ｖ２がこの制限電圧Ｖ３に追従することによって、出力段トランジスタ１０５のゲート電圧Ｖ１の低下を抑制し、出力段トランジスタ１０５の電流制限を行っている。
特開２００９－４８３６２号公報
しかしながら、上述した特許文献１の過電流制限回路は、出力電圧Ｖｏｕｔの低下に基づいて出力電流の制御を行うので、電源電圧ＶＤＤが高い場合、出力段トランジスタ１０５における電力損失による発熱を効果的に抑制することができない。
本発明は、このような事情に鑑みてなされたもので、電源電圧が高い場合においても、地絡などにより出力段トランジスタに大電流が流れた際に、出力段トランジスタに流れる電流を効果的に制限し、出力段トランジスタの発熱を抑制することができる過電流制限回路、過電流制限方法及び電源回路を提供することを目的とする。
本発明の過電流制限回路は、電源回路の出力段トランジスタに流れる出力電流を所定の制限電流値以下とする制御を行う過電流制限回路であり、前記制限電流値を、電源電圧の電圧値に対応した電流値とする制限電圧を生成する制限電圧生成部と、入力端子が前記出力段トランジスタのゲートと接続され、出力端子から前記入力端子に入力される電圧をレベルシフトして出力するソースフォロワと、前記制限電圧と前記ソースフォロワが出力する電圧との差分を増幅する差動アンプ部と、ゲートに対して前記差動アンプ部から出力される電圧が印加され、前記出力段トランジスタのゲートに対して印加されるゲート電圧を制御するゲート電圧調整トランジスタとを備え、前記制限電圧生成部は、可変抵抗と、前記可変抵抗に所定の電流を流す定電流回路と、前記電源電圧の電圧値を検出し、前記電圧値に対応した制御信号を生成する制限電圧制御部とを備え、前記制御信号によって前記可変抵抗の抵抗値が変更され、前記可変抵抗に発生した電圧に基づいて前記制限電圧を出力する、又は電流電圧変換部と、前記電流電圧変換部に電流を流す可変定電流回路と、前記電源電圧の電圧値を検出し、前記電圧値に対応した制御信号を生成する制限電圧制御部とを備え、前記制御信号によって前記可変定電流回路の電流値が変更され、前記電流電圧変換部に発生した電圧に基づいて前記制限電圧を出力することを特徴とする。
本発明の電源回路は、基準電圧と、電源から供給される電源電圧から生成した出力電圧に対応した電圧との差分を増幅する差動アンプと、ゲートに供給される前記差動アンプの出力により、前記基準電圧に対応した前記出力電圧を出力する出力段トランジスタと、前記過電流制限回路とを備えることを特徴とする。
この発明によれば、電源電圧が高い場合においても、地絡などにより出力段トランジスタに大電流が流れた際に、出力段トランジスタに流れる電流を効果的に抑制することができる過電流制限回路、過電流制限方法及び電源回路を提供することができる。
本発明の第１の実施形態による過電流制限回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。 本発明の第１の実施形態による過電流制限回路における可変抵抗の具体例を示す回路図である。 本発明の第２の実施形態による過電流制限回路における制限電圧生成部を示す概略ブロック図である。 本発明の第２の実施形態による過電流制限回路における可変定電流源の具体例を示す回路図である。 第１及び第２の実施形態における制限電圧制御部の具体例を示す回路図である。 第１の実施形態における制限電圧制御部の具体例を示す回路図である。 第２の実施形態における制限電圧制御部の具体例を示す回路図である。 従来の過電流制限回路を説明するためのボルテージレギュレータの概略ブロック図である。
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による過電流制限回路を用いた電源回路であるボルテージレギュレータを示す概略ブロック図である。
この概略ブロック図において、ボルテージレギュレータ１は、電圧出力回路１００及び過電流制限回路２００の各々を備えている。
電圧出力回路１００は、出力端子１０２から予め設定される所定の電圧値の出力電圧Ｖｏｕｔを出力する回路であり、基準電圧電源１０３、誤差増幅回路１０４、出力段トランジスタ１０５、抵抗１０６及び抵抗１０７の各々を備えている。
過電流制限回路２００は、電流検出トランジスタ１０８、抵抗１０９、誤差増幅回路１１４、ゲート電圧調整トランジスタ１１５及び制限電圧生成部２５０の各々を備えている。
制限電圧生成部２５０は、出力段トランジスタ１０５に流れる電流を制限する制限電圧Ｖ３（後述）を生成する回路であり、定電流源１１０、カレントミラー回路１１８、可変抵抗１１９及び制限電圧制御部１２０を備えている。
カレントミラー回路１１８は、トランジスタ１１７及びトランジスタ１１６の各々を備えている。
出力段トランジスタ１０５は、ｐチャネル型のＭＯＳトランジスタであり、ソースＳが電源に接続され、ゲートＧが誤差増幅回路１０４の出力端子に接続点Ｐ１を介して接続され、ドレインＤが抵抗１０６の一端及び出力端子１０２に接続されている。
誤差増幅回路１０４は、－側入力端子が基準電圧電源１０３を介して接地され、＋側入力端子が接続点Ｐ４に接続されている。
抵抗１０６は、他端が接続点Ｐ４に接続されている。
抵抗１０７は、抵抗１０６と直列に接続されており、一端が接続点Ｐ４に接続され、他端が接地されている。この接続点Ｐ４の電圧は、出力電圧Ｖｏｕｔと、抵抗１０６及び抵抗１０７の抵抗比に対応した帰還電圧ＶＦＢとなる。
誤差増幅回路１１４は、＋側入力端子が接続点Ｐ２に接続され、－側入力端子が接続点Ｐ３に接続され、出力端子がゲート電圧調整トランジスタ１１５のゲートＧに接続されている。
抵抗１０９は、電流電圧変換部として機能し、一端が電源に接続され、他端が接続点Ｐ２に接続されている。
電流検出トランジスタ１０８は、ｐチャネル型のＭＯＳトランジスタであり、ソースＳが接続点Ｐ２に接続され、ゲートＧが誤差増幅回路１０４の出力端子に接続され、ドレインＤが出力端子１０２に接続されている。電流検出トランジスタ１０８と抵抗１０９は、ソースフォロワを構成する。
ゲート電圧調整トランジスタ１１５は、ｐチャネル型のＭＯＳトランジスタであり、ソースＳが電源に接続され、ドレインＤが接続点Ｐ１に接続されている。
可変抵抗１１９は、電流電圧変換部として機能し、一端が電源に接続され、他端が接続点Ｐ３に接続され、制御端子が制限電圧制御部１２０の出力端子に接続されている。
制限電圧制御部１２０は、入力端子が電源に接続され、接地端子が接地され、電源電圧ＶＤＤの電圧値に応じた電圧レベルの制御信号を出力端子から出力する。ここで、制限電圧制御部１２０の制御信号は、電源電圧ＶＤＤの電圧値が高くなると可変抵抗１１９の抵抗値を小さくする。
トランジスタ１１７は、ｎチャネル型のＭＯＳトランジスタであり、ドレインＤが接続点Ｐ３に接続され、ソースＳが接地され、ゲートＧがトランジスタ１１６のゲートＧに接続されている。
トランジスタ１１６は、ｎチャネル型のＭＯＳトランジスタであり、ドレインＤ及びゲートＧの各々が定電流源１１０を介して電源に接続され、ソースＳが接地されている。
以下、第１の実施形態による過電流制限回路を用いた電源回路であるボルテージレギュレータの動作の説明を行う。
誤差増幅回路１０４は、－側入力端子に供給される基準電圧Ｖｒｅｆと、＋側入力端子に供給される帰還電圧ＶＦＢとの差分を増幅し、制御信号を出力段トランジスタ１０５のゲートＧに出力する。
出力段トランジスタ１０５は、誤差増幅回路１０４からの制御信号に対応した出力電圧を、出力端子１０２に対して出力する。従って、基準電圧Ｖｒｅｆと帰還電圧ＶＦＢとが等しくなり、結果として出力電圧Ｖｏｕｔは一定になるように制御される。
電流検出トランジスタ１０８と抵抗１０９は、ソースフォロワを構成するので、接続点Ｐ１の電圧Ｖ１をレベルシフトした電圧Ｖ２を生成する。
誤差増幅回路１１４は、－側入力端子に供給される制限電圧Ｖ３と、＋側入力端子に供給される電圧Ｖ２との差分を増幅し、ゲート電圧調整トランジスタ１１５のゲートＧに出力する。上記制限電圧Ｖ３は、制限電圧生成部２５０が電源電圧ＶＤＤの電圧値に対応して、出力段トランジスタ１０５から出力される電流を制限するため生成する電圧（後述）である。
ゲート電圧調整トランジスタ１１５は、出力段トランジスタ１０５及び電流検出トランジスタ１０８の各々のゲートＧに印加される電圧、すなわち、接続点Ｐ１の電圧Ｖ１を、誤差増幅回路１１４からの制御信号により制御する。
電流検出トランジスタ１０８は、ゲートＧに印加された電圧Ｖ１に応じたドレイン電流を抵抗１０９により流し、接続点Ｐ２に電圧Ｖ２を発生させる。この電圧Ｖ２は、以下の（１）式により表される。
Ｖ２＝Ｖ１＋｜ＶＴＨ１０８｜ …（１）
上記（１）式において、ＶＴＨ１０８は、電流検出トランジスタ１０８の閾値電圧である。
次に、制限電圧生成部２５０における制限電圧Ｖ３の生成について説明する。
定電流源１１０に流れる電流は、カレントミラー回路１１８を介して可変抵抗１１９に流れる。ここで、トランジスタ１１６とトランジスタ１１７のアスペクト比が同じ、即ち、トランジスタ１１７のドレイン電流とトランジスタ１１６のドレイン電流は等しいとする。
可変抵抗１１９が電流電圧変換手段として機能するため、トランジスタ１１７に流れるドレイン電流の電流値Ｉ１１７は、可変抵抗１１９の抵抗値Ｒ１１９による電圧降下により制限電圧Ｖ３に変換される。制限電圧Ｖ３は、以下の（２）式により表される。
Ｖ３＝ＶＤＤ－Ｒ１１９×Ｉ１１７ …（２）
上述したように、誤差増幅回路１１４は、電圧Ｖ２及び制限電圧Ｖ３の各々を比較し、電圧Ｖ２が制限電圧Ｖ３未満となった場合、ゲート電圧調整トランジスタ１１５のゲートＧの電圧を低下させる。
このため、ゲート電圧調整トランジスタ１１５のドレイン電流が増加し、接続点Ｐ１の電圧が上昇する。これにより、出力段トランジスタ１０５に流れる電流が減少し、過電流制限が行われる。
ここで、誤差増幅回路１１４を含む負帰還回路において、誤差増幅回路１１４に入力される電圧Ｖ２と制限電圧Ｖ３とは、過電流制限状態では同一の電圧（Ｖ２＝Ｖ３）となっている。したがって、（１）式及び（２）式の各々から、電圧Ｖ１は、以下の（３）式により表される。
Ｖ１＝ＶＤＤ－Ｒ１１９×Ｉ１１７－｜ＶＴＨ１０８｜ …（３）
また、出力段トランジスタ１０５に流れるドレイン電流（飽和ドレイン電流）をＩ１１５とした場合、ドレイン電流Ｉ１１５は、以下の（４）式により表される。
Ｉ１１５＝Ｋ１０５×（ＶＤＤ－Ｖ１－｜ＶＴＨ１０５｜）2 …（４）
上記（４）式において、ＶＴＨ１０５は出力段トランジスタ１０５の閾値電圧であり、Ｋ１０５は出力段トランジスタ１０５のトランスコンダクタンス係数であり、以下の（４’）式により表される。
Ｋ１０５＝（１／２）×μ１０５×Ｃｏｘ１０５×（Ｗ１０５／Ｌ１０５）…（４’）
上記（４’）式において、μ１０５は、出力段トランジスタ１０５のキャリア（正孔）の移動度である。Ｃｏｘ１０５は、出力段トランジスタ１０５のゲートＧの単位面積当たりのゲート酸化膜容量である。Ｗ１０５は、出力段トランジスタ１０５のチャネル領域の幅である。Ｌ１０５は、出力段トランジスタ１０５のチャネル領域の長さ（チャネル長）である。したがって、Ｗ１０５／Ｌ１０５は、出力段トランジスタ１０５のゲートＧのアスペクト比を示している。
上記（４）式に上記（３）式を代入し、このときの出力段トランジスタ１０５のドレイン電流値を出力電流制限値ＩＬＩＭ１と置く。また、出力段トランジスタ１０５及び電流検出トランジスタ１０８の各々のトランジスタ特性が同様で、同一の閾値電圧、すなわち、ＶＴＨ１０５＝ＶＴＨ１０８である場合、（４）式に（３）式を代入した結果として、以下に示す（５）式が得られる。
ＩＬＩＭ１＝Ｋ１０５×（Ｒ１１９×Ｉ１１７）2 …（５）
上記（５）式により、電源電圧ＶＤＤが上昇した場合、可変抵抗１１９の抵抗値を小さくするか、あるいはトランジスタ１１７に流れるドレイン電流の電流値を小さくすることにより、出力段トランジスタ１０５に流れる出力電流制限値ＩＬＩＭ１を少なくすることができることが判る。
すなわち、本実施形態によれば、制限電圧制御部１２０が電源電圧ＶＤＤの電圧値の増加に従い、可変抵抗１１９の抵抗値を小さくするため、電源電圧ＶＤＤに対応して接続点Ｐ３における制限電圧Ｖ３の電圧値を増加させることで、出力段トランジスタ１０５が出力する電流値を、電源電圧ＶＤＤの電圧値に対応した出力電流制限値ＩＬＩＭ１以下で制限することが可能となり、出力段トランジスタ１０５の発熱を従来例に比較して効果的に抑制することができる。
すなわち、本実施形態によれば、電源電圧が高い場合においても、地絡などにより出力段トランジスタ１０５に大電流が流れた際に、出力段トランジスタ１０５における電力損失による発熱を効果的に抑制することができる。
図２は、本実施形態による過電流制限回路における可変抵抗１１９の具体例を示す回路図である。
図２の可変抵抗回路１１９は、抵抗４０１、抵抗４０２及びトランジスタ４０３を備えている。
抵抗Ｒ４０１と抵抗４０２は、電源と接続点Ｐ３の間に直列に接続されて介挿されている。トランジスタ４０３は、ｐチャネル型のＭＯＳトランジスタであり、ソースＳが電源に接続され、ドレインＤが接続点Ｐ５に接続され、ゲートＧが制限電圧制御部１２０の出力端子に接続されている。トランジスタ４０３は、可変抵抗回路１１９における抵抗値調整のトランジスタである。
上述したように構成した可変抵抗回路１１９によれば、電源電圧ＶＤＤが所定の電圧値より高くなると、制限電圧制御部１２０の制御信号により、トランジスタ４０３がオン状態になり、抵抗値Ｒ１１９が低下する。従って、接続点Ｐ２における電圧Ｖ２を上昇させることが可能となり、出力段トランジスタ１０５に流れる出力電流制限値ＩＬＩＭ１を小さくすることができることが判る。
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態による過電流制限回路における制限電圧生成部を示す概略ブロック図である。
第２の実施形態は、図１における制限電圧生成部２５０に換えて、制限電圧生成部２５１を備えている。他の構成については図１の第１の実施形態と同様である。
制限電圧生成部２５１は、可変定電流源１２１、カレントミラー回路１１８、電流電圧変換部である抵抗１１３及び制限電圧制御部１２０を備えている。
可変定電流源１２１は、一端が電源に接続され、他端がカレントミラー回路１１８におけるトランジスタ１１６のゲートＧ及びドレインＤに接続され、制御端子が制限電圧制御部１２０の出力端子に接続され、制御端子に供給される電圧の電圧値に応じた電流値の電流を流す。
次に、制限電圧生成部２５１における制限電圧Ｖ３の生成について説明する。
制限電圧Ｖ３は、抵抗１１３の抵抗値をＲ１１３とした場合、抵抗１１３による電圧降下が、Ｒ１１３×Ｉ１１７であるため、以下の（６）式により表される。
Ｖ３＝ＶＤＤ－Ｒ１１３×Ｉ１１７ …（６）
また、第１の実施形態における（５）式に対応させて、出力段トランジスタ１０５のドレイン電流の電流値を出力電流制限値ＩＬＩＭ２とした場合、出力電流制限値ＩＬＩＭ２は、以下の（７）式で表される。
ＩＬＩＭ２＝Ｋ１０５×｛Ｒ１１３×Ｉ１１７｝2 …（７）
上述した構成により、電源電圧ＶＤＤの電圧値が高くなるに従い、可変定電流源１２１に流れる電流を減少させ、抵抗１１３による電圧降下を減少させることにより、制限電圧Ｖ３を上昇させる。従って、接続点Ｐ２における電圧Ｖ２を上昇させることが可能となり、出力段トランジスタ１０５に流れる出力電流制限値ＩＬＩＭ２を少なくすることができる。
図４は、本実施形態による過電流制限回路における可変定電流源１２１の具体例を示す回路図である。
可変電流源１２１は、定電流源１１０、８０１とトランジスタ８０２とを備えている。
トランジスタ８０２は、ｎチャネル型のＭＯＳトランジスタであり、ドレインＤが接続点Ｐ６に接続され、ソースＳが定電流源８０１を介して接地され、ゲートＧが制限電圧制御部１２０の出力端子に接続されている。
上述のように構成した可変定電流源１２１によれば、電源電圧ＶＤＤの電圧値が高くなるに従い、定電流源８０１に流れる電流を増加させることにより、抵抗１１３に流れる電流を低下させることができ、制限電圧Ｖ３を上昇させることが可能となる。従って、接続点Ｐ２における電圧Ｖ２を上昇させることが可能となり、出力段トランジスタ１０５に流れる出力電流制限値ＩＬＩＭ２を少なくすることが出来ることが判る。
＜制限電圧制御部１２０の第１の構成例＞
図５は、制限電圧制御部１２０の具体例を示す回路図である。図５に示す制限電圧制御部は、すでに説明した第１及び第２の実施形態に用いることができる。
図５に示す制限電圧制御部１２０は、直列に接続された抵抗５０２、抵抗５０１及び出力端子５０３を備えている。
出力端子５０３の電圧Ｖ５０３は、抵抗５０２と抵抗５０１との抵抗比で決定され、この抵抗比に基づいて分圧された電圧が制御信号として、制限電圧制御部１２０の出力端子から出力される。
図５のように構成した制限電圧制御部１２０は、電源電圧ＶＤＤが高くなった場合、図２の回路例ではトランジスタ４０３のゲートＧの電圧をソースＳに対して低く、図４の回路例ではトランジスタ８０２のゲートＧの電圧をソースＳに対して高くする。すなわち、図５の制限電圧制御部１２０は、可変抵抗１１９及び可変定電流源１２１を各実施形態で説明したように制御することが出来る。
＜制限電圧制御部１２０の第２の構成例＞
図６は、制限電圧制御部１２０の具体例を示す回路図である。図６（ａ）は、制限電圧制御部の構成例を説明する図である。図６（ａ）に示す制限電圧制御部は、すでに説明した第１の実施形態に用いることができる。
図６（ａ）に示す制限電圧制御部１２０は、カレントミラー回路６１８、電流源６０１及び抵抗６０４を備えている。カレントミラー回路６１８は、トランジスタ６０２及びトランジスタ６０３の各々を備えている。
トランジスタ６０２は、ｐチャネル型のＭＯＳトランジスタであり、ソースＳが電源に接続され、ゲートＧ及びドレインＤが電流源６０１を介して接地されている。
トランジスタ６０３は、ｐチャネル型のＭＯＳトランジスタであり、ソースＳが電源に接続され、ゲートＧがトランジスタ６０２のゲートＧに接続され、ドレインＤが抵抗６０４の一端に接続されている。
抵抗６０４は、一端が出力端子６０５に接続され、他端が接地されている。
カレントミラー回路６１８において、電流源６０１が流す電流が所定のミラー比により、トランジスタ６０３のドレイン電流として、抵抗６０４に流れる。
これにより、トランジスタ６０３に流れるドレイン電流の電流値に応じて、抵抗６０４の電圧降下による電圧Ｖ６０５が出力端子６０５から出力される。
以下、図を参照して、制限電圧制御部１２０の電源電圧ＶＤＤと電圧Ｖ６０５との対応関係を説明する。
図６（ｂ）は、制限電圧制御部１２０の電源電圧ＶＤＤと電圧Ｖ６０５との対応関係を示している。横軸が電源電圧ＶＤＤの電圧値（Ｖ）を示し、縦軸が電圧Ｖ６０５の電圧値（Ｖ）を示している。
電源電圧ＶＤＤの電圧値が０ＶからＶＤＤ１未満までは、トランジスタ６０３がオフ状態であるため、抵抗６０４に電流が流れずに、電圧Ｖ６０５は０Ｖである。
電源電圧ＶＤＤの電圧値がＶＤＤ１でトランジスタ６０３がオン状態となり、トランジスタ６０３は、電源電圧ＶＤＤがＶＤＤ１からＶＤＤ２まで抵抗領域（線形領域）として動作する。この抵抗領域において、トランジスタ６０３に流れる電流が増加するに従い、電圧Ｖ６０５は線形的に増加する。この抵抗領域においては、Ｖ６０５≒ＶＤＤの関係となっている。
したがって、図２の回路の制限電圧制御部１２０に図６（ａ）の回路を用いた場合、トランジスタ４０３のゲートＧに、電圧Ｖ６０５が印加されるため、電源電圧ＶＤＤがＶＤＤ２までは、電圧（ＶＤＤ－Ｖ６０５）がトランジスタ４０３の閾値電圧｜ＶＴＨ４０３｜より低いので、トランジスタ４０３はオフ状態となる。
また、電源電圧ＶＤＤがＶＤＤ２を超えると、トランジスタ６０３が飽和領域となり、トランジスタ６０３のドレイン電流が増加せずにほぼ一定値となるため、電圧Ｖ６０５も一定値となる。すなわち、電源電圧ＶＤＤがＶＤＤ２を超えると、ＶＤＤ＞Ｖ６０５の関係となり、ＶＤＤ－Ｖ６０５＞｜ＶＴＨ４０３｜の関係が成り立つと、トランジスタ４０３はオン状態となる。
この結果、可変抵抗回路１１９の抵抗値が変化し、制限電圧Ｖ３の電圧値を上昇させ、出力電流制限値ＩＬＩＭ１を低下させることができる。
また、図６（ａ）における抵抗６０４は、他の電流電圧変換素子に置き換える構成としても良い。例えば、ゲートＧとドレインＤとを接続したダイオード接続のトランジスタを１個あるいは複数個を直列に多段接続した構成、またダイオードを、抵抗６０４に換えて出力端子６０５と接地との間に順方向に介挿する構成としても良い。
＜制限電圧制御部１２０の第３の構成例＞
図７は、制限電圧制御部１２０具体例を示す回路図である。図７（ａ）は、制限電圧制御部の構成例を説明する図である。図７（ａ）に示す制限電圧制御部は、すでに説明した第２の実施形態に用いることができる。
図７（ａ）に示す制限電圧制御部１２０は、カレントミラー回路９１８、電流源９０１及び抵抗９０４を備えている。カレントミラー回路９１８は、トランジスタ９０２及びトランジスタ９０３の各々を備えている。
トランジスタ９０２は、ｎチャネル型のＭＯＳトランジスタであり、ドレインＤ及びゲートＧが電流源９０１を介して電源に接続され、ソースＳが接地されている。
トランジスタ９０３は、ｎチャネル型のＭＯＳトランジスタであり、ドレインＤが出力端子９０５に接続され、ゲートＧがトランジスタ９０２のゲートＧに接続され、ソースＳが接地されている。
抵抗９０４は、一端が電源に接続され、他端が出力端子９０５に接続されている。
カレントミラー回路９１８において、電流源９０１が流す電流が所定のミラー比により、トランジスタ９０３のドレイン電流として、抵抗９０４に流れる。
これにより、トランジスタ９０３に流れるドレイン電流の電流値に応じて、抵抗９０４の電圧降下による電圧Ｖ９０５が出力端子９０５から出力される。
以下、図を参照して、制限電圧制御部１２０の電源電圧ＶＤＤと電圧Ｖ９０５との対応関係を説明する。
図７（ｂ）は、制限電圧制御部１２０の電源電圧ＶＤＤと電圧Ｖ９０５との対応関係を示している。横軸が電源電圧ＶＤＤの電圧値（Ｖ）を示し、縦軸が電圧Ｖ９０５の電圧値（Ｖ）を示している。
電源電圧ＶＤＤの電圧値が０ＶからＶＤＤ１未満までは、トランジスタ９０３がオフ状態であるため、電圧Ｖ９０５は電源電圧ＶＤＤの増加に対応して徐々に上昇する。
電源電圧ＶＤＤの電圧値がＶＤＤ１を超えると、トランジスタ９０３はオン状態となる。このため、一端、電圧Ｖ９０５が０Ｖに低下するが、電源電圧ＶＤＤがＶＤＤ１からＶＤＤ２まで抵抗領域（線形領域）として動作する。このとき、電源電圧ＶＤＤとともに電圧Ｖ９０５がゆるやかに上昇する。
また、電源電圧ＶＤＤがＶＤＤ２を超えると、トランジスタ９０３が飽和領域となるため、電圧Ｖ９０５が電源電圧ＶＤＤの増加の傾きと同様の傾きで上昇する。
すなわち、トランジスタ９０３が飽和領域において動作している際、トランジスタ９０３のドレイン電流をＩ９０３とし、抵抗９０４の抵抗値をＲ９０４とした場合、電圧Ｖ９０５はＶＤＤ－Ｒ９０４×Ｉ９０３で表される。
図２の回路の制限電圧制御部１２０として、図７（ａ）に示す回路を用いた場合、トランジスタ８０２のゲートＧに、Ｖ９０５が印加されるため、電源電圧ＶＤＤがＶＤＤ２を超えて、トランジスタ９０３が飽和領域となるまで、ＶＤＤ－Ｒ９０４×Ｉ９０３＞｜ＶＴＨ８０２｜の関係が成り立たず、トランジスタ８０２はオフ状態である。
また、電源電圧ＶＤＤがＶＤＤ２を超えて、トランジスタ９０３が飽和領域となると、電源電圧ＶＤＤの増加に対応して、電圧Ｖ９０５も上昇する。すなわち、電源電圧ＶＤＤが増加がＶＤＤ２を超えると、ＶＤＤ＞Ｒ９０４×Ｉ９０３の関係となり、ＶＤＤ－Ｒ９０４×Ｉ９０３＞｜ＶＴＨ８０２｜の関係が成り立つと、トランジスタ８０２はオン状態となる。
この結果、トランジスタ１１７に流れる電流値が減少し、制限電圧Ｖ３の電圧値を上昇させ、出力電流制限値ＩＬＩＭ２を低下させることができる。
また、図７（ａ）における抵抗９０４は、他の電流電圧変換素子に置き換える構成としても良い。例えば、ゲートＧとドレインＤとを接続したダイオード接続のトランジスタを１個あるいは複数個を直列に多段接続した構成、またダイオードを、抵抗９０４に換えて、電源と出力端子９０５との間に順方向に介挿する構成としても良い。
また、第１の実施形態から第４の実施形態においては、電源回路として出力電圧Ｖｏｕｔを分圧抵抗で分圧した帰還電圧ＶＦＢと基準電圧Ｖｒｅｆとが等しく制御される降圧型のボルテージレギュレータ１を例として説明したが、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆと等しく制御されるボルテージレギュレータなどの電源の出力段の出力段トランジスタにおける過電流を制限する構成に用いても良い。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、図１において、制限電圧生成部２５０は、定電流源１１０の電流をカレントミラー回路１１８で折り返して可変抵抗１１９流す構成としているが、カレントミラー回路１１８で折り返す構成でなくても良い。また、可変抵抗１１９は、直列接続の抵抗４０１、４０２で構成したが、並列の抵抗で構成しても良い。その場合は、その構成に適した制限電圧制御部１２０を採用すればよい。また、可変定電流源１２１についても同様である。
１…ボルテージレギュレータ
１００…電圧出力回路
１０３…基準電圧電源
１０４，１１４…誤差増幅回路
１０５…出力段トランジスタ
１０８…電流検出トランジスタ
１１０，６０１，８０１，９０１…定電流源
１１５…ゲート電圧調整トランジスタ
１１８，６１８，９１８…カレントミラー回路
１１９…可変抵抗
１２０…制限電圧制御部
１２１…可変定電流源
２００…過電流制限回路
２５０，２５１…制限電圧生成部

Claims (6)

  1. 電源回路の出力段トランジスタに流れる出力電流を所定の制限電流値以下とする制御を行う過電流制限回路であり、
    前記制限電流値を、電源電圧の電圧値に対応した電流値とする制限電圧を生成する制限電圧生成部と、
    入力端子が前記出力段トランジスタのゲートと接続され、出力端子から前記入力端子に入力される電圧をレベルシフトして出力するソースフォロワと、
    前記制限電圧と前記ソースフォロワが出力する電圧との差分を増幅する差動アンプ部と、
    ゲートに対して前記差動アンプ部から出力される電圧が印加され、前記出力段トランジスタのゲートに対して印加されるゲート電圧を制御するゲート電圧調整トランジスタとを備え、
    前記制限電圧生成部は、
    可変抵抗と、
    前記可変抵抗に所定の電流を流す定電流回路と、
    前記電源電圧の電圧値を検出し、前記電圧値に対応した制御信号を生成する制限電圧制御部とを備え、
    前記制御信号によって前記可変抵抗の抵抗値が変更され、前記可変抵抗に発生した電圧に基づいて前記制限電圧を出力することを特徴とする過電流制限回路。
  2. 電源回路の出力段トランジスタに流れる出力電流を所定の制限電流値以下とする制御を行う過電流制限回路であり、
    前記制限電流値を、電源電圧の電圧値に対応した電流値とする制限電圧を生成する制限電圧生成部と、
    入力端子が前記出力段トランジスタのゲートと接続され、出力端子から前記入力端子に入力される電圧をレベルシフトして出力するソースフォロワと、
    前記制限電圧と前記ソースフォロワが出力する電圧との差分を増幅する差動アンプ部と、
    ゲートに対して前記差動アンプ部から出力される電圧が印加され、前記出力段トランジスタのゲートに対して印加されるゲート電圧を制御するゲート電圧調整トランジスタとを備え、
    前記制限電圧生成部が、
    電流電圧変換部と、
    前記電流電圧変換部に電流を流す可変定電流回路と、
    前記電源電圧の電圧値を検出し、前記電圧値に対応した制御信号を生成する制限電圧制御部とを備え、
    前記制御信号によって前記可変定電流回路の電流値が変更され、前記電流電圧変換部に発生した電圧に基づいて前記制限電圧を出力することを特徴とする過電流制限回路。
  3. 前記制限電圧生成部が、
    前記電源電圧が増加するに従い、この増加に対応して前記制限電流値を低下させる前記制限電圧を生成する
    ことを特徴とする請求項１または請求項２に記載の過電流制限回路。
  4. 電源回路の出力段トランジスタに流れる出力電流を所定の制限電流値以下とする制御を行う過電流制限方法であり、
    前記制限電流値を、電源電圧の電圧値に対応した電流値とする制限電圧を生成する制限電圧生成過程と、
    入力端子が前記出力段トランジスタのゲートと接続されたソースフォロワが前記入力端子に入力される電圧をレベルシフトして出力端子から出力するレベルシフト過程と、
    差動アンプ部により、前記制限電圧と前記ソースフォロワが出力する電圧との差分を増幅する差動増幅過程と、
    ゲートに対して前記差動アンプ部から出力される電圧が印加されたゲート電圧調整トランジスタにより、前記出力段トランジスタのゲートに対して印加されるゲート電圧を制御するゲート電圧調整過程とを含み、
    前記制限電圧生成過程は、
    可変抵抗と、前記可変抵抗に所定の電流を流す定電流回路と、前記電源電圧の電圧値を検出し、前記電圧値に対応した制御信号を生成する制限電圧制御部とを備える制限電圧生成部から前記制御信号を前記可変抵抗へ供給するステップと、前記制御信号を受けて抵抗値が変更される前記可変抵抗に発生した電圧に基づいて前記制限電圧を出力するステップと、
    を含むことを特徴とする過電流制限方法。
  5. 電源回路の出力段トランジスタに流れる出力電流を所定の制限電流値以下とする制御を行う過電流制限方法であり、
    前記制限電流値を、電源電圧の電圧値に対応した電流値とする制限電圧を生成する制限電圧生成過程と、
    入力端子が前記出力段トランジスタのゲートと接続されたソースフォロワが前記入力端子に入力される電圧をレベルシフトして出力端子から出力するレベルシフト過程と、
    差動アンプ部により、前記制限電圧と前記ソースフォロワが出力する電圧との差分を増幅する差動増幅過程と、
    ゲートに対して前記差動アンプ部から出力される電圧が印加されたゲート電圧調整トランジスタにより、前記出力段トランジスタのゲートに対して印加されるゲート電圧を制御するゲート電圧調整過程とを含み、
    前記制限電圧生成過程は、
    電流電圧変換部と、前記電流電圧変換部に電流を流す可変定電流回路と、前記電源電圧の電圧値を検出し、前記電圧値に対応した制御信号を生成する制限電圧制御部とを備える制限電圧生成部から前記制御信号を前記可変定電流回路へ供給するステップと、
    前記制御信号を受けて電流値が変更される前記電流が前記電流電圧変換部を流れることで前記電流電圧変換部に発生した電圧に基づいて前記制限電圧を出力するステップと、
    を含むことを特徴とする過電流制限方法。
  6. 基準電圧と、電源から供給される電源電圧から生成した出力電圧に対応した電圧との差分を増幅する差動アンプと、
    ゲートに供給される前記差動アンプの出力により、前記基準電圧に対応した前記出力電圧を出力する出力段トランジスタと、
    請求項１から請求項３のいずれか一項に記載の過電流制限回路と
    を備えることを特徴とする電源回路。
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