JP5168910B2 - 定電流回路及び定電流回路を使用した発光ダイオード駆動装置 - Google Patents
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Description
通常、定電流回路は、MOSトランジスタのドレイン電極を出力端子とすることから、該出力端子の電圧が大きく変化するとMOSトランジスタのチャネル長変調効果により、出力電流が変動して発光ダイオードの輝度がばらつくという問題があった。
図7において、NMOSトランジスタM111、M112、M141及びM142は、低電圧カスコード型カレントミラー回路を形成しており、電流iref1をNMOSトランジスタM111とNMOSトランジスタM112のトランジスタサイズ比で決まる比率で逓倍した出力電流ioutを出力端子OUTに接続された外部負荷110に供給する。誤差増幅回路OP102は、抵抗R111とNMOSトランジスタM116との接続部が基準電圧VrefになるようにNMOSトランジスタM116を制御し、抵抗R111の抵抗値をr111とすると、抵抗R111に流れる電流iref2は、iref2=Vref/r111になる。電流iref2は、カレントミラー回路を構成するPMOSトランジスタM115及びM114で折り返されて電流iref1となる。
しかし、出力端子OUTに電流を供給する出力トランジスタが、NMOSトランジスタM112とM142を直列に接続して構成されると、出力回路を低電圧カスコード型カレントミラー回路で構成しても、出力トランジスタが定電流精度を維持できる飽和領域で動作するために必要な出力端子OUTの電圧が大きくなってしまう。
Vds1=Vbias−Vgs2………………(a)
NMOSトランジスタM112が線形領域と飽和領域の境界で動作するようにバイアス電圧VbiasをVbias=Vgs2+Vovになるように設定すると、前記(a)式は下記(b)式のようになる。
Vds1=Vov………………(b)
Vds2=Vov………………(c)
したがって、出力端子OUTの最小電圧Vominは、下記(d)式のようになる。
Vomin=Vds1+Vds2=2×Vov………………(d)
更に、NMOSトランジスタM142のドレイン‐ソース間電圧は、出力端子OUTの電圧によって大きく変動するが、NMOSトランジスタM141のドレイン‐ソース間電圧は、(Vthn+Vov)−Vov=Vthnとなり、NMOSトランジスタM141とM142は、ドレイン‐ソース間電圧が異なるためゲート‐ソース間電圧も異なる。すなわち、NMOSトランジスタM111とM112のドレイン‐ソース間電圧が異なることになり、出力電流ioutにシステマティックな誤差が発生する。
この場合、可変抵抗器Rが適切に調整された場合、カスコード型カレントミラー回路を適用しなくてもNMOSトランジスタNT1とNT2のドレイン‐ソース間電圧が等しくなるため、システマティックな誤差が発生することなく精度良く定電流を出力することができる。
ゲートに入力された制御信号に応じた電流を供給する電流源をなすMOSトランジスタからなる第1トランジスタと、
ゲート及びソースが前記第1トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第1トランジスタと同一導電型のMOSトランジスタからなる第2トランジスタと、
前記第2トランジスタのドレイン電圧に応じて前記第1トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第1トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第1トランジスタに流れる電流が所定値になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する制御回路部と、
を備えるものである。
前記第1トランジスタ及び第2トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第2トランジスタのドレイン電圧になるように前記第1トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにした。
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する第2誤差増幅回路と、
を備えるようにした。
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすMOSトランジスタからなる第1トランジスタと、
ゲート及びソースが前記第1トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第1トランジスタと同一導電型のMOSトランジスタからなる第2トランジスタと、
前記第2トランジスタのドレイン電圧に応じて前記第1トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第1トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第1トランジスタに流れる電流が所定値になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する制御回路部と、
を備えるものである。
前記第1トランジスタ及び第2トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第2トランジスタのドレイン電圧になるように前記第1トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えるようにした。
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する第2誤差増幅回路と、
を備えるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電流回路の構成例を示したブロック図である。
図1における定電流回路1は、所定の定電流を生成して出力端子OUTから発光ダイオード等の外部負荷10に供給するものであり、NMOSトランジスタM1,M2、電圧比較回路2、電圧調整回路3、電流検出回路4及び制御回路5で構成されている。図1において、外部負荷10が発光ダイオードであり、定電流回路1が発光ダイオード駆動装置を構成する場合は、発光ダイオードのアノードは電源電圧Vdd2に接続され、発光ダイオードのカソードは出力端子OUTに接続される。
図2において、電圧比較回路2は、誤差増幅回路OP1で構成され、電圧調整回路3は、NMOSトランジスタM3で構成されている。また、電流検出回路4は、PMOSトランジスタM4及びM5からなるカレントミラー回路で構成され、制御回路5は、誤差増幅回路OP2、所定の基準電圧Vrefを生成して出力する基準電圧発生回路7及び抵抗R1で構成されている。
NMOSトランジスタM1のドレインは、誤差増幅回路OP1の反転入力端に接続され、NMOSトランジスタM2のドレインは誤差増幅回路OP1の非反転入力端に接続されている。
iout=K1×iref1………………(1)
iref2=K2×iref1=K2/K1×iout………………(2)
Vref/r1=K2/K1×iout………………(3)
iout=Vref/r1×K1/K2………………(4)
前記(4)式から、外部負荷10に供給される出力電流ioutは、基準電圧Vref、抵抗値r1及びトランジスタサイズ比K1,K2で決まることが分かる。
このように、誤差増幅回路OP1とNMOSトランジスタM3により、NMOSトランジスタM1とM2の各ドレイン電圧は等しくなるように制御され、出力端子OUTの電圧Voが変動してもシステマティックな誤差を発生させることなく、高精度に所定の出力電流ioutを出力することができる。
誤差増幅回路OP1の入力電圧範囲、及び誤差増幅回路OP2の出力電圧範囲が十分にあると仮定すると、NMOSトランジスタM2が飽和領域で動作するための条件は、NMOSトランジスタM2における、ゲート‐ソース間電圧をVgs2とし、ドレイン‐ソース間電圧をVds2とし、しきい値電圧をVthnとし、オーバードライブ電圧をVov2とすると、下記(5)式のようになる。
Vds2≧Vgs2−Vthn=Vov2………………(5)
このことから、出力端子電圧Voの最低電圧はオーバードライブ電圧Vov2となり、従来の1/2に低下させることができる。
図3における図2との相違点は、PMOSトランジスタM11及びM12を追加したことにあり、PMOSトランジスタM4とNMOSトランジスタM3との間にPMOSトランジスタM11を接続し、PMOSトランジスタM5と抵抗R1との間にPMOSトランジスタM12を接続したことにある。PMOSトランジスタM11とM12の各ゲートは接続され、該接続部はPMOSトランジスタM11のドレインに接続されている。
定電流回路1が起動する前は、NMOSトランジスタM1及びM2の各ゲートは誤差増幅回路OP2によって接地電圧に固定されている。定電流回路1が動作を開始すると、回路の立ち上がりと同時にNMOSトランジスタM1及びM2の各ゲート電圧は所定の電圧まで上昇する。このとき、誤差増幅回路OP2の出力抵抗と容量素子C11で決まる遅延時間によって、NMOSトランジスタM1及びM2の各ゲート電圧の上昇速度が制限され、起動時における出力端子OUTに発生するオーバーシュートを抑制することができる。このため、定電流回路1の起動時に過大な出力電流ioutが流れて外部負荷10に不具合を発生させることを防止できる。
2 比較回路
3 電圧調整回路
4 電流検出回路
5 制御回路
7 基準電圧発生回路
10 外部負荷
M1〜M3 NMOSトランジスタ
M4,M5,M11,M12,M15 PMOSトランジスタ
OP1〜OP3 誤差増幅回路
R1 抵抗
C11 容量素子
Claims (21)
- 所定の定電流を生成して負荷に供給する定電流回路において、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすMOSトランジスタからなる第1トランジスタと、
ゲート及びソースが前記第1トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第1トランジスタと同一導電型のMOSトランジスタからなる第2トランジスタと、
前記第2トランジスタのドレイン電圧に応じて前記第1トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第1トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第1トランジスタに流れる電流が所定値になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する制御回路部と、
を備えることを特徴とする定電流回路。 - 前記電圧調整回路部は、
前記第1トランジスタ及び第2トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第2トランジスタのドレイン電圧になるように前記第1トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えること特徴とする請求項1記載の定電流回路。 - 前記比較回路は、前記第1トランジスタ及び第2トランジスタの各ドレイン電圧が対応する入力端に入力された第1誤差増幅回路からなり、前記電圧調整回路は、該第1誤差増幅回路の出力信号がゲートに入力され、前記第1トランジスタのドレインに直列に接続されたMOSトランジスタからなる第3トランジスタからなることを特徴とする請求項2記載の定電流回路。
- 前記第3トランジスタは、前記第1トランジスタと同一導電型のトランジスタであり、前記第1トランジスタのドレイン電圧を前記第1誤差増幅回路から出力された信号に応じて調整することを特徴とする請求項3記載の定電流回路。
- 前記電流検出回路部は、第1トランジスタに流れた電流に比例した電流を生成して出力するカレントミラー回路で構成され、前記制御回路部は、該カレントミラー回路から入力される電流が所定値になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御することを特徴とする請求項1、2、3又は4記載の定電流回路。
- 前記制御回路部は、
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する第2誤差増幅回路と、
を備えることを特徴とする請求項5記載の定電流回路。 - 前記カレントミラー回路は、カスコード型カレントミラー回路であること特徴とする請求項5又は6記載の定電流回路。
- 前記制御回路部からの出力電圧を所定時間遅延させて前記第1トランジスタ及び第2トランジスタの各ゲートに出力する遅延回路部を備えることを特徴とする請求項1、2、3、4、5、6又は7記載の定電流回路。
- 前記遅延回路部は、一端が前記第1トランジスタ及び第2トランジスタの各ゲートの接続部に接続され、前記制御回路部からの出力電圧で充電される容量素子からなることを特徴とする請求項8記載の定電流回路。
- 前記第1トランジスタ、第2トランジスタ、電圧調整回路部、電流検出回路部及び制御回路部は、1つのICに集積されることを特徴とする請求項1、2、3、4、5、6又は7記載の定電流回路。
- 前記第1トランジスタ、第2トランジスタ、電圧調整回路部、電流検出回路部、制御回路部及び遅延回路部は、1つのICに集積されることを特徴とする請求項8又は9記載の定電流回路。
- 所定の定電流を生成して発光ダイオードに供給する定電流回路を備えた発光ダイオード駆動装置において、
前記定電流回路は、
ゲートに入力された制御信号に応じた電流を供給する電流源をなすMOSトランジスタからなる第1トランジスタと、
ゲート及びソースが前記第1トランジスタのゲート及びソースにそれぞれ対応して接続されると共に、ドレインに前記負荷が接続され、ゲートに入力された前記制御信号に応じた電流を前記負荷に供給する、前記第1トランジスタと同一導電型のMOSトランジスタからなる第2トランジスタと、
前記第2トランジスタのドレイン電圧に応じて前記第1トランジスタのドレイン電圧を制御する電圧調整回路部と、
前記第1トランジスタに流れる電流値の検出を行い、該検出結果を出力する電流検出回路部と、
該電流検出回路部の検出結果に応じて、前記第1トランジスタに流れる電流が所定値になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する制御回路部と、
を備えることを特徴とする発光ダイオード駆動装置。 - 前記電圧調整回路部は、
前記第1トランジスタ及び第2トランジスタの各ドレイン電圧の電圧比較を行い、該比較結果を示す信号を生成して出力する比較回路と、
該比較回路からの比較結果を示す信号に応じて、前記第2トランジスタのドレイン電圧になるように前記第1トランジスタのドレイン電圧を制御する電圧調整回路と、
を備えること特徴とする請求項12記載の発光ダイオード駆動装置。 - 前記比較回路は、前記第1トランジスタ及び第2トランジスタの各ドレイン電圧が対応する入力端に入力された第1誤差増幅回路からなり、前記電圧調整回路は、該第1誤差増幅回路の出力信号がゲートに入力され、前記第1トランジスタのドレインに直列に接続されたMOSトランジスタからなる第3トランジスタからなることを特徴とする請求項13記載の発光ダイオード駆動装置。
- 前記第3トランジスタは、前記第1トランジスタと同一導電型のトランジスタであり、前記第1トランジスタのドレイン電圧を前記第1誤差増幅回路から出力された信号に応じて調整することを特徴とする請求項14記載の発光ダイオード駆動装置。
- 前記電流検出回路部は、第1トランジスタに流れた電流に比例した電流を生成して出力するカレントミラー回路で構成され、前記制御回路部は、該カレントミラー回路から入力される電流が所定値になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御することを特徴とする請求項12、13、14又は15記載の発光ダイオード駆動装置。
- 前記制御回路部は、
前記カレントミラー回路から入力された電流を電圧に変換する抵抗と、
該抵抗によって変換された電圧が所定の電圧になるように前記第1トランジスタ及び第2トランジスタの各ゲート電圧を制御する第2誤差増幅回路と、
を備えることを特徴とする請求項16記載の発光ダイオード駆動装置。 - 前記カレントミラー回路は、カスコード型カレントミラー回路であること特徴とする請求項16又は17記載の発光ダイオード駆動装置。
- 前記定電流回路は、前記制御回路部からの出力電圧を所定時間遅延させて前記第1トランジスタ及び第2トランジスタの各ゲートに出力する遅延回路部を備えることを特徴とする請求項12、13、14、15、16、17又は18記載の発光ダイオード駆動装置。
- 前記遅延回路部は、一端が前記第1トランジスタ及び第2トランジスタの各ゲートの接続部に接続され、前記制御回路部からの出力電圧で充電される容量素子からなることを特徴とする請求項19記載の発光ダイオード駆動装置。
- 前記定電流回路は、1つのICに集積されることを特徴とする請求項12、13、14、15、16、17、18、19又は20記載の発光ダイオード駆動装置。
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