JPH06119070A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPH06119070A JPH06119070A JP28968992A JP28968992A JPH06119070A JP H06119070 A JPH06119070 A JP H06119070A JP 28968992 A JP28968992 A JP 28968992A JP 28968992 A JP28968992 A JP 28968992A JP H06119070 A JPH06119070 A JP H06119070A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- terminal
- differential amplifier
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】 出力電流の供給元の出力インピーダンスを高
く設定して負荷の影響を受けて出力電流が大幅に変動す
る事態を回避するとともに、差動増幅器と抵抗を利用す
ることにより出力電流を所望の値に容易に設定できる利
点を備えた定電流回路を提供する。 【構成】 差動増幅器１と、差動増幅器１に印加する比
較電圧を発生する抵抗Ｒと、抵抗Ｒの抵抗電流を制御す
る第１及び第２トランジスタTr11、Tr12と、第１及び第
２トランジスタTr11、Tr12にミラー結号された、第７及
び第８トランジスタTr17、Tr18と、第１及び第２トラン
ジスタTr11、Tr12と第７及び第８トランジスタTr17、Tr
18のミラー結合を実現し、かつ各トランジスタを前記差
動増幅器１の動作結果に基づいて制御する、第３乃至第
６トランジスタTr13〜Tr16とを備えたものである。
く設定して負荷の影響を受けて出力電流が大幅に変動す
る事態を回避するとともに、差動増幅器と抵抗を利用す
ることにより出力電流を所望の値に容易に設定できる利
点を備えた定電流回路を提供する。 【構成】 差動増幅器１と、差動増幅器１に印加する比
較電圧を発生する抵抗Ｒと、抵抗Ｒの抵抗電流を制御す
る第１及び第２トランジスタTr11、Tr12と、第１及び第
２トランジスタTr11、Tr12にミラー結号された、第７及
び第８トランジスタTr17、Tr18と、第１及び第２トラン
ジスタTr11、Tr12と第７及び第８トランジスタTr17、Tr
18のミラー結合を実現し、かつ各トランジスタを前記差
動増幅器１の動作結果に基づいて制御する、第３乃至第
６トランジスタTr13〜Tr16とを備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、高出力インピーダンス
の定電流源を実現する定電流回路に関する。
の定電流源を実現する定電流回路に関する。
【０００２】
【従来の技術】定電流を供給する回路として、差動増幅
器（オペアンプ）、エンハンスメント型電界効果トラン
ジスタ（ＦＥＴ）を利用した定電流回路が提案されてい
る。図２は、定電流回路の基本的な概念を示す回路図で
ある。図に示した定電流回路Ｃ1において、電圧供給側
の電源電圧Ｖ1、及び基準電圧Ｖ2が供給されている。基
準電圧Ｖ2は差動増幅器（オペアンプ）１の一方の入力
端子（非反転入力端子“＋”）に印加されている。差動
増幅器１の出力端子には、Ｐチャンネル・エンハンスメ
ント型ＦＥＴである第１トランジスタＴｒ1及び第２ト
ランジスタＴｒ2の制御端子（ゲート：Ｇ）が結合され
ている。第１トランジスタＴｒ1の他方の端子（ドレイ
ン：Ｄ）は、抵抗Ｒの一端及び差動増幅器１の他方の入
力端子（反転入力端子“−”）に結合されている。抵抗
Ｒの他端は定電流回路Ｃ1の接地側に結合されている。
第２トランジスタの他方の端子（ドレイン：Ｄ）には、
図示しない負荷が結合される。第１及び第２トランジス
タＴｒ1、Ｔｒ2の一方の端子（ソース：Ｓ）は、定電流
回路Ｃ1の電圧供給側に結合されている。
器（オペアンプ）、エンハンスメント型電界効果トラン
ジスタ（ＦＥＴ）を利用した定電流回路が提案されてい
る。図２は、定電流回路の基本的な概念を示す回路図で
ある。図に示した定電流回路Ｃ1において、電圧供給側
の電源電圧Ｖ1、及び基準電圧Ｖ2が供給されている。基
準電圧Ｖ2は差動増幅器（オペアンプ）１の一方の入力
端子（非反転入力端子“＋”）に印加されている。差動
増幅器１の出力端子には、Ｐチャンネル・エンハンスメ
ント型ＦＥＴである第１トランジスタＴｒ1及び第２ト
ランジスタＴｒ2の制御端子（ゲート：Ｇ）が結合され
ている。第１トランジスタＴｒ1の他方の端子（ドレイ
ン：Ｄ）は、抵抗Ｒの一端及び差動増幅器１の他方の入
力端子（反転入力端子“−”）に結合されている。抵抗
Ｒの他端は定電流回路Ｃ1の接地側に結合されている。
第２トランジスタの他方の端子（ドレイン：Ｄ）には、
図示しない負荷が結合される。第１及び第２トランジス
タＴｒ1、Ｔｒ2の一方の端子（ソース：Ｓ）は、定電流
回路Ｃ1の電圧供給側に結合されている。
【０００３】抵抗Ｒに発生する電圧を電圧Ｖ3とする
と、電圧Ｖ3の電位が基準電圧Ｖ2の電位に略等しい場
合、第１トランジスタＴｒ1（抵抗Ｒ）を流れる電流Ｉ1
は、 Ｉ1＝Ｖ3／Ｒ≒Ｖ2／Ｒ … （１）、 と表せる。この電流Ｉ1を第２トランジスタＴｒ2にミラ
ーさせて、第２トランジスタＴｒ2のドレインＤから定
電流（出力電流）Ｉoutを得る。この定電流回路Ｃ1は、
差動増幅器１に印加する基準電圧Ｖ2及び抵抗Ｒを適宜
選択することにより、出力として取り出す出力電流を所
望の値に容易に設定する事ができる。
と、電圧Ｖ3の電位が基準電圧Ｖ2の電位に略等しい場
合、第１トランジスタＴｒ1（抵抗Ｒ）を流れる電流Ｉ1
は、 Ｉ1＝Ｖ3／Ｒ≒Ｖ2／Ｒ … （１）、 と表せる。この電流Ｉ1を第２トランジスタＴｒ2にミラ
ーさせて、第２トランジスタＴｒ2のドレインＤから定
電流（出力電流）Ｉoutを得る。この定電流回路Ｃ1は、
差動増幅器１に印加する基準電圧Ｖ2及び抵抗Ｒを適宜
選択することにより、出力として取り出す出力電流を所
望の値に容易に設定する事ができる。
【０００４】
【発明が解決しようとする課題】さて、以上の構成の定
電流回路Ｃ1は、第２トランジスタＴｒ2に結合される負
荷の影響を受けて、出力電流、即ち第２トランジスタＴ
ｒ2のソース電流が大きく変動するという問題が生じて
いた。言い換えれば、定電流回路Ｃ1の出力インピーダ
ンスが低いという問題が生じていた。
電流回路Ｃ1は、第２トランジスタＴｒ2に結合される負
荷の影響を受けて、出力電流、即ち第２トランジスタＴ
ｒ2のソース電流が大きく変動するという問題が生じて
いた。言い換えれば、定電流回路Ｃ1の出力インピーダ
ンスが低いという問題が生じていた。
【０００５】負荷の影響を受けることなく、安定した出
力電流を供給する為には、即ち出力インピーダンスを高
くするためには、カスケード接続したトランジスタから
出力電流を取り出す手段が提案されている。この手段
は、例えば、米国特許第4009432号において提案されて
いる。しかし、この提案を利用した場合、差動増幅器１
と抵抗Ｒを利用した場合のように出力電流を所望の値に
容易に設定できるという利点が失われてしまう。
力電流を供給する為には、即ち出力インピーダンスを高
くするためには、カスケード接続したトランジスタから
出力電流を取り出す手段が提案されている。この手段
は、例えば、米国特許第4009432号において提案されて
いる。しかし、この提案を利用した場合、差動増幅器１
と抵抗Ｒを利用した場合のように出力電流を所望の値に
容易に設定できるという利点が失われてしまう。
【０００６】一方、カスケード接続したトランジスタ
に、電流をミラーさせるカレントミラー回路が提案され
ている。この回路は、例えば、米国特許第4477782号に
おいて提案されている。しかし、この提案においては、
差動増幅器１と抵抗Ｒを利用して定電流を取り出す内容
について触れられていない。本発明は以上の点に着目し
てなされたもので、出力電流の供給元の出力インピーダ
ンスを高く設定して負荷の影響を受けて出力電流が大幅
に変動する事態を回避するとともに、差動増幅器と抵抗
を利用することにより出力電流を所望の値に容易に設定
できる利点を備えた定電流回路を提供することを目的と
する。
に、電流をミラーさせるカレントミラー回路が提案され
ている。この回路は、例えば、米国特許第4477782号に
おいて提案されている。しかし、この提案においては、
差動増幅器１と抵抗Ｒを利用して定電流を取り出す内容
について触れられていない。本発明は以上の点に着目し
てなされたもので、出力電流の供給元の出力インピーダ
ンスを高く設定して負荷の影響を受けて出力電流が大幅
に変動する事態を回避するとともに、差動増幅器と抵抗
を利用することにより出力電流を所望の値に容易に設定
できる利点を備えた定電流回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】第１に、一方の入力端子
に基準電圧が印加され、他方の入力端子に比較電圧が印
加される差動増幅器と、前記比較電圧を発生する抵抗
と、前記抵抗を流れる抵抗電流を供給する、カスケード
接続された第１及び第２トランジスタと、前記差動増幅
器の出力端子に制御端子が結合され、かつ一方の端子が
接地側に結合された第３及び第４トランジスタと、前記
第３トランジスタを流れる電流に基づいて、前記第２ト
ランジスタの前記制御端子の電圧を制御する第５トラン
ジスタと、前記第４トランジスタを流れる電流に基づい
て、前記第１トランジスタの前記制御端子の電圧を制御
する第６トランジスタと、カスケード接続され、かつ前
記第１及び第２トランジスタにミラー結合された第７及
び第８トランジスタとを有し、前記第７トランジスタ
は、一方の端子が前記電圧供給側に結合され、制御端子
が前記第１トランジスタ及び前記第６トランジスタの制
御端子に結合され、前記第８トランジスタは、制御端子
が前記第２トランジスタ及び第６トランジスタの前記の
制御端子に結合されるものである。第２に、前記第１乃
至第８トランジスタが、電界効果トランジスタから構成
され、当該各トランジスタの前記一方の端子が、ソース
で、当該各トランジスタの前記他方の端子が、ドレイン
で、当該各トランジスタの前記制御端子が、ゲートで、
前記差動増幅器が、オペアンプで構成され、当該差動増
幅器の一方の入力端子が、非反転入力端子で、当該差動
増幅器の他方の入力端子が、反転入力端子で構成される
ものである。第３に、前記抵抗電流のｎ倍の出力電流を
前記第８トランジスタの他方の端子から供給する場合、
前記第１トランジスタにおいて、チャンネルの幅と長さ
の比を第１の値に設定し、前記第７トランジスタにおい
て、前記比を前記第１の値のｎ倍の値に設定し、前記第
２トランジスタにおいて、前記比を第２の値に設定し、
前記第８トランジスタにおいて、前記比を前記第２の値
のｎ倍の値に設定するものである。
に基準電圧が印加され、他方の入力端子に比較電圧が印
加される差動増幅器と、前記比較電圧を発生する抵抗
と、前記抵抗を流れる抵抗電流を供給する、カスケード
接続された第１及び第２トランジスタと、前記差動増幅
器の出力端子に制御端子が結合され、かつ一方の端子が
接地側に結合された第３及び第４トランジスタと、前記
第３トランジスタを流れる電流に基づいて、前記第２ト
ランジスタの前記制御端子の電圧を制御する第５トラン
ジスタと、前記第４トランジスタを流れる電流に基づい
て、前記第１トランジスタの前記制御端子の電圧を制御
する第６トランジスタと、カスケード接続され、かつ前
記第１及び第２トランジスタにミラー結合された第７及
び第８トランジスタとを有し、前記第７トランジスタ
は、一方の端子が前記電圧供給側に結合され、制御端子
が前記第１トランジスタ及び前記第６トランジスタの制
御端子に結合され、前記第８トランジスタは、制御端子
が前記第２トランジスタ及び第６トランジスタの前記の
制御端子に結合されるものである。第２に、前記第１乃
至第８トランジスタが、電界効果トランジスタから構成
され、当該各トランジスタの前記一方の端子が、ソース
で、当該各トランジスタの前記他方の端子が、ドレイン
で、当該各トランジスタの前記制御端子が、ゲートで、
前記差動増幅器が、オペアンプで構成され、当該差動増
幅器の一方の入力端子が、非反転入力端子で、当該差動
増幅器の他方の入力端子が、反転入力端子で構成される
ものである。第３に、前記抵抗電流のｎ倍の出力電流を
前記第８トランジスタの他方の端子から供給する場合、
前記第１トランジスタにおいて、チャンネルの幅と長さ
の比を第１の値に設定し、前記第７トランジスタにおい
て、前記比を前記第１の値のｎ倍の値に設定し、前記第
２トランジスタにおいて、前記比を第２の値に設定し、
前記第８トランジスタにおいて、前記比を前記第２の値
のｎ倍の値に設定するものである。
【０００８】
【作用】差動増幅器に基準電圧と共に印加する比較電圧
を、抵抗を利用して発生させ、この抵抗を流れる電流
を、カスケード接続した第１及び第２トランジスタによ
り供給する。この第１及び第２トランジスタに流れる電
流を、第７及び第８トランジスタにミラーする結合を実
現するため、第３トランジスタ乃至第６トランジスタを
設ける。第３及び第４トランジスタは、差動増幅器の動
作結果を基に、第１及び第２、及び第５乃至第８トラン
ジスタの制御端子に、それぞれのトランジスタの動作を
決定する電圧を印加する。差動増幅器の動作結果は、比
較電圧の値として差動増幅器に帰還される。即ち、第１
及び第２トランジスタを流れる電流が、比較電圧と基準
電圧とが略一致する範囲で安定し、この際に抵抗を流れ
る電流がミラーした出力電流が第８及び第９トランジス
タを流れ、負荷に供給される。
を、抵抗を利用して発生させ、この抵抗を流れる電流
を、カスケード接続した第１及び第２トランジスタによ
り供給する。この第１及び第２トランジスタに流れる電
流を、第７及び第８トランジスタにミラーする結合を実
現するため、第３トランジスタ乃至第６トランジスタを
設ける。第３及び第４トランジスタは、差動増幅器の動
作結果を基に、第１及び第２、及び第５乃至第８トラン
ジスタの制御端子に、それぞれのトランジスタの動作を
決定する電圧を印加する。差動増幅器の動作結果は、比
較電圧の値として差動増幅器に帰還される。即ち、第１
及び第２トランジスタを流れる電流が、比較電圧と基準
電圧とが略一致する範囲で安定し、この際に抵抗を流れ
る電流がミラーした出力電流が第８及び第９トランジス
タを流れ、負荷に供給される。
【０００９】
【実施例】図１に、本発明の定電流回路の第１の回路図
を示す。図に示した、定電流回路Ｃ2において、電圧供
給側の電源電圧Ｖ1、及び基準電圧Ｖ2が供給されてい
る。基準電圧Ｖ2は差動増幅器（オペアンプ）１の一方
の入力端子（非反転入力端子“＋”）に印加されてい
る。差動増幅器１の他方の入力端子（反転入力端子
“−”）には、抵抗Ｒに発生する比較電圧Ｖ3が印加さ
れている。抵抗Ｒの他端は接地されている。
を示す。図に示した、定電流回路Ｃ2において、電圧供
給側の電源電圧Ｖ1、及び基準電圧Ｖ2が供給されてい
る。基準電圧Ｖ2は差動増幅器（オペアンプ）１の一方
の入力端子（非反転入力端子“＋”）に印加されてい
る。差動増幅器１の他方の入力端子（反転入力端子
“−”）には、抵抗Ｒに発生する比較電圧Ｖ3が印加さ
れている。抵抗Ｒの他端は接地されている。
【００１０】一方、第１トランジスタＴｒ11は、一方の
端子（ソースＳ）に電源電圧Ｖ1が印加され、他方の端
子（ドレインＤ）に第２トランジスタＴｒ12のソースＳ
が結合されている。第２トランジスタＴｒ12のドレイン
Ｄは、抵抗Ｒの一端に結合されている。
端子（ソースＳ）に電源電圧Ｖ1が印加され、他方の端
子（ドレインＤ）に第２トランジスタＴｒ12のソースＳ
が結合されている。第２トランジスタＴｒ12のドレイン
Ｄは、抵抗Ｒの一端に結合されている。
【００１１】差動増幅器１の出力端子には、第３及び第
４トランジスタＴｒ13、Ｔｒ14の制御端子（ゲートＧ）
が結合さている。第３及び第４トランジスタＴｒ13、Ｔ
ｒ14のソースＳは、接地側に結合されている。第３トラ
ンジスタＴｒ13のドレインＤは、第５トランジスタＴｒ
15のドレインＤに結合されている。トランジスタＴｒ15
のソースＳには、電源電圧Ｖ1が印加されている。第４
トランジスタＴｒ14のドレインＤは、第６トランジスタ
Ｔｒ16のゲートＧ及びドレインＤに結合されている。第
６トランジスタＴｒ16のソースＳには、電源電圧Ｖ1が
印加されている。
４トランジスタＴｒ13、Ｔｒ14の制御端子（ゲートＧ）
が結合さている。第３及び第４トランジスタＴｒ13、Ｔ
ｒ14のソースＳは、接地側に結合されている。第３トラ
ンジスタＴｒ13のドレインＤは、第５トランジスタＴｒ
15のドレインＤに結合されている。トランジスタＴｒ15
のソースＳには、電源電圧Ｖ1が印加されている。第４
トランジスタＴｒ14のドレインＤは、第６トランジスタ
Ｔｒ16のゲートＧ及びドレインＤに結合されている。第
６トランジスタＴｒ16のソースＳには、電源電圧Ｖ1が
印加されている。
【００１２】第７トランジスタＴｒ17は、ソースＳに電
源電圧Ｖ1が印加され、ドレインＤが第８トランジスタ
Ｔｒ18のソースＳが結合されている。第８トランジスタ
Ｔｒ18のドレインＤには、図示しない負荷が結合され
る。
源電圧Ｖ1が印加され、ドレインＤが第８トランジスタ
Ｔｒ18のソースＳが結合されている。第８トランジスタ
Ｔｒ18のドレインＤには、図示しない負荷が結合され
る。
【００１３】第１、第６及び第７トランジスタＴｒ11、
Ｔｒ16、及びＴｒ17のゲートＧは、全て第４トランジス
タＴｒ14のドレインＤに結合されている。第２、第５、
及び第８トランジスタＴｒ12、Ｔｒ15、及びＴｒ18のゲ
ートＧは、全て第３トランジスタＴｒ3のドレインＤに
結合されている。
Ｔｒ16、及びＴｒ17のゲートＧは、全て第４トランジス
タＴｒ14のドレインＤに結合されている。第２、第５、
及び第８トランジスタＴｒ12、Ｔｒ15、及びＴｒ18のゲ
ートＧは、全て第３トランジスタＴｒ3のドレインＤに
結合されている。
【００１４】第１及び第２トランジスタＴｒ11、Ｔ
ｒ12、及び第５乃至第８トランジスタ、Ｔｒ15〜Ｔｒ18
は、例えば、Ｐチャンネル・エンハンスメント型ＦＥＴ
から構成される。また、第３及び第４トランジスタＴｒ
13、Ｔｒ14は、例えば、Ｎチャンネル・エンハンスメン
ト型ＦＥＴから構成される。
ｒ12、及び第５乃至第８トランジスタ、Ｔｒ15〜Ｔｒ18
は、例えば、Ｐチャンネル・エンハンスメント型ＦＥＴ
から構成される。また、第３及び第４トランジスタＴｒ
13、Ｔｒ14は、例えば、Ｎチャンネル・エンハンスメン
ト型ＦＥＴから構成される。
【００１５】以上の構成の定電流回路Ｃ2において、第
７トランジスタＴｒ17におけるチャンネルの幅と長さの
比（W7／L7）は、第１トランジスタＴｒ11における比
（W1／L1）のｎ倍に設定する。同様に、第８トランジス
タＴｒ18における比（W8／L8）は、第２トランジスタＴ
ｒ12における比（W2／L2）のｎ倍に設定する。この倍率
“ｎ”は、第８トランジスタＴｒ18から供給される出力
電流ＩOUTを決定する係数である。抵抗Ｒに発生する電
圧Ｖ3が基準電圧Ｖ2に略一致する際に流れる抵抗電流Ｉ
1を基準にすると、出力電流ＩOUTは、抵抗電流Ｉ1のｎ
倍の値になる。通常、比（W1／L1）と比（W7／L7）、比
（W2／L2）と比（W8／L8）はそれぞれ同一の値である。
７トランジスタＴｒ17におけるチャンネルの幅と長さの
比（W7／L7）は、第１トランジスタＴｒ11における比
（W1／L1）のｎ倍に設定する。同様に、第８トランジス
タＴｒ18における比（W8／L8）は、第２トランジスタＴ
ｒ12における比（W2／L2）のｎ倍に設定する。この倍率
“ｎ”は、第８トランジスタＴｒ18から供給される出力
電流ＩOUTを決定する係数である。抵抗Ｒに発生する電
圧Ｖ3が基準電圧Ｖ2に略一致する際に流れる抵抗電流Ｉ
1を基準にすると、出力電流ＩOUTは、抵抗電流Ｉ1のｎ
倍の値になる。通常、比（W1／L1）と比（W7／L7）、比
（W2／L2）と比（W8／L8）はそれぞれ同一の値である。
【００１６】各トランジスタにおけるチャンネルが、以
上の比の条件を満たし、かつ第１乃至第８トランジスタ
Ｔｒ11〜Ｔｒ18が飽和領域で動作すると、第８トランジ
スタＴｒ18から供給される出力電流ＩOUTは、 Ｉ1＝Ｖ2／Ｒ … （２）、 ＩOUT＝ｎＩ1＝ｎＶ2／Ｒ … （３）、 と表せる。
上の比の条件を満たし、かつ第１乃至第８トランジスタ
Ｔｒ11〜Ｔｒ18が飽和領域で動作すると、第８トランジ
スタＴｒ18から供給される出力電流ＩOUTは、 Ｉ1＝Ｖ2／Ｒ … （２）、 ＩOUT＝ｎＩ1＝ｎＶ2／Ｒ … （３）、 と表せる。
【００１７】以上の構成の定電流回路Ｃ2において、例
えば、比較電圧Ｖ3が基準電圧Ｖ2よりも降下した場合、
即ち抵抗電流Ｉ1が減少した場合、差動増幅器１の出力
電圧は上昇する。この出力電圧の上昇に伴い、第３及び
第４トランジスタＴｒ13及びＴｒ14のドレイン−ソース
間電流が増加する。この結果、第６トランジスタＴｒ16
（第５トランジスタＴｒ15）から第１トランジスタＴｒ
11（第２トランジスタＴｒ12）へのミラー電流である抵
抗電流Ｉ1が増加し、比較電圧Ｖ3の上昇を実現する。ま
た、第７及び第８トランジスタＴｒ17及びＴｒ18には、
第１及び第２トランジスタＴｒ11及びＴｒ12に流れる電
流に対応したミラー電流（出力電流Ｉout）が流れる。
えば、比較電圧Ｖ3が基準電圧Ｖ2よりも降下した場合、
即ち抵抗電流Ｉ1が減少した場合、差動増幅器１の出力
電圧は上昇する。この出力電圧の上昇に伴い、第３及び
第４トランジスタＴｒ13及びＴｒ14のドレイン−ソース
間電流が増加する。この結果、第６トランジスタＴｒ16
（第５トランジスタＴｒ15）から第１トランジスタＴｒ
11（第２トランジスタＴｒ12）へのミラー電流である抵
抗電流Ｉ1が増加し、比較電圧Ｖ3の上昇を実現する。ま
た、第７及び第８トランジスタＴｒ17及びＴｒ18には、
第１及び第２トランジスタＴｒ11及びＴｒ12に流れる電
流に対応したミラー電流（出力電流Ｉout）が流れる。
【００１８】一方、比較電圧Ｖ3が基準電圧Ｖ2よりも上
昇した場合、差動増幅器１の出力電圧は降下する。この
出力電圧の降下に伴い、第３及び第４トランジスタＴｒ
13及びＴｒ14のドレイン−ソース間電流が減少する。こ
の結果、第６トランジスタＴｒ16（第５トランジスタＴ
ｒ15）から第１トランジスタＴｒ11（第２トランジスタ
Ｔｒ12）へのミラー電流である抵抗電流Ｉ1が減少し、
比較電圧Ｖ3の降下を実現する。
昇した場合、差動増幅器１の出力電圧は降下する。この
出力電圧の降下に伴い、第３及び第４トランジスタＴｒ
13及びＴｒ14のドレイン−ソース間電流が減少する。こ
の結果、第６トランジスタＴｒ16（第５トランジスタＴ
ｒ15）から第１トランジスタＴｒ11（第２トランジスタ
Ｔｒ12）へのミラー電流である抵抗電流Ｉ1が減少し、
比較電圧Ｖ3の降下を実現する。
【００１９】以上の説明のように、差動増幅器１の出力
端子の電圧に応じた負帰還制御が実現し、第１及び第２
トランジスタＴｒ11、Ｔｒ12に制御される抵抗電流
Ｉ1、言い換えれば、第７及び第８トランジスタＴｒ17
及び、Ｔｒ18を流れる電流、即ち出力電流ＩOUTを略一
定に保つことができる。
端子の電圧に応じた負帰還制御が実現し、第１及び第２
トランジスタＴｒ11、Ｔｒ12に制御される抵抗電流
Ｉ1、言い換えれば、第７及び第８トランジスタＴｒ17
及び、Ｔｒ18を流れる電流、即ち出力電流ＩOUTを略一
定に保つことができる。
【００２０】図３に、本発明の他の実施例を示す。図３
は、本発明に係る定電流回路の第２の回路図を示す。図
３に示した定電流回路Ｃ3は、図１に示した定電流回路
Ｃ2に第９トランジスタＴｒ19を新たに追加した構成で
ある。
は、本発明に係る定電流回路の第２の回路図を示す。図
３に示した定電流回路Ｃ3は、図１に示した定電流回路
Ｃ2に第９トランジスタＴｒ19を新たに追加した構成で
ある。
【００２１】第９トランジスタＴｒ19は、例えばＰチャ
ンネル・エンハンスメント型ＦＥＴから構成され、ゲー
トＧが第２、第５、第８トランジスタＴｒ12、Ｔｒ15、
Ｔｒ18のゲートＧに結合されている。第９トランジスタ
Ｔｒ19のソースＳは、第６トランジスタＴｒ16のドレイ
ンＤに接続されている。第９トランジスタＴｒ19のドレ
インＤは、第４トランジスタＴｒ14のドレインＤに接続
されている。第９トランジスタＴｒ19が追加されたた
め、第４トランジスタＴｒ14のドレインＤは、第９トラ
ンジスタＴｒ19を介して第６トランジスタＴｒ16のドレ
インＤに結合される。
ンネル・エンハンスメント型ＦＥＴから構成され、ゲー
トＧが第２、第５、第８トランジスタＴｒ12、Ｔｒ15、
Ｔｒ18のゲートＧに結合されている。第９トランジスタ
Ｔｒ19のソースＳは、第６トランジスタＴｒ16のドレイ
ンＤに接続されている。第９トランジスタＴｒ19のドレ
インＤは、第４トランジスタＴｒ14のドレインＤに接続
されている。第９トランジスタＴｒ19が追加されたた
め、第４トランジスタＴｒ14のドレインＤは、第９トラ
ンジスタＴｒ19を介して第６トランジスタＴｒ16のドレ
インＤに結合される。
【００２２】第９トランジスタＴｒ19を設けた定電流回
路Ｃ3は、図１に示した定電流回路Ｃ2に比べて、第４ト
ランジスタＴｒ14を流れる電流の変動をより高い精度で
抑えることができ、結果として、第１トランジスタＴｒ
11のゲート電圧の変動、及び抵抗電流Ｉ1の変動を抑え
ることができる。。
路Ｃ3は、図１に示した定電流回路Ｃ2に比べて、第４ト
ランジスタＴｒ14を流れる電流の変動をより高い精度で
抑えることができ、結果として、第１トランジスタＴｒ
11のゲート電圧の変動、及び抵抗電流Ｉ1の変動を抑え
ることができる。。
【００２３】
【発明の効果】以上の構成の本発明の定電流回路は、差
動増幅器の動作結果に応じて、比較電圧を発生する抵抗
を流れる抵抗電流の供給をカスケード接続した第１及び
第２トランジスタから供給し、この抵抗電流をカスケー
ド接続した第７及び第８トランジスタにミラーさせ、こ
の第７及び第８トランジスタの出力電流を負荷に供給す
る。出力電流の供給元が、カスケード接続された第７及
び第８トランジスタであるため、出力電流は高出力イン
ピーダンスの出力から供給される。このため、負荷の影
響を受けて、出力電流の電流値が大幅に変動する事態を
回避することができる。また、差動増幅器に印加する基
準電圧と、比較電圧を発生する抵抗の抵抗値から、容易
に出力電流を設定できる利点を従来同様に利用する事が
できる。
動増幅器の動作結果に応じて、比較電圧を発生する抵抗
を流れる抵抗電流の供給をカスケード接続した第１及び
第２トランジスタから供給し、この抵抗電流をカスケー
ド接続した第７及び第８トランジスタにミラーさせ、こ
の第７及び第８トランジスタの出力電流を負荷に供給す
る。出力電流の供給元が、カスケード接続された第７及
び第８トランジスタであるため、出力電流は高出力イン
ピーダンスの出力から供給される。このため、負荷の影
響を受けて、出力電流の電流値が大幅に変動する事態を
回避することができる。また、差動増幅器に印加する基
準電圧と、比較電圧を発生する抵抗の抵抗値から、容易
に出力電流を設定できる利点を従来同様に利用する事が
できる。
【図１】定電流回路の基本的な概念を示す回路図であ
る。
る。
【図２】本発明の定電流回路の第１の回路図である。
【図３】本発明の定電流回路の第２の回路図である。
１ 差動増幅器 Ｒ 抵抗 Ｔｒ11乃至Ｔｒ18 第１乃至第８トランジスタ
Claims (3)
- 【請求項１】 一方の入力端子に基準電圧が印加され、
他方の入力端子に比較電圧が印加される差動増幅器と、 前記比較電圧を発生する抵抗と、 前記抵抗を流れる抵抗電流を供給する、カスケード接続
された第１及び第２トランジスタと、 前記差動増幅器の出力端子に制御端子が結合され、かつ
一方の端子が接地側に結合された第３及び第４トランジ
スタと、 前記第３トランジスタを流れる電流に基づいて、前記第
２トランジスタの前記制御端子の電圧を制御する第５ト
ランジスタと、 前記第４トランジスタを流れる電流に基づいて、前記第
１トランジスタの前記制御端子の電圧を制御する第６ト
ランジスタと、 カスケード接続され、かつ前記第１及び第２トランジス
タにミラー結合された第７及び第８トランジスタとを有
し、 前記第７トランジスタは、一方の端子が前記電圧供給側
に結合され、制御端子が前記第１トランジスタ及び前記
第６トランジスタの制御端子に結合され、 前記第８トランジスタは、制御端子が前記第２トランジ
スタ及び第６トランジスタの前記の制御端子に結合され
ることを特徴とする定電流回路。 - 【請求項２】前記第１乃至第８トランジスタが、電界効
果トランジスタから構成され、 当該各トランジスタの前記一方の端子が、ソースで、 当該各トランジスタの前記他方の端子が、ドレインで、 当該各トランジスタの前記制御端子が、ゲートで、 前記差動増幅器が、オペアンプで構成され、 当該差動増幅器の一方の入力端子が、非反転入力端子
で、 当該差動増幅器の他方の入力端子が、反転入力端子で構
成されることを特徴とする請求項１に記載の定電流回
路。 - 【請求項３】前記抵抗電流のｎ倍の出力電流を前記第８
トランジスタの他方の端子から供給する場合、 前記第１トランジスタにおいて、チャンネルの幅と長さ
の比を第１の値に設定し、 前記第７トランジスタにおいて、前記比を前記第１の値
のｎ倍の値に設定し、 前記第２トランジスタにおいて、前記比を第２の値に設
定し、 前記第８トランジスタにおいて、前記比を前記第２の値
のｎ倍の値に設定することを特徴とする請求項２に記載
の定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28968992A JPH06119070A (ja) | 1992-10-02 | 1992-10-02 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28968992A JPH06119070A (ja) | 1992-10-02 | 1992-10-02 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119070A true JPH06119070A (ja) | 1994-04-28 |
Family
ID=17746476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28968992A Pending JPH06119070A (ja) | 1992-10-02 | 1992-10-02 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119070A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049233A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | 定電流回路 |
| JP2008103895A (ja) * | 2006-10-18 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| JP2008177330A (ja) * | 2007-01-18 | 2008-07-31 | Ricoh Co Ltd | 定電流回路及び定電流回路を使用した発光ダイオード駆動装置 |
| JP5516825B2 (ja) * | 2011-05-11 | 2014-06-11 | 富士電機株式会社 | 絶縁ゲート型スイッチング素子の駆動回路 |
-
1992
- 1992-10-02 JP JP28968992A patent/JPH06119070A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007049233A (ja) * | 2005-08-05 | 2007-02-22 | Sanyo Electric Co Ltd | 定電流回路 |
| JP2008103895A (ja) * | 2006-10-18 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型デバイスの駆動回路 |
| JP2008177330A (ja) * | 2007-01-18 | 2008-07-31 | Ricoh Co Ltd | 定電流回路及び定電流回路を使用した発光ダイオード駆動装置 |
| JP5516825B2 (ja) * | 2011-05-11 | 2014-06-11 | 富士電機株式会社 | 絶縁ゲート型スイッチング素子の駆動回路 |
| JPWO2012153459A1 (ja) * | 2011-05-11 | 2014-07-31 | 富士電機株式会社 | 絶縁ゲート型スイッチング素子の駆動回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5266887A (en) | Bidirectional voltage to current converter | |
| US3984780A (en) | CMOS voltage controlled current source | |
| US4247824A (en) | Linear amplifier | |
| JPH0535348A (ja) | 電流安定器 | |
| EP0195633B1 (en) | Semiconductor integrated circuit having load drive characteristics | |
| US5021730A (en) | Voltage to current converter with extended dynamic range | |
| US4628280A (en) | Amplifier arrangement | |
| EP0969594A1 (en) | A common-mode feedback circuit and method | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| US4371844A (en) | Differential load circuit equipped with field-effect transistors | |
| JPH0758872B2 (ja) | 電力増幅回路 | |
| JPH06119070A (ja) | 定電流回路 | |
| US5500624A (en) | Input stage for CMOS operational amplifier and method thereof | |
| EP0618674B1 (en) | Voltage-to-current conversion circuit | |
| JPH0269007A (ja) | 差動増幅器 | |
| JPH02224410A (ja) | 低ひずみ電流ミラー回路 | |
| JP3383136B2 (ja) | 定振幅クロック発生回路 | |
| EP1017164A2 (en) | Current mirror with a constant current for a wide range of output load impedance | |
| JPH02177724A (ja) | 出力バッファ回路 | |
| JPH0521446B2 (ja) | ||
| JP2927803B2 (ja) | 定電圧発生回路 | |
| US7411453B1 (en) | Tail-current steering circuit and method for rail-to-rail operational amplifier input stage | |
| JPH0645844A (ja) | 差動増幅器 | |
| JP3931401B2 (ja) | ゲイン調整回路 | |
| JPH02124609A (ja) | 電流ミラー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021105 |