JP3931401B2 - ゲイン調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、アナログ回路における信号伝達系のゲインを調整するゲイン調整回路に関する。
【０００２】
【従来の技術】
アナログ回路においては、その内部の信号伝達系のゲインの調整が必要とされる場合がある。図４はこのような要請に応えるべく従来採用されていたゲイン調整回路の構成例を示すものである。
【０００３】
この図４に示すゲイン調整回路は、入力信号ＶINを増幅し、信号ＶOUTとして出力するものであり、位相反転回路４００と乗算回路４１０とにより構成されている。
【０００４】
これらの構成要素のうち位相反転回路４００は、オペアンプ４０１、抵抗４０２および４０３により構成されている。ここで、オペアンプ４０１の反転入力端（−）には抵抗４０２を介して入力信号ＶINが与えられ、オペアンプ４０１の非反転入力端（＋）には電源電圧ＶDDの１／２に等しい基準レベルＶREFが与えられている。そして、オペアンプ４０１の出力端と反転入力端（−）との間には帰還抵抗４０３が介挿されている。
【０００５】
また、乗算回路４１０は、オペアンプ４１１、抵抗４１２〜４１４およびアナログスイッチ４１５により構成されている。ここで、オペアンプ４１１の反転入力端（−）には抵抗４１２および４１３を介して位相反転回路４００の出力信号が与えられ、非反転入力端（＋）にはオペアンプ４０１と同様に基準レベルＶREFが与えられている。このオペアンプ４１１の出力信号は、帰還抵抗４１４を介して反転入力端（−）に帰還されるとともに、このゲイン調整回路の出力信号ＶOUTとして他の回路（図示略）へ供給される。
【０００６】
また、抵抗４１３にはアナログスイッチ４１５が並列接続されている。このアナログスイッチ４１５は、図示しない制御手段からの切換信号によりオン／オフの切り換えが行われる。
【０００７】
以上の構成において、抵抗４０２、４０３、４１２〜４１４がすべて同一の抵抗値を有しているものとすると、このゲイン調整回路の動作は次のようになる。まず、アナログスイッチ４１５が切換信号によってオフ状態にされると、位相反転回路４００の出力信号は抵抗４１２および４１３を介してオペアンプ４１１の反転入力端（−）に入力される。従って、入力信号ＶINと出力信号ＶOUTとの間のゲインは−６ｄｂとなる。これに対し、アナログスイッチ４１５が切換信号によってオン状態にされると、位相反転回路４００の出力信号は抵抗４１２およびアナログスイッチ４１５を介してオペアンプ４１１の反転入力端（−）に入力される。従って、入力信号ＶINと出力信号ＶOUTとの間のゲインは０ｄｂとなる。以上のようにこのゲイン調整回路の入力信号ＶINに対するゲインをアナログスイッチ４１５のオン／オフ切換により切り換えることができるのである。
【０００８】
アナログスイッチ４１５は、図５に例示する構成のものが一般的である。同図に示すアナログスイッチ４１５は、入力端および出力端間に並列に介挿されたＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２と、インバータ４３とにより構成されている。そして、切換信号は、ＮチャネルＭＯＳトランジスタ４２のゲートに供給されるとともにインバータ４３を介してＰチャネルＭＯＳトランジスタ４１のゲートに供給される。
【０００９】
従って、切換信号がハイレベルであるときはＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２がいずれもオン状態となり、アナログスイッチ４１５の入力端および出力端間がオン状態となる。一方、切換信号がローレベルであるときはＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２がいずれもオフ状態となり、アナログスイッチ４１５の入力端および出力端間がオフ状態となるのである。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来のゲイン調整回路は、ゲイン調整される信号がアナログスイッチを流れるように構成されていることから、アナログスイッチを構成するＭＯＳトランジスタのソースおよびドレインの電位が当該信号に応じて変化することとなる。このため、特に低い電源電圧にて使用する場合に、信号のレベルが電源電圧の１／２近辺になるとアナログスイッチのオン抵抗が非常に高くなり、これに起因してゲインが所期の値からずれたり、動作が不安定になるといった問題があった。
【００１１】
この発明は以上説明した事情に鑑みてなされたものであり、電源電圧が低い場合においてもゲインの所期の値からのずれが少なく、安定した動作が得られるゲイン調整回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】
請求項１に係る発明は、入力信号が入力される入力端の電圧レベルを所定の基準レベルに保つように帰還制御を行いつつ、前記入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器は、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、所定の切換信号が与えられた場合に、前記複数の電界効果トランジスタの少なくとも一部のものに対し、前記入力信号に比例した出力電流を流すのに必要なゲート電圧に代えて当該電界効果トランジスタをオフ状態とするゲート電圧を供給するスイッチング制御手段とを具備することを特徴とするゲイン調整回路を要旨とする。
また、請求項２に係る発明は、入力端に入力された入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器は、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、ソースが接地された第１のトランジスタと、ソースが接地された第２のトランジスタとを備え、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、ゲートが抵抗を介して前記入力端に接続され、ドレインが前記第１のトランジスタのドレイン及びゲート並びに前記第２のトランジスタのゲートに接続された第３のトランジスタと、ドレインが前記第２のトランジスタのドレインに接続され、ゲート電圧が所定の基準レベルに固定され、ソースが前記第３のトランジスタのソースと共に第１の定電流源に接続された第４のトランジスタと、ドレインが第２の定電流源に接続されると共に前記第３のトランジスタのゲートに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが接地された第５のトランジスタと、所定の切換信号が与えられた場合に、前記複数の電界効果トランジスタの少なくとも一部のものに対し、前記入力信号に比例した出力電流を流すのに必要なゲート電圧に代えて当該電界効果トランジスタをオフ状態とするゲート電圧を供給するスイッチング制御手段とを具備することを特徴とするゲイン調整回路を要旨とする。
【００１３】
請求項３に係る発明は、入力信号が入力される入力端の電圧レベルを所定の基準レベルに保つように帰還制御を行いつつ、前記入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器が、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、前記複数の電界効果トランジスタの少なくとも一部のものに直列接続され、制御信号により選択的にオン／オフ切り換えが行われる１または複数のスイッチング素子とを具備することを特徴とするゲイン調整回路を要旨とする。
また、請求項４に係る発明は、入力端に入力された入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器が、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、ソースが接地された第１のトランジスタと、ソースが接地された第２のトランジスタとを備え、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、ゲートが抵抗を介して前記入力端に接続され、ドレインが前記第１のトランジスタのドレイン及びゲート並びに前記第２のトランジスタのゲートに接続された第３のトランジスタと、ドレインが前記第２のトランジスタのドレインに接続され、ゲート電圧が所定の基準レベルに固定され、ソースが前記第３のトランジスタのソースと共に第１の定電流源に接続された第４のトランジスタと、ドレインが第２の定電流源に接続されると共に前記第３のトランジスタのゲートに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが接地された第５のトランジスタと、前記複数の電界効果トランジスタの少なくとも一部のものに直列接続され、制御信号により選択的にオン／オフ切り換えが行われる１または複数のスイッチング素子とを具備することを特徴とするゲイン調整回路を要旨とする。
【００１４】
【発明の実施の形態】
以下、本発明を更に理解しやすくするため、実施の形態について説明する。
かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲で任意に変更可能である。
【００１５】
Ａ．第１の実施形態
図１はこの発明の第１の実施形態であるゲイン調整回路の構成を示す回路図である。図１において、１０は入力信号ＶINが与えられる入力端子、１１は入力抵抗である。そして、１２は入力抵抗１１を介して与えられる電流Ｉを増幅する電流オペアンプである。この電流オペアンプ１２は、その内部において入力端のレベルを基準レベルＶREF＝ＶDD／２に保つよう帰還制御が行われる。従って、入力抵抗１１の抵抗値をＲとすると、次式に示す電流Ｉが電流オペアンプ１２に入力されることとなる。
Ｉ＝（ＶIN−ＶREF）／Ｒ ……（１）
【００１６】
電流オペアンプ１２は、この入力電流Ｉの増幅を行う。そして、電流オペアンプ１２は、図示しない制御手段により切換信号ＣＯＮがハイレベルとされているときは、各々入力電流Ｉに比例した出力電流ＩOUT1＝−ｋ1ＩおよびＩOUT2＝−ｋ2Ｉ（ただし、ｋ1およびｋ2は比例定数である。）を出力し、切換信号ＣＯＮがローレベルとされているときは出力電流ＩOUT1のみを出力する。なお、電流オペアンプ１２の詳細については後述する。
【００１７】
２０は加算回路であり、オペアンプ２１と抵抗２２〜２４とにより構成されている。ここで、オペアンプ２１の非反転入力端（＋）は基準レベルＶREFに固定されている。また、オペアンプ２１の反転入力端（−）には、同オペアンプ２１の出力信号ＶOUTが帰還抵抗２４を介して帰還されるとともに、上記電流オペアンプ１２からの出力電流ＩOUT1およびＩOUT2が各々抵抗２２および２３を介して供給される。この加算回路２０は、上記電流オペアンプ１２からの出力電流ＩOUT1およびＩOUT2を加算し、この加算結果に対応した出力信号ＶOUTを出力する手段である。
【００１８】
次に本実施形態に係るゲイン調整回路の動作について説明する。まず、図示しない制御手段により切換信号ＣＯＮがハイレベルとされているときは、上述したように、入力電流Ｉに比例した出力電流ＩOUT1およびＩOUT2が電流オペアンプ１２から出力される。そして、加算回路２０では、帰還抵抗２４を介した負帰還動作によりオペアンプ２１の反転入力端（−）のレベルが基準レベルＶREFに固定され、かつ、上記電流オペアンプ１２からの出力電流ＩOUT1およびＩOUT2はそのまま帰還抵抗２４に流れる。従って、帰還抵抗２４が抵抗値Ｒを有するものとすると、次式に示す出力信号ＶOUTがオペアンプ２１から出力される。
ＶOUT
＝ＶREF−（ＩOUT1＋ＩOUT2）Ｒ
＝ＶREF＋（ｋ1＋ｋ2）Ｉ・Ｒ
＝ＶREF＋（ｋ1＋ｋ2）（ＶIN−ＶREF） ……（２）
【００１９】
従って、切換信号ＣＯＮがハイレベルであるときのゲイン調整回路のゲインＧは、
Ｇ
＝２０ｌｏｇ（（ＶOUT−ＶREF）／（ＶIN−ＶREF））
＝２０ｌｏｇ（ｋ1＋ｋ2） ……（３）
となる。
【００２０】
一方、切換信号ＣＯＮがローレベルとされているときは、出力電流ＩOUT1のみが電流オペアンプ１２から出力される。従って、この場合のオペアンプ２１の出力信号ＶOUTは、
ＶOUT
＝ＶREF−ＩOUT1Ｒ
＝ＶREF＋ｋ1ＩＲ
＝ＶREF＋ｋ1（ＶIN−ＶREF） ……（４）
となり、ゲイン調整回路のゲインＧは、
Ｇ
＝２０ｌｏｇ（ｋ1） ……（５）
となる。
以上が本実施形態に係るゲイン調整回路の全体としての構成および動作である。
【００２１】
次に図２を参照し、本実施形態において重要な役割を果たす電流オペアンプ１２の一構成例について説明する。図２において、ＰチャネルＭＯＳ（金属酸化膜半導体構造）トランジスタＰ１０は、ソースが電源ＶDDに接続され、ゲートには一定電圧Ｖｇが印加されており、定電流２Ｉ10を供給可能な定電流源として機能する。このＰチャネルＭＯＳトランジスタＰ１０のドレインには、ＰチャネルＭＯＳトランジスタＰ１およびＰ２の各ソースが共通接続されている。
【００２２】
ここで、ＰチャネルＭＯＳトランジスタＰ１のゲートは、入力抵抗１１を介して入力端子１０に接続されており、ＰチャネルＭＯＳトランジスタＰ２のゲートは基準レベルＶREFに固定されている。そして、ＰチャネルＭＯＳトランジスタＰ１のドレインは、ＮチャネルＭＯＳトランジスタＮ１のドレインおよびゲート並びにＮチャネルＭＯＳトランジスタＮ２のゲートに接続されており、ＮチャネルＭＯＳトランジスタＮ１のソースは接地されている。一方、ＰチャネルＭＯＳトランジスタＰ２のドレインは、ＮチャネルＭＯＳトランジスタＮ２のドレインに接続されており、このＮチャネルＭＯＳトランジスタＮ２のソースは接地されている。
【００２３】
以上説明した各要素からなる回路は、差動増幅器を構成している。ここで、この差動増幅器の動作について、理想的な場合を想定して説明する。まず、ＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFと一致している場合には、ＰチャネルＭＯＳトランジスタＰ１およびＰ２には同じ大きさのゲートバイアスが与えられる。また、このときＮチャネルＭＯＳトランジスタＮ１およびＮ２はカレントミラーとして動作する。このため、ＰチャネルＭＯＳトランジスタＰ１０のドレイン電流２Ｉ10は二分され、ＰチャネルＭＯＳトランジスタＰ１側およびＰチャネルＭＯＳトランジスタＰ２側に各々同じ大きさの電流Ｉ10が流れることとなる。
【００２４】
しかし、ＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFより高くなると、ＰチャネルＭＯＳトランジスタＰ１のゲートバイアスが減少するため、ＰチャネルＭＯＳトランジスタＰ１側に流れる電流は例えばＩ10−ΔＩとなり、ＰチャネルＭＯＳトランジスタＰ２側に流れる電流はＩ10＋ΔＩとなる。この結果、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルは正方向に変化し、逆にＮチャネルＭＯＳトランジスタＮ１のドレインのレベルは負方向に変化することとなる。
【００２５】
また、ＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFより低くなった場合には以上と全く逆の動作となり、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルは負方向に、ＮチャネルＭＯＳトランジスタＮ１のドレインのレベルは正方向に変化することとなるのである。
【００２６】
ＮチャネルＭＯＳトランジスタＮ２のドレインは、以上説明した差動増幅器の出力端子をなしており、ＮチャネルＭＯＳトランジスタＮ２０のゲートに接続されている。このＮチャネルＭＯＳトランジスタＮ２０のソースは接地されており、ドレインはＰチャネルＭＯＳトランジスタＰ２０を介して電源ＶDDに接続されている。このＰチャネルＭＯＳトランジスタＰ２０は、一定電圧Ｖｇがゲートに印加されており、定電流Ｉ20を供給可能な定電流源として機能する。そして、ＮチャネルＭＯＳトランジスタＮ２０のドレインは、上記差動増幅器におけるＰチャネルＭＯＳトランジスタＰ１のゲートに接続されている。すなわち、差動増幅器の出力信号がＮチャネルＭＯＳトランジスタＮ２０を介して当該差動増幅器に負帰還される構成となっているのである。
【００２７】
このような構成としたため、ＰチャネルＭＯＳトランジスタＰ１のゲートは常に基準レベルＶREFを維持することとなる。すなわち、仮にＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFより高くなろうとすると、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルが正方向に変化し、これによりＮチャネルＭＯＳトランジスタＮ２０のゲートバイアスが増加するため、ＮチャネルＭＯＳトランジスタＮ２０のコンダクタンスが増大し、ＰチャネルＭＯＳトランジスタＰ１のゲートのレベルの上昇が妨げられる。
【００２８】
逆にＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶ REFより低くなろうとすると、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルが負方向に変化し、これによりＮチャネルＭＯＳトランジスタＮ２０のゲートバイアスが減少するため、ＮチャネルＭＯＳトランジスタＮ２０のコンダクタンスが減少し、ＰチャネルＭＯＳトランジスタＰ１のゲートのレベルの低下が妨げられる。このようにＰチャネルＭＯＳトランジスタＰ１のゲートのレベルを基準レベルに一致させる動作が常に行われるのである。
【００２９】
そして、ＰチャネルＭＯＳトランジスタＰ１のゲートがこのように基準レベルＶREFに固定されることから、入力端子１０の入力電圧ＶINに応じた入力電流Ｉ＝（ＶIN−ＶREF）／Ｒ（ただし、Ｒは入力抵抗１１の抵抗値）が入力抵抗１１に流れ、この電流ＩとＰチャネルＭＯＳトランジスタＰ２０からの定電流Ｉ20とを加えた電流Ｉ20＋ＩがＮチャネルＭＯＳトランジスタＮ２０に流れる。
【００３０】
このときＮチャネルＭＯＳトランジスタＮ２０の動作点は飽和領域にあり、このＮチャネルＭＯＳトランジスタＮ２０にドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタＮ２のドレインから出力される。すなわち、ドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタＮ２０に与えられていないときには、ＮチャネルＭＯＳトランジスタＮ２０のドレインのレベルの上昇→ＰチャネルＭＯＳトランジスタＰ１のゲートバイアスの減少→ＮチャネルＭＯＳトランジスタＮ２０のゲート電圧の増加→ＮチャネルＭＯＳトランジスタＮ２０のドレインのレベルの上昇防止、という動作が行われ、結局、ドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタＮ２０に与えられることとなるのである。
【００３１】
ＮチャネルＭＯＳトランジスタＮ２１は、ソースが接地されており、ドレインはＰチャネルＭＯＳトランジスタＰ２１を介して電源ＶDDに接続されている。このＰチャネルＭＯＳトランジスタＰ２１は、ＰチャネルＭＯＳトランジスタＰ２０のｋ1倍のサイズを有しており、一定電圧Ｖｇがゲートに印加されている。従って、ＰチャネルＭＯＳトランジスタＰ２１は、定電流ｋ1Ｉ20を供給可能な定電流源として機能する。
【００３２】
ＮチャネルＭＯＳトランジスタＮ２１は、ＮチャネルＭＯＳトランジスタＮ２０のｋ1倍のサイズを有している。このＮチャネルＭＯＳトランジスタＮ２１のゲートには、ＮチャネルＭＯＳトランジスタＮ２０と同じく、ＮチャネルＭＯＳトランジスタＮ２のドレインからの出力電圧が与えられる。従って、ＮチャネルＭＯＳトランジスタＮ２０にドレイン電流Ｉ20＋Ｉが流れる場合、このＮチャネルＭＯＳトランジスタＮ２１にはドレイン電流ｋ1Ｉ20＋ｋ1Ｉを流すことが可能である。そして、ＮチャネルＭＯＳトランジスタＮ２１にはＰチャネルＭＯＳトランジスタＰ２１からの定電流ｋ1Ｉ20が流れ込むから、結局、外部からＮチャネルＭＯＳトランジスタＮ２１のドレインに向けて電流−ｋ1Ｉ＝−ｋ1（ＶIN−ＶREF）／Ｒが流れ込む。これが電流オペアンプ１２の出力電流ＩOUT1である。
【００３３】
次に、電流オペアンプ１２における他の出力電流ＩOUT2の出力回路について説明する。まず、ＮチャネルＭＯＳトランジスタＮ２２は、そのソースが接地されており、ＰチャネルＭＯＳトランジスタＰ２２は、そのソースが電源ＶDDに接続されている。これらのＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２は、ＮチャネルＭＯＳトランジスタＮ２０およびＰチャネルＭＯＳトランジスタＰ２０のｋ2倍のトランジスタサイズを各々有している。そして、これらのＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２は各々のドレイン同士が接続されており、この接続点が出力電流ＩOUT2の出力端となっている。
【００３４】
次にＮチャネルＭＯＳトランジスタＮ２２のゲートは、ＮチャネルＭＯＳトランジスタＮ３２を介して接地されるとともにＮチャネルＭＯＳトランジスタ３１を介してＮチャネルＭＯＳトランジスタＮ２のドレインに接続されている。ここで、ＮチャネルＭＯＳトランジスタＮ３１のゲートには切換信号ＣＯＮが供給され、ＮチャネルＭＯＳトランジスタＮ３２のゲートには切換信号ＣＯＮをインバータＧ２によって反転した信号が供給される。
【００３５】
また、ＰチャネルＭＯＳトランジスタＰ２２のゲートはＰチャネルＭＯＳトランジスタＰ３２を介して電源ＶDDに接続されるとともにＰチャネルＭＯＳトランジスタ３１を介して所定の電圧Ｖｇが供給されるようになっている。ここで、ＰチャネルＭＯＳトランジスタＰ３１のゲートには切換信号ＣＯＮをインバータＧ１によって反転した信号が供給され、ＰチャネルＭＯＳトランジスタＰ３２のゲートには切換信号ＣＯＮが供給される。
【００３６】
このような構成において、切換信号ＣＯＮがローレベルであるときは、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１がオフとなる一方、ＮチャネルＭＯＳトランジスタＮ３２およびＰチャネルＭＯＳトランジスタＰ３２がオンとなる。このため、ＮチャネルＭＯＳトランジスタＮ２２のゲートにはＮチャネルＭＯＳトランジスタＮ３２を介して接地レベルが供給され、ＰチャネルＭＯＳトランジスタＰ２２のゲートにはＰチャネルＭＯＳトランジスタＰ３２を介して電源電圧ＶDDが供給される。従って、この場合にはＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２はいずれもオフとなり、出力電流ＩOUT2の出力は行われない。
【００３７】
一方、切換信号ＣＯＮがハイレベルであるときは、ＮチャネルＭＯＳトランジスタＮ３２およびＰチャネルＭＯＳトランジスタＰ３２がオフとなる一方、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１がオンとなる。このため、ＮチャネルＭＯＳトランジスタＮ２２のゲートにはＮチャネルＭＯＳトランジスタＮ３１を介してＮチャネルＭＯＳトランジスタＮ２のドレインからの出力電圧が供給され、ＰチャネルＭＯＳトランジスタＰ２２のゲートにはＰチャネルＭＯＳトランジスタＰ３１を介して電圧Ｖｇが供給される。従って、ＮチャネルＭＯＳトランジスタＮ２２にはドレイン電流ｋ2Ｉ20＋ｋ2Ｉが流れ、ＰチャネルＭＯＳトランジスタＰ２２にはドレイン電流ｋ2Ｉ20が流れることとなり、結局、出力電流ＩOUT2＝−ｋ2ＩがＮチャネルＭＯＳトランジスタＮ２２に引き込まれることとなるのである。
【００３８】
以上が図２に示す電流オペアンプ１２の詳細である。この電流オペアンプ１２の場合、出力電流ＩOUT1およびＩOUT2の出力を行う各ＭＯＳトランジスタはいずれもソースが接地レベルまたは電源ＶDDのレベルに固定されており、入力信号ＶINによっては変動しない。従って、電源ＶDDのレベルが低い状況下においてもこれらの各ＭＯＳトランジスタのオン抵抗が極端に高くなるという不具合は生じない。
【００３９】
また、この電流オペアンプ１２の場合、出力電流ＩOUT2の出力を行うＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２には、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１を介してゲート電圧が各々供給される。
【００４０】
これらの各ゲート電圧は、いずれも電源レベルＶDDと接地レベルとの間の値を有しているため、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１に与えられる正味のゲートバイアスがＶDDよりも低くなり、電源電圧ＶDDが低いときにはＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１のオン抵抗がかなり高くなると考えられる。しかしながら、これらのＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１の負荷は、ＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２の各ゲートであり、そのインピーダンスは極めて高い。従って、電源電圧の低下によりＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１のオン抵抗が高くなったとしても、これらの各ＭＯＳトランジスタには無視し得る程度の電圧降下しか生じず、上述した通りの出力電流ＩOUT2が得られる。
【００４１】
Ｂ．第２の実施形態
次にこの発明の第２の実施形態について説明する。本実施形態では、電流オペアンプとして図３に示す構成のものを使用する。この電流オペアンプは、入力端１１から入力抵抗１１を介して入力される電流Ｉを増幅し、各々入力電流Ｉに比例した出力電流ＩOUT1＝−ｋ1Ｉ、ＩOUT2＝−ｋ2ＩおよびＩOUT3＝−ｋ3Ｉを出力するものである。図３におけるＮチャネルＭＯＳトランジスタＮ２１１およびＰチャネルＭＯＳトランジスタＰ２１１は出力電流ＩOUT1を出力するためのトランジスタであり、ＮチャネルＭＯＳトランジスタＮ２２１およびＰチャネルＭＯＳトランジスタＰ２２１は出力電流ＩOUT2を出力するためのトランジスタである。また、ＮチャネルＭＯＳトランジスタＮ２３１およびＰチャネルＭＯＳトランジスタＰ２３１は出力電流ＩOUT3を出力するためのトランジスタである。なお、これらの各ＭＯＳトランジスタから所期の出力電流を得るためには適切なゲート電圧を各ＭＯＳトランジスタに与える必要があるが、そのための回路については後述する。
【００４２】
この電流オペアンプの後段には、上記出力電流ＩOUT1、ＩOUT2およびＩOUT3を加算して加算結果に比例した信号を出力する加算回路が接続され（図示略）、この加算回路と電流オペアンプとによりゲイン調整回路が構成されている。そして、図３に示す電流オペアンプには、切換信号ＣＯＮ１〜ＣＯＮ３によって出力電流ＩOUT1、ＩOUT2およびＩOUT3の各々の出力を選択的に遮断するスイッチング素子が設けられており、本実施形態ではこのスイッチング素子のスイッチングによりゲイン調整回路のゲインの調整を行うことができる。
【００４３】
さらに詳述すると、上述したＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１の各々と接地線との間にはＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２が各々介挿されており、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１の各々と電源ＶDDとの間には、ＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２が各々介挿されている。
【００４４】
ここで、ＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２の各ゲートには切換信号ＣＯＮ１〜ＣＯＮ３が各々供給され、ＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２の各ゲートには、切換信号ＣＯＮ１〜ＣＯＮ３をインバータＧ２０１〜Ｇ２０３によって反転した各信号が各々供給される。
【００４５】
従って、例えば切換信号ＣＯＮ１がローレベルである場合には、ＮチャネルＭＯＳトランジスタＮ２１２およびＰチャネルＭＯＳトランジスタＰ２１２がオフとなるため、ＮチャネルＭＯＳトランジスタＮ２１１およびＰチャネルＭＯＳトランジスタＰ２１１による出力電流ＩOUT1の出力は行われない。これに対し、切換信号ＣＯＮ１がハイレベルである場合には、ＮチャネルＭＯＳトランジスタＮ２１２およびＰチャネルＭＯＳトランジスタＰ２１２がいずれもオンとなるため、ＮチャネルＭＯＳトランジスタＮ２１１およびＰチャネルＭＯＳトランジスタＰ２１１による出力電流ＩOUT1の出力が行われる。同様に他の出力電流ＩOUT2およびＩOUT3についても、各々切換信号ＣＯＮ２およびＣＯＮ３により選択的に出力／遮断の切り換えが可能である。
【００４６】
次にＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１の各ゲートにゲート電圧を供給する回路について説明する。まず、ＰチャネルＭＯＳトランジスタＰ１１１のドレインには定電流ＩREF＝２Ｉ10を供給する定電流源ＣＣが接続されている。また、ＰチャネルＭＯＳトランジスタＰ１１１のドレインは、同トランジスタのゲートに接続されるとともにＰチャネルＭＯＳトランジスタＰ１２１およびＰ１３１の各ゲートに接続されている。これらのＰチャネルＭＯＳトランジスタＰ１１１、Ｐ１２１およびＰ１３１は、カレントミラーを構成しており、ＰチャネルＭＯＳトランジスタＰ１２１にはドレイン電流ＩREF＝２Ｉ10が流れ、ＰチャネルＭＯＳトランジスタＰ１３１にはドレイン電流Ｉ20が流れるように各トランジスタのサイズが選定されている。
【００４７】
そして、ＰチャネルＭＯＳトランジスタＰ１１１のドレインからＰチャネルＭＯＳトランジスタＰ１１１、Ｐ１２１およびＰ１３１の各ゲートに与えられる電圧が、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１の各ゲートにゲート電圧として供給される。ここで、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１は、各々ＰチャネルＭＯＳトランジスタＰ１３１のｋ1倍、ｋ2倍およびｋ3倍のサイズを各々有している。従って、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１に流れる各ドレイン電流は、各々ｋ1Ｉ20、ｋ2Ｉ20およびｋ3Ｉ20となる。
【００４８】
なお、ＰチャネルＭＯＳトランジスタＰ１１１、Ｐ１２１およびＰ１３１の各ソースは、各々ゲートが接地されたＰチャネルＭＯＳトランジスタＰ１１２、Ｐ１２２およびＰ１３２を各々介して電源ＶDDに接続されている。これは、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１がＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２を各々介して電源ＶDDに接続されていることから、これらのＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２の電圧降下を補償して適正なゲート電圧をＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１に供給すべく設けられたものである。
【００４９】
次にＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１の各ゲートにゲート電圧を供給する回路について説明する。図３において、ＰチャネルＭＯＳトランジスタＰ１０１およびＰ１０２並びにＮチャネルＭＯＳトランジスタＮ１０１、Ｎ１０２およびＮ１３１からなる回路は、前掲図２におけるＰチャネルＭＯＳトランジスタＰ１およびＰ２並びにＮチャネルＭＯＳトランジスタＮ１、Ｎ２およびＮ２０からなる回路と全く同じ構成の回路である。この回路において、入力抵抗１１を介して電流Ｉが流れ込んでくる場合、ＮチャネルＭＯＳトランジスタＮ１３１にはドレイン電流Ｉ20＋Ｉが流れる。そして、このＮチャネルＭＯＳトランジスタＮ１３１には、ドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタ１０２のドレインから供給されるのである。この動作の詳細については、既に図２を参照して説明した通りであるので説明は省略する。
【００５０】
図３に示す電流オペアンプでは、ＮチャネルＭＯＳトランジスタＮ１３１に与えられるゲート電圧が、上記ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１の各ゲートにも与えられる。ここで、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１は、各々ＮチャネルＭＯＳトランジスタＮ１３１のｋ1倍、ｋ2倍およびｋ3倍のサイズを各々有している。従って、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１に流れる各ドレイン電流は、各々ｋ1Ｉ20＋ｋ1Ｉ、ｋ2Ｉ20＋ｋ2Ｉおよびｋ3Ｉ20＋ｋ3Ｉとなる。従って、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１は、各々外部から出力電流ＩOUT1＝−ｋ1Ｉ、ＩOUT2＝−ｋ2ＩおよびＩOUT3＝−ｋ3Ｉを引き込むこととなる。
【００５１】
なお、ＮチャネルＭＯＳトランジスタＮ１０１、Ｎ１０２およびＮ１３１の各ソースは、各々ゲートが電源ＶDDに接続されたＮチャネルＭＯＳトランジスタＮ１０３、Ｎ１０４およびＮ１３２を各々介して接地されている。これは、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１がＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２を各々介して接地されていることから、これらのＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２の電圧降下を補償して適正なゲート電圧をＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１に供給すべく設けられたものである。
【００５２】
以上が本実施形態の詳細である。本実施形態においても上記第１の実施形態の同様な効果が得られる。
【００５３】
【発明の効果】
以上説明したように、この発明に係るゲイン調整回路によれば、電源電圧が低い場合においてもゲインの所期の値からのずれ等の不具合が生じず、安定した動作が得られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態であるゲイン調整回路の構成を示す回路図である。
【図２】 同実施形態における電流オペアンプの構成例を示す回路図である。
【図３】 この発明の第２の実施形態であるゲイン調整回路に使用される電流オペアンプの構成を示す回路図である。
【図４】 従来のゲイン調整回路の構成例を示す回路図である。
【図５】 同ゲイン調整回路において使用されるアナログスイッチの構成例を示す回路図である。
【符号の説明】
１０……入力端子、１１……入力抵抗、１２……電流オペアンプ（電流出力型演算増幅器）、２０……加算回路。
【発明の属する技術分野】
この発明は、アナログ回路における信号伝達系のゲインを調整するゲイン調整回路に関する。
【０００２】
【従来の技術】
アナログ回路においては、その内部の信号伝達系のゲインの調整が必要とされる場合がある。図４はこのような要請に応えるべく従来採用されていたゲイン調整回路の構成例を示すものである。
【０００３】
この図４に示すゲイン調整回路は、入力信号ＶINを増幅し、信号ＶOUTとして出力するものであり、位相反転回路４００と乗算回路４１０とにより構成されている。
【０００４】
これらの構成要素のうち位相反転回路４００は、オペアンプ４０１、抵抗４０２および４０３により構成されている。ここで、オペアンプ４０１の反転入力端（−）には抵抗４０２を介して入力信号ＶINが与えられ、オペアンプ４０１の非反転入力端（＋）には電源電圧ＶDDの１／２に等しい基準レベルＶREFが与えられている。そして、オペアンプ４０１の出力端と反転入力端（−）との間には帰還抵抗４０３が介挿されている。
【０００５】
また、乗算回路４１０は、オペアンプ４１１、抵抗４１２〜４１４およびアナログスイッチ４１５により構成されている。ここで、オペアンプ４１１の反転入力端（−）には抵抗４１２および４１３を介して位相反転回路４００の出力信号が与えられ、非反転入力端（＋）にはオペアンプ４０１と同様に基準レベルＶREFが与えられている。このオペアンプ４１１の出力信号は、帰還抵抗４１４を介して反転入力端（−）に帰還されるとともに、このゲイン調整回路の出力信号ＶOUTとして他の回路（図示略）へ供給される。
【０００６】
また、抵抗４１３にはアナログスイッチ４１５が並列接続されている。このアナログスイッチ４１５は、図示しない制御手段からの切換信号によりオン／オフの切り換えが行われる。
【０００７】
以上の構成において、抵抗４０２、４０３、４１２〜４１４がすべて同一の抵抗値を有しているものとすると、このゲイン調整回路の動作は次のようになる。まず、アナログスイッチ４１５が切換信号によってオフ状態にされると、位相反転回路４００の出力信号は抵抗４１２および４１３を介してオペアンプ４１１の反転入力端（−）に入力される。従って、入力信号ＶINと出力信号ＶOUTとの間のゲインは−６ｄｂとなる。これに対し、アナログスイッチ４１５が切換信号によってオン状態にされると、位相反転回路４００の出力信号は抵抗４１２およびアナログスイッチ４１５を介してオペアンプ４１１の反転入力端（−）に入力される。従って、入力信号ＶINと出力信号ＶOUTとの間のゲインは０ｄｂとなる。以上のようにこのゲイン調整回路の入力信号ＶINに対するゲインをアナログスイッチ４１５のオン／オフ切換により切り換えることができるのである。
【０００８】
アナログスイッチ４１５は、図５に例示する構成のものが一般的である。同図に示すアナログスイッチ４１５は、入力端および出力端間に並列に介挿されたＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２と、インバータ４３とにより構成されている。そして、切換信号は、ＮチャネルＭＯＳトランジスタ４２のゲートに供給されるとともにインバータ４３を介してＰチャネルＭＯＳトランジスタ４１のゲートに供給される。
【０００９】
従って、切換信号がハイレベルであるときはＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２がいずれもオン状態となり、アナログスイッチ４１５の入力端および出力端間がオン状態となる。一方、切換信号がローレベルであるときはＰチャネルＭＯＳトランジスタ４１およびＮチャネルＭＯＳトランジスタ４２がいずれもオフ状態となり、アナログスイッチ４１５の入力端および出力端間がオフ状態となるのである。
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来のゲイン調整回路は、ゲイン調整される信号がアナログスイッチを流れるように構成されていることから、アナログスイッチを構成するＭＯＳトランジスタのソースおよびドレインの電位が当該信号に応じて変化することとなる。このため、特に低い電源電圧にて使用する場合に、信号のレベルが電源電圧の１／２近辺になるとアナログスイッチのオン抵抗が非常に高くなり、これに起因してゲインが所期の値からずれたり、動作が不安定になるといった問題があった。
【００１１】
この発明は以上説明した事情に鑑みてなされたものであり、電源電圧が低い場合においてもゲインの所期の値からのずれが少なく、安定した動作が得られるゲイン調整回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】
請求項１に係る発明は、入力信号が入力される入力端の電圧レベルを所定の基準レベルに保つように帰還制御を行いつつ、前記入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器は、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、所定の切換信号が与えられた場合に、前記複数の電界効果トランジスタの少なくとも一部のものに対し、前記入力信号に比例した出力電流を流すのに必要なゲート電圧に代えて当該電界効果トランジスタをオフ状態とするゲート電圧を供給するスイッチング制御手段とを具備することを特徴とするゲイン調整回路を要旨とする。
また、請求項２に係る発明は、入力端に入力された入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器は、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、ソースが接地された第１のトランジスタと、ソースが接地された第２のトランジスタとを備え、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、ゲートが抵抗を介して前記入力端に接続され、ドレインが前記第１のトランジスタのドレイン及びゲート並びに前記第２のトランジスタのゲートに接続された第３のトランジスタと、ドレインが前記第２のトランジスタのドレインに接続され、ゲート電圧が所定の基準レベルに固定され、ソースが前記第３のトランジスタのソースと共に第１の定電流源に接続された第４のトランジスタと、ドレインが第２の定電流源に接続されると共に前記第３のトランジスタのゲートに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが接地された第５のトランジスタと、所定の切換信号が与えられた場合に、前記複数の電界効果トランジスタの少なくとも一部のものに対し、前記入力信号に比例した出力電流を流すのに必要なゲート電圧に代えて当該電界効果トランジスタをオフ状態とするゲート電圧を供給するスイッチング制御手段とを具備することを特徴とするゲイン調整回路を要旨とする。
【００１３】
請求項３に係る発明は、入力信号が入力される入力端の電圧レベルを所定の基準レベルに保つように帰還制御を行いつつ、前記入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器が、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、前記複数の電界効果トランジスタの少なくとも一部のものに直列接続され、制御信号により選択的にオン／オフ切り換えが行われる１または複数のスイッチング素子とを具備することを特徴とするゲイン調整回路を要旨とする。
また、請求項４に係る発明は、入力端に入力された入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、前記電流出力型演算増幅器が、前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、ソースが接地された第１のトランジスタと、ソースが接地された第２のトランジスタとを備え、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、ゲートが抵抗を介して前記入力端に接続され、ドレインが前記第１のトランジスタのドレイン及びゲート並びに前記第２のトランジスタのゲートに接続された第３のトランジスタと、ドレインが前記第２のトランジスタのドレインに接続され、ゲート電圧が所定の基準レベルに固定され、ソースが前記第３のトランジスタのソースと共に第１の定電流源に接続された第４のトランジスタと、ドレインが第２の定電流源に接続されると共に前記第３のトランジスタのゲートに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが接地された第５のトランジスタと、前記複数の電界効果トランジスタの少なくとも一部のものに直列接続され、制御信号により選択的にオン／オフ切り換えが行われる１または複数のスイッチング素子とを具備することを特徴とするゲイン調整回路を要旨とする。
【００１４】
【発明の実施の形態】
以下、本発明を更に理解しやすくするため、実施の形態について説明する。
かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲で任意に変更可能である。
【００１５】
Ａ．第１の実施形態
図１はこの発明の第１の実施形態であるゲイン調整回路の構成を示す回路図である。図１において、１０は入力信号ＶINが与えられる入力端子、１１は入力抵抗である。そして、１２は入力抵抗１１を介して与えられる電流Ｉを増幅する電流オペアンプである。この電流オペアンプ１２は、その内部において入力端のレベルを基準レベルＶREF＝ＶDD／２に保つよう帰還制御が行われる。従って、入力抵抗１１の抵抗値をＲとすると、次式に示す電流Ｉが電流オペアンプ１２に入力されることとなる。
Ｉ＝（ＶIN−ＶREF）／Ｒ ……（１）
【００１６】
電流オペアンプ１２は、この入力電流Ｉの増幅を行う。そして、電流オペアンプ１２は、図示しない制御手段により切換信号ＣＯＮがハイレベルとされているときは、各々入力電流Ｉに比例した出力電流ＩOUT1＝−ｋ1ＩおよびＩOUT2＝−ｋ2Ｉ（ただし、ｋ1およびｋ2は比例定数である。）を出力し、切換信号ＣＯＮがローレベルとされているときは出力電流ＩOUT1のみを出力する。なお、電流オペアンプ１２の詳細については後述する。
【００１７】
２０は加算回路であり、オペアンプ２１と抵抗２２〜２４とにより構成されている。ここで、オペアンプ２１の非反転入力端（＋）は基準レベルＶREFに固定されている。また、オペアンプ２１の反転入力端（−）には、同オペアンプ２１の出力信号ＶOUTが帰還抵抗２４を介して帰還されるとともに、上記電流オペアンプ１２からの出力電流ＩOUT1およびＩOUT2が各々抵抗２２および２３を介して供給される。この加算回路２０は、上記電流オペアンプ１２からの出力電流ＩOUT1およびＩOUT2を加算し、この加算結果に対応した出力信号ＶOUTを出力する手段である。
【００１８】
次に本実施形態に係るゲイン調整回路の動作について説明する。まず、図示しない制御手段により切換信号ＣＯＮがハイレベルとされているときは、上述したように、入力電流Ｉに比例した出力電流ＩOUT1およびＩOUT2が電流オペアンプ１２から出力される。そして、加算回路２０では、帰還抵抗２４を介した負帰還動作によりオペアンプ２１の反転入力端（−）のレベルが基準レベルＶREFに固定され、かつ、上記電流オペアンプ１２からの出力電流ＩOUT1およびＩOUT2はそのまま帰還抵抗２４に流れる。従って、帰還抵抗２４が抵抗値Ｒを有するものとすると、次式に示す出力信号ＶOUTがオペアンプ２１から出力される。
ＶOUT
＝ＶREF−（ＩOUT1＋ＩOUT2）Ｒ
＝ＶREF＋（ｋ1＋ｋ2）Ｉ・Ｒ
＝ＶREF＋（ｋ1＋ｋ2）（ＶIN−ＶREF） ……（２）
【００１９】
従って、切換信号ＣＯＮがハイレベルであるときのゲイン調整回路のゲインＧは、
Ｇ
＝２０ｌｏｇ（（ＶOUT−ＶREF）／（ＶIN−ＶREF））
＝２０ｌｏｇ（ｋ1＋ｋ2） ……（３）
となる。
【００２０】
一方、切換信号ＣＯＮがローレベルとされているときは、出力電流ＩOUT1のみが電流オペアンプ１２から出力される。従って、この場合のオペアンプ２１の出力信号ＶOUTは、
ＶOUT
＝ＶREF−ＩOUT1Ｒ
＝ＶREF＋ｋ1ＩＲ
＝ＶREF＋ｋ1（ＶIN−ＶREF） ……（４）
となり、ゲイン調整回路のゲインＧは、
Ｇ
＝２０ｌｏｇ（ｋ1） ……（５）
となる。
以上が本実施形態に係るゲイン調整回路の全体としての構成および動作である。
【００２１】
次に図２を参照し、本実施形態において重要な役割を果たす電流オペアンプ１２の一構成例について説明する。図２において、ＰチャネルＭＯＳ（金属酸化膜半導体構造）トランジスタＰ１０は、ソースが電源ＶDDに接続され、ゲートには一定電圧Ｖｇが印加されており、定電流２Ｉ10を供給可能な定電流源として機能する。このＰチャネルＭＯＳトランジスタＰ１０のドレインには、ＰチャネルＭＯＳトランジスタＰ１およびＰ２の各ソースが共通接続されている。
【００２２】
ここで、ＰチャネルＭＯＳトランジスタＰ１のゲートは、入力抵抗１１を介して入力端子１０に接続されており、ＰチャネルＭＯＳトランジスタＰ２のゲートは基準レベルＶREFに固定されている。そして、ＰチャネルＭＯＳトランジスタＰ１のドレインは、ＮチャネルＭＯＳトランジスタＮ１のドレインおよびゲート並びにＮチャネルＭＯＳトランジスタＮ２のゲートに接続されており、ＮチャネルＭＯＳトランジスタＮ１のソースは接地されている。一方、ＰチャネルＭＯＳトランジスタＰ２のドレインは、ＮチャネルＭＯＳトランジスタＮ２のドレインに接続されており、このＮチャネルＭＯＳトランジスタＮ２のソースは接地されている。
【００２３】
以上説明した各要素からなる回路は、差動増幅器を構成している。ここで、この差動増幅器の動作について、理想的な場合を想定して説明する。まず、ＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFと一致している場合には、ＰチャネルＭＯＳトランジスタＰ１およびＰ２には同じ大きさのゲートバイアスが与えられる。また、このときＮチャネルＭＯＳトランジスタＮ１およびＮ２はカレントミラーとして動作する。このため、ＰチャネルＭＯＳトランジスタＰ１０のドレイン電流２Ｉ10は二分され、ＰチャネルＭＯＳトランジスタＰ１側およびＰチャネルＭＯＳトランジスタＰ２側に各々同じ大きさの電流Ｉ10が流れることとなる。
【００２４】
しかし、ＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFより高くなると、ＰチャネルＭＯＳトランジスタＰ１のゲートバイアスが減少するため、ＰチャネルＭＯＳトランジスタＰ１側に流れる電流は例えばＩ10−ΔＩとなり、ＰチャネルＭＯＳトランジスタＰ２側に流れる電流はＩ10＋ΔＩとなる。この結果、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルは正方向に変化し、逆にＮチャネルＭＯＳトランジスタＮ１のドレインのレベルは負方向に変化することとなる。
【００２５】
また、ＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFより低くなった場合には以上と全く逆の動作となり、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルは負方向に、ＮチャネルＭＯＳトランジスタＮ１のドレインのレベルは正方向に変化することとなるのである。
【００２６】
ＮチャネルＭＯＳトランジスタＮ２のドレインは、以上説明した差動増幅器の出力端子をなしており、ＮチャネルＭＯＳトランジスタＮ２０のゲートに接続されている。このＮチャネルＭＯＳトランジスタＮ２０のソースは接地されており、ドレインはＰチャネルＭＯＳトランジスタＰ２０を介して電源ＶDDに接続されている。このＰチャネルＭＯＳトランジスタＰ２０は、一定電圧Ｖｇがゲートに印加されており、定電流Ｉ20を供給可能な定電流源として機能する。そして、ＮチャネルＭＯＳトランジスタＮ２０のドレインは、上記差動増幅器におけるＰチャネルＭＯＳトランジスタＰ１のゲートに接続されている。すなわち、差動増幅器の出力信号がＮチャネルＭＯＳトランジスタＮ２０を介して当該差動増幅器に負帰還される構成となっているのである。
【００２７】
このような構成としたため、ＰチャネルＭＯＳトランジスタＰ１のゲートは常に基準レベルＶREFを維持することとなる。すなわち、仮にＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶREFより高くなろうとすると、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルが正方向に変化し、これによりＮチャネルＭＯＳトランジスタＮ２０のゲートバイアスが増加するため、ＮチャネルＭＯＳトランジスタＮ２０のコンダクタンスが増大し、ＰチャネルＭＯＳトランジスタＰ１のゲートのレベルの上昇が妨げられる。
【００２８】
逆にＰチャネルＭＯＳトランジスタＰ１のゲートレベルが基準レベルＶ REFより低くなろうとすると、ＮチャネルＭＯＳトランジスタＮ２のドレインのレベルが負方向に変化し、これによりＮチャネルＭＯＳトランジスタＮ２０のゲートバイアスが減少するため、ＮチャネルＭＯＳトランジスタＮ２０のコンダクタンスが減少し、ＰチャネルＭＯＳトランジスタＰ１のゲートのレベルの低下が妨げられる。このようにＰチャネルＭＯＳトランジスタＰ１のゲートのレベルを基準レベルに一致させる動作が常に行われるのである。
【００２９】
そして、ＰチャネルＭＯＳトランジスタＰ１のゲートがこのように基準レベルＶREFに固定されることから、入力端子１０の入力電圧ＶINに応じた入力電流Ｉ＝（ＶIN−ＶREF）／Ｒ（ただし、Ｒは入力抵抗１１の抵抗値）が入力抵抗１１に流れ、この電流ＩとＰチャネルＭＯＳトランジスタＰ２０からの定電流Ｉ20とを加えた電流Ｉ20＋ＩがＮチャネルＭＯＳトランジスタＮ２０に流れる。
【００３０】
このときＮチャネルＭＯＳトランジスタＮ２０の動作点は飽和領域にあり、このＮチャネルＭＯＳトランジスタＮ２０にドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタＮ２のドレインから出力される。すなわち、ドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタＮ２０に与えられていないときには、ＮチャネルＭＯＳトランジスタＮ２０のドレインのレベルの上昇→ＰチャネルＭＯＳトランジスタＰ１のゲートバイアスの減少→ＮチャネルＭＯＳトランジスタＮ２０のゲート電圧の増加→ＮチャネルＭＯＳトランジスタＮ２０のドレインのレベルの上昇防止、という動作が行われ、結局、ドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタＮ２０に与えられることとなるのである。
【００３１】
ＮチャネルＭＯＳトランジスタＮ２１は、ソースが接地されており、ドレインはＰチャネルＭＯＳトランジスタＰ２１を介して電源ＶDDに接続されている。このＰチャネルＭＯＳトランジスタＰ２１は、ＰチャネルＭＯＳトランジスタＰ２０のｋ1倍のサイズを有しており、一定電圧Ｖｇがゲートに印加されている。従って、ＰチャネルＭＯＳトランジスタＰ２１は、定電流ｋ1Ｉ20を供給可能な定電流源として機能する。
【００３２】
ＮチャネルＭＯＳトランジスタＮ２１は、ＮチャネルＭＯＳトランジスタＮ２０のｋ1倍のサイズを有している。このＮチャネルＭＯＳトランジスタＮ２１のゲートには、ＮチャネルＭＯＳトランジスタＮ２０と同じく、ＮチャネルＭＯＳトランジスタＮ２のドレインからの出力電圧が与えられる。従って、ＮチャネルＭＯＳトランジスタＮ２０にドレイン電流Ｉ20＋Ｉが流れる場合、このＮチャネルＭＯＳトランジスタＮ２１にはドレイン電流ｋ1Ｉ20＋ｋ1Ｉを流すことが可能である。そして、ＮチャネルＭＯＳトランジスタＮ２１にはＰチャネルＭＯＳトランジスタＰ２１からの定電流ｋ1Ｉ20が流れ込むから、結局、外部からＮチャネルＭＯＳトランジスタＮ２１のドレインに向けて電流−ｋ1Ｉ＝−ｋ1（ＶIN−ＶREF）／Ｒが流れ込む。これが電流オペアンプ１２の出力電流ＩOUT1である。
【００３３】
次に、電流オペアンプ１２における他の出力電流ＩOUT2の出力回路について説明する。まず、ＮチャネルＭＯＳトランジスタＮ２２は、そのソースが接地されており、ＰチャネルＭＯＳトランジスタＰ２２は、そのソースが電源ＶDDに接続されている。これらのＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２は、ＮチャネルＭＯＳトランジスタＮ２０およびＰチャネルＭＯＳトランジスタＰ２０のｋ2倍のトランジスタサイズを各々有している。そして、これらのＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２は各々のドレイン同士が接続されており、この接続点が出力電流ＩOUT2の出力端となっている。
【００３４】
次にＮチャネルＭＯＳトランジスタＮ２２のゲートは、ＮチャネルＭＯＳトランジスタＮ３２を介して接地されるとともにＮチャネルＭＯＳトランジスタ３１を介してＮチャネルＭＯＳトランジスタＮ２のドレインに接続されている。ここで、ＮチャネルＭＯＳトランジスタＮ３１のゲートには切換信号ＣＯＮが供給され、ＮチャネルＭＯＳトランジスタＮ３２のゲートには切換信号ＣＯＮをインバータＧ２によって反転した信号が供給される。
【００３５】
また、ＰチャネルＭＯＳトランジスタＰ２２のゲートはＰチャネルＭＯＳトランジスタＰ３２を介して電源ＶDDに接続されるとともにＰチャネルＭＯＳトランジスタ３１を介して所定の電圧Ｖｇが供給されるようになっている。ここで、ＰチャネルＭＯＳトランジスタＰ３１のゲートには切換信号ＣＯＮをインバータＧ１によって反転した信号が供給され、ＰチャネルＭＯＳトランジスタＰ３２のゲートには切換信号ＣＯＮが供給される。
【００３６】
このような構成において、切換信号ＣＯＮがローレベルであるときは、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１がオフとなる一方、ＮチャネルＭＯＳトランジスタＮ３２およびＰチャネルＭＯＳトランジスタＰ３２がオンとなる。このため、ＮチャネルＭＯＳトランジスタＮ２２のゲートにはＮチャネルＭＯＳトランジスタＮ３２を介して接地レベルが供給され、ＰチャネルＭＯＳトランジスタＰ２２のゲートにはＰチャネルＭＯＳトランジスタＰ３２を介して電源電圧ＶDDが供給される。従って、この場合にはＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２はいずれもオフとなり、出力電流ＩOUT2の出力は行われない。
【００３７】
一方、切換信号ＣＯＮがハイレベルであるときは、ＮチャネルＭＯＳトランジスタＮ３２およびＰチャネルＭＯＳトランジスタＰ３２がオフとなる一方、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１がオンとなる。このため、ＮチャネルＭＯＳトランジスタＮ２２のゲートにはＮチャネルＭＯＳトランジスタＮ３１を介してＮチャネルＭＯＳトランジスタＮ２のドレインからの出力電圧が供給され、ＰチャネルＭＯＳトランジスタＰ２２のゲートにはＰチャネルＭＯＳトランジスタＰ３１を介して電圧Ｖｇが供給される。従って、ＮチャネルＭＯＳトランジスタＮ２２にはドレイン電流ｋ2Ｉ20＋ｋ2Ｉが流れ、ＰチャネルＭＯＳトランジスタＰ２２にはドレイン電流ｋ2Ｉ20が流れることとなり、結局、出力電流ＩOUT2＝−ｋ2ＩがＮチャネルＭＯＳトランジスタＮ２２に引き込まれることとなるのである。
【００３８】
以上が図２に示す電流オペアンプ１２の詳細である。この電流オペアンプ１２の場合、出力電流ＩOUT1およびＩOUT2の出力を行う各ＭＯＳトランジスタはいずれもソースが接地レベルまたは電源ＶDDのレベルに固定されており、入力信号ＶINによっては変動しない。従って、電源ＶDDのレベルが低い状況下においてもこれらの各ＭＯＳトランジスタのオン抵抗が極端に高くなるという不具合は生じない。
【００３９】
また、この電流オペアンプ１２の場合、出力電流ＩOUT2の出力を行うＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２には、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１を介してゲート電圧が各々供給される。
【００４０】
これらの各ゲート電圧は、いずれも電源レベルＶDDと接地レベルとの間の値を有しているため、ＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１に与えられる正味のゲートバイアスがＶDDよりも低くなり、電源電圧ＶDDが低いときにはＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１のオン抵抗がかなり高くなると考えられる。しかしながら、これらのＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１の負荷は、ＮチャネルＭＯＳトランジスタＮ２２およびＰチャネルＭＯＳトランジスタＰ２２の各ゲートであり、そのインピーダンスは極めて高い。従って、電源電圧の低下によりＮチャネルＭＯＳトランジスタＮ３１およびＰチャネルＭＯＳトランジスタＰ３１のオン抵抗が高くなったとしても、これらの各ＭＯＳトランジスタには無視し得る程度の電圧降下しか生じず、上述した通りの出力電流ＩOUT2が得られる。
【００４１】
Ｂ．第２の実施形態
次にこの発明の第２の実施形態について説明する。本実施形態では、電流オペアンプとして図３に示す構成のものを使用する。この電流オペアンプは、入力端１１から入力抵抗１１を介して入力される電流Ｉを増幅し、各々入力電流Ｉに比例した出力電流ＩOUT1＝−ｋ1Ｉ、ＩOUT2＝−ｋ2ＩおよびＩOUT3＝−ｋ3Ｉを出力するものである。図３におけるＮチャネルＭＯＳトランジスタＮ２１１およびＰチャネルＭＯＳトランジスタＰ２１１は出力電流ＩOUT1を出力するためのトランジスタであり、ＮチャネルＭＯＳトランジスタＮ２２１およびＰチャネルＭＯＳトランジスタＰ２２１は出力電流ＩOUT2を出力するためのトランジスタである。また、ＮチャネルＭＯＳトランジスタＮ２３１およびＰチャネルＭＯＳトランジスタＰ２３１は出力電流ＩOUT3を出力するためのトランジスタである。なお、これらの各ＭＯＳトランジスタから所期の出力電流を得るためには適切なゲート電圧を各ＭＯＳトランジスタに与える必要があるが、そのための回路については後述する。
【００４２】
この電流オペアンプの後段には、上記出力電流ＩOUT1、ＩOUT2およびＩOUT3を加算して加算結果に比例した信号を出力する加算回路が接続され（図示略）、この加算回路と電流オペアンプとによりゲイン調整回路が構成されている。そして、図３に示す電流オペアンプには、切換信号ＣＯＮ１〜ＣＯＮ３によって出力電流ＩOUT1、ＩOUT2およびＩOUT3の各々の出力を選択的に遮断するスイッチング素子が設けられており、本実施形態ではこのスイッチング素子のスイッチングによりゲイン調整回路のゲインの調整を行うことができる。
【００４３】
さらに詳述すると、上述したＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１の各々と接地線との間にはＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２が各々介挿されており、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１の各々と電源ＶDDとの間には、ＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２が各々介挿されている。
【００４４】
ここで、ＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２の各ゲートには切換信号ＣＯＮ１〜ＣＯＮ３が各々供給され、ＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２の各ゲートには、切換信号ＣＯＮ１〜ＣＯＮ３をインバータＧ２０１〜Ｇ２０３によって反転した各信号が各々供給される。
【００４５】
従って、例えば切換信号ＣＯＮ１がローレベルである場合には、ＮチャネルＭＯＳトランジスタＮ２１２およびＰチャネルＭＯＳトランジスタＰ２１２がオフとなるため、ＮチャネルＭＯＳトランジスタＮ２１１およびＰチャネルＭＯＳトランジスタＰ２１１による出力電流ＩOUT1の出力は行われない。これに対し、切換信号ＣＯＮ１がハイレベルである場合には、ＮチャネルＭＯＳトランジスタＮ２１２およびＰチャネルＭＯＳトランジスタＰ２１２がいずれもオンとなるため、ＮチャネルＭＯＳトランジスタＮ２１１およびＰチャネルＭＯＳトランジスタＰ２１１による出力電流ＩOUT1の出力が行われる。同様に他の出力電流ＩOUT2およびＩOUT3についても、各々切換信号ＣＯＮ２およびＣＯＮ３により選択的に出力／遮断の切り換えが可能である。
【００４６】
次にＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１の各ゲートにゲート電圧を供給する回路について説明する。まず、ＰチャネルＭＯＳトランジスタＰ１１１のドレインには定電流ＩREF＝２Ｉ10を供給する定電流源ＣＣが接続されている。また、ＰチャネルＭＯＳトランジスタＰ１１１のドレインは、同トランジスタのゲートに接続されるとともにＰチャネルＭＯＳトランジスタＰ１２１およびＰ１３１の各ゲートに接続されている。これらのＰチャネルＭＯＳトランジスタＰ１１１、Ｐ１２１およびＰ１３１は、カレントミラーを構成しており、ＰチャネルＭＯＳトランジスタＰ１２１にはドレイン電流ＩREF＝２Ｉ10が流れ、ＰチャネルＭＯＳトランジスタＰ１３１にはドレイン電流Ｉ20が流れるように各トランジスタのサイズが選定されている。
【００４７】
そして、ＰチャネルＭＯＳトランジスタＰ１１１のドレインからＰチャネルＭＯＳトランジスタＰ１１１、Ｐ１２１およびＰ１３１の各ゲートに与えられる電圧が、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１の各ゲートにゲート電圧として供給される。ここで、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１は、各々ＰチャネルＭＯＳトランジスタＰ１３１のｋ1倍、ｋ2倍およびｋ3倍のサイズを各々有している。従って、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１に流れる各ドレイン電流は、各々ｋ1Ｉ20、ｋ2Ｉ20およびｋ3Ｉ20となる。
【００４８】
なお、ＰチャネルＭＯＳトランジスタＰ１１１、Ｐ１２１およびＰ１３１の各ソースは、各々ゲートが接地されたＰチャネルＭＯＳトランジスタＰ１１２、Ｐ１２２およびＰ１３２を各々介して電源ＶDDに接続されている。これは、ＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１がＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２を各々介して電源ＶDDに接続されていることから、これらのＰチャネルＭＯＳトランジスタＰ２１２、Ｐ２２２およびＰ２３２の電圧降下を補償して適正なゲート電圧をＰチャネルＭＯＳトランジスタＰ２１１、Ｐ２２１およびＰ２３１に供給すべく設けられたものである。
【００４９】
次にＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１の各ゲートにゲート電圧を供給する回路について説明する。図３において、ＰチャネルＭＯＳトランジスタＰ１０１およびＰ１０２並びにＮチャネルＭＯＳトランジスタＮ１０１、Ｎ１０２およびＮ１３１からなる回路は、前掲図２におけるＰチャネルＭＯＳトランジスタＰ１およびＰ２並びにＮチャネルＭＯＳトランジスタＮ１、Ｎ２およびＮ２０からなる回路と全く同じ構成の回路である。この回路において、入力抵抗１１を介して電流Ｉが流れ込んでくる場合、ＮチャネルＭＯＳトランジスタＮ１３１にはドレイン電流Ｉ20＋Ｉが流れる。そして、このＮチャネルＭＯＳトランジスタＮ１３１には、ドレイン電流Ｉ20＋Ｉを流すのに必要なゲート電圧がＮチャネルＭＯＳトランジスタ１０２のドレインから供給されるのである。この動作の詳細については、既に図２を参照して説明した通りであるので説明は省略する。
【００５０】
図３に示す電流オペアンプでは、ＮチャネルＭＯＳトランジスタＮ１３１に与えられるゲート電圧が、上記ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１の各ゲートにも与えられる。ここで、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１は、各々ＮチャネルＭＯＳトランジスタＮ１３１のｋ1倍、ｋ2倍およびｋ3倍のサイズを各々有している。従って、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１に流れる各ドレイン電流は、各々ｋ1Ｉ20＋ｋ1Ｉ、ｋ2Ｉ20＋ｋ2Ｉおよびｋ3Ｉ20＋ｋ3Ｉとなる。従って、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１は、各々外部から出力電流ＩOUT1＝−ｋ1Ｉ、ＩOUT2＝−ｋ2ＩおよびＩOUT3＝−ｋ3Ｉを引き込むこととなる。
【００５１】
なお、ＮチャネルＭＯＳトランジスタＮ１０１、Ｎ１０２およびＮ１３１の各ソースは、各々ゲートが電源ＶDDに接続されたＮチャネルＭＯＳトランジスタＮ１０３、Ｎ１０４およびＮ１３２を各々介して接地されている。これは、ＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１がＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２を各々介して接地されていることから、これらのＮチャネルＭＯＳトランジスタＮ２１２、Ｎ２２２およびＮ２３２の電圧降下を補償して適正なゲート電圧をＮチャネルＭＯＳトランジスタＮ２１１、Ｎ２２１およびＮ２３１に供給すべく設けられたものである。
【００５２】
以上が本実施形態の詳細である。本実施形態においても上記第１の実施形態の同様な効果が得られる。
【００５３】
【発明の効果】
以上説明したように、この発明に係るゲイン調整回路によれば、電源電圧が低い場合においてもゲインの所期の値からのずれ等の不具合が生じず、安定した動作が得られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態であるゲイン調整回路の構成を示す回路図である。
【図２】 同実施形態における電流オペアンプの構成例を示す回路図である。
【図３】 この発明の第２の実施形態であるゲイン調整回路に使用される電流オペアンプの構成を示す回路図である。
【図４】 従来のゲイン調整回路の構成例を示す回路図である。
【図５】 同ゲイン調整回路において使用されるアナログスイッチの構成例を示す回路図である。
【符号の説明】
１０……入力端子、１１……入力抵抗、１２……電流オペアンプ（電流出力型演算増幅器）、２０……加算回路。
Claims (4)
- 入力信号が入力される入力端の電圧レベルを所定の基準レベルに保つように帰還制御を行いつつ、前記入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、
前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、
前記電流出力型演算増幅器は、
前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、
前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、
所定の切換信号が与えられた場合に、前記複数の電界効果トランジスタの少なくとも一部のものに対し、前記入力信号に比例した出力電流を流すのに必要なゲート電圧に代えて当該電界効果トランジスタをオフ状態とするゲート電圧を供給するスイッチング制御手段と
を具備することを特徴とするゲイン調整回路。 - 入力端に入力された入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、
前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、
前記電流出力型演算増幅器は、
前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、
ソースが接地された第１のトランジスタと、ソースが接地された第２のトランジスタとを備え、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、
ゲートが抵抗を介して前記入力端に接続され、ドレインが前記第１のトランジスタのドレイン及びゲート並びに前記第２のトランジスタのゲートに接続された第３のトランジスタと、
ドレインが前記第２のトランジスタのドレインに接続され、ゲート電圧が所定の基準レベルに固定され、ソースが前記第３のトランジスタのソースと共に第１の定電流源に接続された第４のトランジスタと、
ドレインが第２の定電流源に接続されると共に前記第３のトランジスタのゲートに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが接地された第５のトランジスタと、
所定の切換信号が与えられた場合に、前記複数の電界効果トランジスタの少なくとも一部のものに対し、前記入力信号に比例した出力電流を流すのに必要なゲート電圧に代えて当該電界効果トランジスタをオフ状態とするゲート電圧を供給するスイッチング制御手段と
を具備することを特徴とするゲイン調整回路。 - 入力端に入力された入力信号が入力される入力端の電圧レベルを所定の基準レベルに保つように帰還制御を行いつつ、前記入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、
前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、
前記電流出力型演算増幅器が、
前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、
前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、
前記複数の電界効果トランジスタの少なくとも一部のものに直列接続され、制御信号により選択的にオン／オフ切り換えが行われる１または複数のスイッチング素子と
を具備することを特徴とするゲイン調整回路。 - 入力端に入力された入力信号に比例した電流を複数の出力端から各々出力する電流出力型演算増幅器と、
前記電流出力型演算増幅器の各出力電流を加算し、加算結果に対応した信号を出力する加算手段とを具備し、
前記電流出力型演算増幅器が、
前記複数の出力端に各々出力電流を供給する複数の電界効果トランジスタと、
ソースが接地された第１のトランジスタと、ソースが接地された第２のトランジスタとを備え、前記入力信号に比例した電流を前記複数の電界効果トランジスタに流すのに必要なゲート電圧を各電界効果トランジスタに供給するカレントミラー手段と、
ゲートが抵抗を介して前記入力端に接続され、ドレインが前記第１のトランジスタのドレイン及びゲート並びに前記第２のトランジスタのゲートに接続された第３のトランジスタと、
ドレインが前記第２のトランジスタのドレインに接続され、ゲート電圧が所定の基準レベルに固定され、ソースが前記第３のトランジスタのソースと共に第１の定電流源に接続されたた第４のトランジスタと、
ドレインが第２の定電流源に接続されると共に前記第３のトランジスタのゲートに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが接地された第５のトランジスタと、
前記複数の電界効果トランジスタの少なくとも一部のものに直列接続され、制御信号により選択的にオン／オフ切り換えが行われる１または複数のスイッチング素子と
を具備することを特徴とするゲイン調整回路。
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