KR20080112966A - 전압 조정기 - Google Patents

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KR20080112966A
KR20080112966A KR1020080058008A KR20080058008A KR20080112966A KR 20080112966 A KR20080112966 A KR 20080112966A KR 1020080058008 A KR1020080058008 A KR 1020080058008A KR 20080058008 A KR20080058008 A KR 20080058008A KR 20080112966 A KR20080112966 A KR 20080112966A
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다카시 이무라
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세이코 인스트루 가부시키가이샤
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Abstract

(과제) 과도응답 특성이 양호한 전압 조정기를 제공한다.
(해결 수단) NMOS (16 ∼ 17) 의 드레인 전류의 변화 (ΔI) 에 기초한 전압 (ΔIR) 의 2 승에 기초하여 PM0S (25) 및 NM0S (24) 는 드레인 전류 (PM0S (26) 의 게이트에 대한 충방전 전류) 를 흘려 보내므로, 충방전 전류의 최대값 (Imax) 이 커지고, PMOS (26) 의 게이트 전압의 전이 시간 t 가 짧아져 전압 조정기의 과도응답 특성이 양호해진다.
입력 단자, 출력 단자, 출력 트랜지스터, 분압 회로, 기준 전압, 전압 조정기

Description

전압 조정기{VOLTAGE REGULATOR}
본 발명은, 전압 조정기에 관한 것이다.
종래의 전압 조정기에 대해 설명한다. 도 4 는, 종래의 전압 조정기를 나타내는 회로도이다.
NMOS (46 ∼ 47), PMOS (48 ∼ 49), NMOS (53 ∼ 54), PM0S (52) 및 PMOS (55) 는 차동 증폭 회로를 구성한다. 이 차동 증폭 회로에서는 NMOS (46 ∼ 47) 의 게이트가 입력 단자이고, PMOS (55) 및 NMOS (54) 의 드레인이 출력 단자이다. PMOS (55) 및 NMOS (54) 는, 푸시풀 회로를 구성한다. NMOS (44 ∼ 45) 는, 전류 미러 (current mirror) 회로를 구성하고, 정전류 특성을 가지며, 정전류 회로 (58) 및 NMOS (44 ∼ 45) 는, 차동 증폭 회로에 대한 전류 공급 수단으로서 기능한다.
또, 입력 단자 (42) 는, 전원 전압인 입력 전압 Vin 가 입력된다. PMOS (56) 은, 입력 전압 Vin 및 차동 증폭 회로의 출력 전압에 기초하여, 소정의 정전압으로 제어된 출력 전압 Vout 을 출력 단자 (43) 에 출력한다. 출력 단자 (43) 는, 소정의 정전압으로 제어된 출력 전압 Vout 을 출력한다. 분압 회로 (57) 는, 출력 단자 (43) 의 출력 전압 Vout 이 입력되고, 그 출력 전압 Vout 을 분압하여, 분압 전압 Vfb 를 출력한다. 정전류 회로 (58) 는, 차동 증폭 회로에 정전류 Ibias 를 공급한다. 기준 전압 회로 (59) 는, NM0S (46) 의 게이트에 기준 전압 Vref 를 인가한다. 차동 증폭 회로는, 기준 전압 Vref 와 분압 전압 Vfb 가 입력되고, 이들의 차분 전압 Vdiff 의 증폭을 실시하여, 차분 전압 Vdiff 에 기초한 출력 전압 Vout 을 출력한다. 이 차동 증폭 회로는, 기준 전압 Vref 와 분압 전압 Vfb 가 동일해지도록 PMOS (56) 의 게이트 전압을 제어함으로써, 출력 전압 Vout 이 소정의 정전압이 되도록 제어하고 있다 (예를 들어, 특허 문헌 1 참조).
여기서, PM0S (48 ∼ 49), PM0S (52) 및 PM0S (55) 의 특성은 동일하고, NM0S (46 ∼ 47) 의 특성은 동일하며, NMOS (53 ∼ 54) 에 의한 전류 미러 회로의 미러 비는 1 : 1 인 것으로 한다.
기준 전압 Vref 와 분압 전압 Vfb 의 차분 전압 Vdiff 가 0 이 되는 경우, NMOS (46 ∼ 47) 의 게이트 전압의 값은 동일해지고, NM0S (46 ∼ 47) 의 드레인 전류의 값도 동일해진다. 따라서, 이 드레인 전류의 값과 PMOS (48 ∼ 49), PMOS (52) 및 PMOS (55) 의 드레인 전류의 값은 동일해지고, NMOS (53 ∼ 54) 의 드레인 전류의 값도 동일해진다. 각각의 드레인 전류는, NMOS (45) 의 드레인 전류 Itail 의 절반의 전류이다.
다음으로, 각 트랜지스터의 드레인 전류에 대해 설명한다. 도 5 는, 종래의 각 트랜지스터의 드레인 전류를 나타내는 도면이다.
도 5 의 (A) 는, 차분 전압 Vdiff 와 차동 증폭 회로의 입력단의 트랜지스터인 NMOS (46 ∼ 47) 의 드레인 전류의 절대치의 관계를 나타내고 있다. 차분 전압 Vdiff 가 0 이 되는 경우, NM0S (46 ∼ 47) 의 드레인 전류의 값은 동일하고, 각각의 드레인 전류는 NMOS (45) 의 드레인 전류 Itail 의 절반의 전류이다. 차분 전압 Vdiff 가 변동하면, NM0S (46 ∼ 47) 에서의 일방의 M0S 의 드레인 전류의 절대치가 증가하고, 그 만큼, 타방의 M0S 의 드레인 전류의 절대치가 감소한다.
도 5 의 (B) 는, 차분 전압 Vdiff 와 PMOS (55) 및 NM0S (54) 의 드레인 전류의 절대치 (출력 트랜지스터인 PMOS (56) 의 게이트에 대한 충방전 전류의 절대치) 의 관계를 나타내고 있다. 차분 전압 Vdiff 가 0 이 되는 경우, PMOS (55) 및 NM0S (54) 의 드레인 전류의 값은 동일하고, 각각의 드레인 전류는 NMOS (45) 의 드레인 전류 Itail 의 절반의 전류이다.
차분 전압 Vdiff 가 변동하면, PM0S (55) 및 NMOS (54) 에서의 일방의 M0S 의 드레인 전류의 절대치가 증가하고, 그 만큼, 타방의 M0S 의 드레인 전류의 절대치가 감소한다. 이 드레인 전류 (PM0S (56) 의 게이트에 대한 충방전 전류) 의 최대값 Imax 는, NMOS (45) 의 드레인 전류 Itail 의 값으로 되어 있다.
[특허 문헌 1] 일본 공개특허공보 2001-273042호 (도 2)
여기서, 휴대 전자기기 등의 전자기기는, 내부의 전자 회로가 저소비 전력으로 동작하는 대기 상태와 대기 상태 이외의 통상 동작 상태의 2 가지 상태를 가짐으로써, 소비 전력을 낮추는 경우가 있다. 따라서, 전자기기에 전원 전압을 공급하는 전압 조정기도 소비 전력을 낮추는 경우가 있다.
그러나, 일반적인 전압 조정기에 있어서, 소비 전력이 낮아지면, 과도응답 특성이 나빠진다.
본 발명은, 상기 과제를 감안하여 이루어지고, 과도응답 특성이 양호한 전압 조정기를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 전압 조정기에 있어서, 입력 전압이 입력되는 입력 단자와, 상기 입력 전압 및 차동 증폭 회로의 출력 전압에 기초하여, 소정의 정전압으로 제어된 출력 전압을 출력 단자에 출력하는 출력 트랜지스터와, 상기 출력 전압을 출력하는 상기 출력 단자와, 상기 출력 전압이 입력되고, 상기 출력 전압을 분압하여 분압 전압을 출력하는 분압 회로와, 상기 차동 증폭 회로에 정전류를 공급하는 정전류 회로와, 기준 전압을 발생하는 기준 전압 회로와, 입력단의 트랜지스터에 상기 기준 전압과 상기 분압 전압이 입력되고, 상기 입력단의 트랜지스터의 드레인 전류의 변화에 기초한 전압의 2 승에 기초하여 상기 출력 트랜지스터의 게이트에 대한 충방전 전류를 흘려 보내고, 상기 기준 전압과 상기 분 압 전압이 동일해지도록 상기 출력 트랜지스터의 게이트 전압을 제어함으로써, 상기 출력 전압이 상기 소정의 정전압이 되도록 제어하는 상기 차동 증폭 회로를 구비하고 있는 것을 특징으로 하는 전압 조정기를 제공한다.
본 발명에서는, 차동 증폭 회로가 입력단의 트랜지스터의 드레인 전류의 변화에 기초한 전압의 2 승에 기초하여 출력 트랜지스터의 게이트에 대한 충방전 전류를 흘려 보내므로, 충방전 전류의 최대값이 커지고, 출력 트랜지스터의 게이트 전압의 전이 시간이 짧아져 전압 조정기의 과도응답 특성이 양호해진다.
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.
먼저, 전압 조정기의 구성에 대해 설명한다. 도 1 은, 전압 조정기를 나타내는 회로도이다.
전압 조정기는, 접지 단자 (11), 입력 단자 (12), 출력 단자 (13), NMOS (14 ∼ 17), 저항 (20 ∼ 21), NM0S (23 ∼ 24), PM0S (18 ∼ 19), PM0S (22), PMOS (25 ∼ 26), 분압 회로 (27), 정전류 회로 (28) 및 기준 전압 회로 (29) 를 구비하고 있다.
입력 단자 (12) 와 NMOS (14) 의 드레인 사이에 정전류 회로 (28) 가 형성되어 있다. NMOS (14) 는, 소스가 접지 단자 (11) 에 접속되고, 게이트가 드레인 및 NMOS (15) 의 게이트에 접속되어 있다. NMOS (15) 는, 소스가 접지 단자 (11) 에 접속되고, 드레인이 NMOS (16 ∼ 17) 의 소스에 접속되어 있다. 접지 단자 (11) 와 NMOS (16) 의 게이트 사이에 기준 전압 회로 (29) 가 형성되어 있다. NMOS (16) 는, 드레인이 PMOS (18) 의 드레인에 접속되어 있다. NM0S (17) 는, 게이트가 분압 회로 (27) 에 접속되고, 드레인이 PMOS (19) 의 드레인에 접속되어 있다. PMOS (18) 는, 게이트가 PMOS (19) 의 게이트에 접속되고, 소스가 입력 단자 (12) 에 접속되어 있다. PMOS (19) 는, 소스가 입력 단자 (12) 에 접속되어 있다. PMOS (18) 의 게이트와 드레인 사이에 저항 (20) 이 형성되고, PMOS (19) 의 게이트와 드레인 사이에 저항 (21) 이 형성되어 있다.
PMOS (22) 는, 게이트가 PMOS (18) 의 드레인에 접속되고, 소스가 입력 단자 (12) 에 접속되며, 드레인이 NMOS (23) 의 드레인에 접속되어 있다. NM0S (23) 는 게이트가 NMOS (24) 의 게이트에 접속되고, 소스가 접지 단자 (11) 에 접속되고, 드레인이 게이트에 접속되어 있다. NMOS (24) 는, 소스가 접지 단자 (11) 에 접속되고, 드레인이 PMOS (25) 의 드레인에 접속되어 있다. PMOS (25) 는, 게이트가 PMOS (19) 의 드레인에 접속되고, 소스가 입력 단자 (12) 에 접속되어 있다. 출력 단자 (13) 와 접지 단자 (11) 사이에 분압 회로 (27) 가 형성되어 있다. PMOS (26) 는, 게이트가 PMOS (25) 의 드레인에 접속되고, 소스가 입력 단자 (12) 에 접속되고, 드레인이 출력 단자 (13) 에 접속되어 있다.
여기서, NM0S (16 ∼ 17), PM0S (18 ∼ 19), 저항 (20 ∼ 21), NMOS (23 ∼ 24), PM0S (22) 및 PMOS (25) 는, 차동 증폭 회로를 구성한다. 이 차동 증폭 회로에서는, NM0S (16 ∼ 17) 의 게이트가 입력 단자이며, PM0S (25) 및 NM0S (24) 의 드레인이 출력 단자이다. PMOS (25) 및 NM0S (24) 는, 푸시풀 회로를 구성 한다. NMOS (14 ∼ 15) 는, 전류 미러 회로를 구성하고, 정전류 특성을 가지며, 정전류 회로 (28) 및 NM0S (14 ∼ 15) 는, 차동 증폭 회로에 대한 전류 공급 수단으로서 기능한다.
또, 입력 단자 (12) 는, 전원 전압인 입력 전압 Vin 이 입력된다. 출력 트랜지스터인 PMOS (26) 는, 입력 전압 Vin 및 차동 증폭 회로의 출력 전압에 기초하여, 소정의 정전압으로 제어된 출력 전압 Vout 을 출력 단자 (13) 에 출력한다. 출력 단자 (13) 는, 출력 전압 Vout 을 출력한다. 분압 회로 (27) 는, 출력 단자 (13) 의 출력 전압 Vout 이 입력되고, 그 출력 전압 Vout 을 분압하여, 분압 전압 Vfb 를 출력한다. 정전류 회로 (28) 는, 차동 증폭 회로에 정전류 Ibias 를 공급한다. 기준 전압 회로 (29) 는, 기준 전압 Vref 를 발생하고, NMOS (16) 의 게이트에 기준 전압 Vref 를 인가한다. 차동 증폭 회로는, 입력단의 트랜지스터에 기준 전압 Vref 와 분압 전압 Vfb 가 입력되고, 이들의 차분 전압 Vdiff 의 증폭을 실시하여, 차분 전압 Vdiff 에 기초한 출력 전압을 PMOS (26) 의 게이트에 출력한다. 이 차동 증폭 회로는, 기준 전압 Vref 와 분압 전압 Vfb 가 동일해지도록 PMOS (26) 의 게이트 전압을 제어함으로써, 출력 전압 Vout 이 소정의 정전압이 되도록 제어하고 있다.
다음으로, 전압 조정기의 동작에 대해 설명한다.
여기서, PM0S (18 ∼ 19), PM0S (22) 및 PM0S (25) 의 특성은 동일하고, NMOS (16 ∼ 17) 의 특성은 동일하고, NMOS (23 ∼ 24) 에 의한 전류 미러 회로의 미러 비는 1 : 1 인 것으로 한다.
기준 전압 Vref 와 분압 전압 Vfb 의 차분 전압 Vdiff 가 0 이 되는 경우, NMOS (16 ∼ 17) 의 게이트 전압의 값은 동일해지고, NMOS (16 ∼ 17) 의 드레인 전류의 값도 동일해진다. 전류 미러 회로에 의해, PMOS (18 ∼ 19) 의 드레인 전류의 값은 동일하다. 각각의 드레인 전류는, NMOS (15) 의 드레인 전류 Itail 의 절반의 전류이다. 접속점 A 및 접속점 B 의 전압의 값은 동일해지므로, 접속점 A 와 접속점 B 사이의 저항 (20 ∼ 21) 에 전류가 흐르지 않는다. 따라서, 접속점 A, 접속점 B 및 접속점 C 의 전압의 값은 동일해진다. 이 때, PMOS (18 ∼ 19), PMOS (22) 및 PMOS (25) 의 게이트ㆍ소스간 전압의 값은 동일해지고, PMOS (18 ∼ 19), PMOS (22) 및 PMOS (25) 의 드레인 전류의 값도 동일해진다. PMOS (18 ∼ 19), PMOS (22) 및 PMOS (25) 는, 각각 전류 Itail/2 를 흘려 보내므로, 차동 증폭 회로는 전류 2 Itail 을 흘려 보내게 된다.
출력 전류가 과도적으로 변동하여 출력 전압 Vout 이 소정 전압보다 낮아지면, NMOS (17) 의 게이트 전압은 NM0S (16) 의 게이트 전압보다 낮아지고, NM0S (17) 의 드레인 전류는 NM0S (16) 의 드레인 전류보다 전류 2ΔI 만큼 적어진다. 이 때, NM0S (17) 의 드레인 전류가 전류 ΔI 만큼 적어지고, NMOS (16) 의 드레인 전류가 전류 ΔI 만큼 많아지고 있다. 여기서, 저항 (20) 및 저항 (21) 의 값은 동일하므로, 접속점 C 의 전압은 변화하지 않고, PMOS (18 ∼ 19) 의 게이트 전압도 변화하지 않기 때문에, PMOS (18 ∼ 19) 의 드레인 전류도 변화하지 않는다. 또, 전류 미러 회로에 의해, PMOS (18 ∼ 19) 의 드레인 전류의 값은 동일하다. 따라서, 전술한 전류 2ΔI 는 접속점 B 에서부터 접속점 A 로 흐른다. 저항 (20 ∼ 21) 의 값을 저항값 R 로 하면, 저항 (20 ∼ 21) 에서 전압 강하가 발생하므로, 접속점 B 의 전압은 전압 ΔIR 만큼 높아지고, PM0S (25) 의 게이트ㆍ소스 전압은 전압 ΔIR 만큼 낮아지고, 또, 접속점 A 의 전압은 전압 ΔIR 만큼 낮아지고, PM0S (22) 의 게이트ㆍ소스 전압은 전압 ΔIR 만큼 높아진다. 여기서, PM0S (22) 및 PM0S (25) 는 포화 영역에서 동작하고 있고, PMOS (22) 및 PMOS (25) 에서의 드레인 전류는 게이트ㆍ소스간 전압의 2 승에 비례한다. 따라서, PM0S (25) 의 드레인 전류는 전압 ΔIR 의 2 승에 비례하여 적어지고, PM0S (22) 및 NM0S (23 ∼ 24) 의 드레인 전류는 전압 ΔIR 의 2 승에 비례하여 많아진다. PMOS (22) 의 드레인 전류는, NMOS (23 ∼ 24) 에 의한 전류 미러 회로를 통하여, PM0S (25) 및 NM0S (24) 를 푸시풀 동작시킨다. 따라서, PM0S (25) 의 드레인 전압, NMOS (24) 의 드레인 전압 및 PM0S (26) 의 게이트 전압이 낮아지고, PMOS (26) 의 드레인 전류 (출력 전류) 가 많아지고, 출력 전압 Vout 이 높아진다.
출력 전류가 과도적으로 변동하여 출력 전압 Vout 이 소정 전압보다 높아지면, NM0S (17) 의 게이트 전압은 NM0S (16) 의 게이트 전압보다 높아지고, NMOS (17) 의 드레인 전류는 NM0S (16) 의 드레인 전류보다 전류 2ΔI 만큼 많아진다. 전술한 전류 2ΔI 는 접속점 A 에서부터 접속점 B 로 흐른다. 접속점 B 의 전압은 전압 ΔIR 만큼 낮아지고, PM0S (25) 의 게이트ㆍ소스 전압은 전압 ΔIR 만큼 높아지고, 또, 접속점 A 의 전압은 전압 ΔIR 만큼 높아지고, PM0S (22) 의 게이트ㆍ소스 전압은 전압 ΔIR 만큼 낮아진다. PM0S (25) 의 드레인 전류는 전압 ΔIR 의 2 승에 비례하여 많아지고, PM0S (22) 및 NM0S (23 ∼ 24) 의 드레인 전류는 전압 ΔIR 의 2 승에 비례하여 적어진다. 따라서, PM0S (25) 의 드레인 전압, NM0S (24) 의 드레인 전압 및 PM0S (26) 의 게이트 전압이 높아지고, PM0S (26) 의 드레인 전류 (출력 전류) 가 적어져, 출력 전압 Vout 이 낮아진다.
다음으로, 각 트랜지스터의 드레인 전류에 대해 설명한다. 도 2 는, 각 트랜지스터의 드레인 전류를 나타내는 도면이다.
도 2 의 (A) 는, 차분 전압 Vdiff 와 차동 증폭 회로의 입력단의 트랜지스터인 NMOS (16 ∼ 17) 의 드레인 전류의 절대치의 관계를 나타내고 있다. 차분 전압 Vdiff 가 0 이 되는 경우, NM0S (16 ∼ 17) 의 드레인 전류의 값은 동일하고, 각각의 드레인 전류는 NMOS (15) 의 드레인 전류 Itail 의 절반의 전류이다. 차분 전압 Vdiff 가 변동하면, NMOS (16 ∼ 17) 에서의 일방의 MOS 의 드레인 전류의 절대치가 증가하고, 그 만큼, 타방의 M0S 의 드레인 전류의 절대치가 감소한다.
도 2 의 (B) 는, 차분 전압 Vdiff 와 PMOS (25) 및 NMOS (24) 의 드레인 전류의 절대치 (출력 트랜지스터인 PMOS (26) 의 게이트에 대한 충방전 전류의 절대치) 의 관계를 나타내고 있다. 차분 전압 Vdiff 가 0 이 되는 경우, PM0S (25) 및 NM0S (24) 의 드레인 전류의 값은 동일하고, 각각의 드레인 전류는 NMOS (15) 의 드레인 전류 Itail 의 절반의 전류이다. 차분 전압 Vdiff 가 변동하면, PM0S (25) 및 NMOS (24) 에서의 일방의 M0S 의 드레인 전류의 절대치가 증가하고, 그 만큼, 타방의 M0S 의 드레인 전류의 절대치가 감소한다. 이 드레인 전류 (PMOS (26) 의 게이트에 대한 충방전 전류) 의 최대값 Imax 는, NM0S (15) 의 드레인 전류 Itail 의 값보다 큰 값으로 되어 있다.
여기서, PMOS (26) 에 있어서, 게이트에 비교적 큰 게이트 기생 용량이 존재하므로, 게이트 전압의 전이에 일정한 전이 시간이 발생한다. 게이트 전압의 전이폭을 ΔVg, 게이트 기생 용량을 Cg, 게이트에 대한 충방전 전류의 최대값을 Imax 로 하면, 게이트 전압의 전이 시간 t 는,
t = ΔVg × Cg/Imax
에 의해 산출된다. 게이트 전압의 전이폭 ΔVg 는 출력 전류 및 출력 전압 Vout 의 변동폭에 의해 정해지고, 게이트 기생 용량 Cg 는 PMOS (26) 의 드라이브 능력 및 게이트 절연막의 막두께에 의해 정해지므로, 게이트에 대한 충방전 전류의 최대값 Imax 가 커지면, 게이트 전압의 전이 시간 t 는 짧아지고, 전압 조정기의 과도응답 특성은 양호해진다.
이와 같이 하면, NMOS (16 ∼ 17) 의 드레인 전류의 변화 (ΔI) 에 기초한 전압 (ΔIR) 의 2 승에 기초하여 PM0S (25) 및 NM0S (24) 는 드레인 전류 (PM0S (26) 의 게이트에 대한 충방전 전류) 를 흘려 보내므로, 충방전 전류의 최대값 Imax 가 커지고, PM0S (26) 의 게이트 전압의 전이 시간 t 가 짧아져, 전압 조정기의 과도응답 특성이 양호해진다. 그러면, 부하 상태가 전이되는 전이시에 있어서, 출력 전류가 과도적으로 변동해도, 전압 조정기는 과도응답 특성이 양호해져 정상적으로 동작할 수 있고, 전압 조정기의 출력 전압 Vout 은 소정의 정전압이 된다.
또, 전압 조정기의 과도응답 특성이 좋아진 만큼, 소비 전력이 억제되어도 양호해진다.
또한, 도 1 에서는, 정전류 회로 (28) 및 NM0S (14 ∼ 15) 가 차동 증폭 회로에 대한 전류 공급 수단으로 되어 있지만, 도 3 에 나타내는 바와 같이, 정전류 회로 (32 ∼ 33) 및 저항 (31) 이 전류 공급 수단으로 되어도 된다.
또, 도시되지 않지만, 트랜지스터가 추가됨으로써, NM0S (23 ∼ 24) 에 의한 전류 미러 회로는 윌슨형 전류 미러 회로나 캐스코드 전류 미러 회로로 되어도 된다.
도 1 은 전압 조정기를 나타내는 회로도.
도 2 는 각 트랜지스터의 드레인 전류를 나타내는 도면.
도 3 은 전압 조정기를 나타내는 회로도.
도 4 는 종래의 전압 조정기를 나타내는 회로도.
도 5 는 종래의 각 트랜지스터의 드레인 전류를 나타내는 도면.
※도면의 주요 부분에 대한 부호의 설명
11 : 접지 단자
12 : 입력 단자
13 : 출력 단자
14 ∼ 17, 23 ∼ 24 : NM0S
20 ∼ 21 : 저항
18 ∼ 19, 22, 25 ∼ 26 : PMOS
27 : 분압 회로
28 : 정전류 회로
29 : 기준 전압 회로
A, B, C : 접속점

Claims (3)

  1. 입력 전압이 입력되는 입력 단자와,
    출력 전압을 출력하는 출력 단자와,
    상기 입력 단자와 상기 출력 단자 사이에 형성된 출력 트랜지스터와,
    상기 출력 단자에 형성되고 상기 출력 전압을 분압하여 분압 전압을 출력하는 분압 회로와,
    기준 전압을 출력하는 기준 전압 회로와,
    제 1 입력 트랜지스터의 게이트에 상기 기준 전압을 입력하고, 제 2 입력 트랜지스터의 게이트에 상기 분압 전압을 입력하고, 상기 입력 트랜지스터의 드레인 전류의 변화분의 2 승의 전류에 기초한 전압으로 상기 출력 트랜지스터를 제어하는 차동 증폭 회로를 구비한, 전압 조정기.
  2. 제 1 항에 있어서,
    상기 차동 증폭 회로는,
    정전류 회로와,
    게이트가 상기 기준 전압 회로에 접속되고, 소스가 상기 정전류 회로에 접속된, 제 1 의 제 1 도전형 트랜지스터와,
    게이트가 상기 분압 회로에 접속되고, 소스가 상기 정전류 회로에 접속된, 제 2 의 제 1 도전형 트랜지스터와,
    소스가 상기 입력 단자에 접속되고, 드레인이 상기 제 1 의 제 1 도전형 트랜지스터의 드레인에 접속된, 제 1 의 제 2 도전형 트랜지스터와,
    게이트가 상기 제 1 의 제 2 도전형 트랜지스터의 게이트에 접속되고, 소스가 상기 입력 단자에 접속되고, 드레인이 상기 제 2 의 제 1 도전형 트랜지스터의 드레인에 접속된, 제 2 의 제 2 도전형 트랜지스터와,
    일단이 상기 제 1 의 제 2 도전형 트랜지스터의 게이트에 접속되고, 타단이 상기 제 1 의 제 2 도전형 트랜지스터의 드레인에 접속된, 제 1 저항과,
    일단이 상기 제 2 의 제 2 도전형 트랜지스터의 게이트에 접속되고, 타단이 상기 제 2 의 제 2 도전형 트랜지스터의 드레인에 접속된, 제 2 저항과,
    게이트가 상기 제 1 저항의 타단에 접속되고, 소스가 상기 입력 단자에 접속된, 제 ３ 의 제 2 도전형 트랜지스터와,
    게이트가 드레인에 접속되고, 소스가 접지 단자에 접속되고, 드레인이 상기 제 ３ 의 제 2 도전형 트랜지스터의 드레인에 접속된, 제 ３ 의 제 1 도전형 트랜지스터와,
    게이트가 상기 제 ３ 의 제 1 도전형 트랜지스터의 게이트에 접속되고, 소스가 상기 접지 단자에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속 된, 제 ４ 의 제 1 도전형 트랜지스터와,
    게이트가 상기 제 2 저항의 타단에 접속되고, 소스가 상기 입력 단자에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속된, 제 ４ 의 제 2 도전형 트랜지스터를 가지고 있는 것을 특징으로 하는 전압 조정기.
  3. 제 1 항에 있어서,
    상기 차동 증폭 회로는,
    정전류 회로와,
    게이트가 상기 기준 전압 회로에 접속되고, 소스가 상기 정전류 회로에 접속된, 제 1 의 제 1 도전형 트랜지스터와,
    게이트가 상기 분압 회로에 접속되고, 소스가 상기 정전류 회로에 접속된, 제 2 의 제 1 도전형 트랜지스터와,
    소스가 상기 입력 단자에 접속되고, 드레인이 상기 제 1 의 제 1 도전형 트랜지스터의 드레인에 접속된, 제 1 의 제 2 도전형 트랜지스터와,
    게이트가 상기 제 1 의 제 2 도전형 트랜지스터의 게이트에 접속되고, 소스가 상기 입력 단자에 접속되고, 드레인이 상기 제 2 의 제 1 도전형 트랜지스터의 드레인에 접속된, 제 2 의 제 2 도전형 트랜지스터와,
    일단이 상기 제 1 의 제 2 도전형 트랜지스터의 게이트에 접속되고, 타단이 상기 제 1 의 제 2 도전형 트랜지스터의 드레인에 접속된, 제 1 저항과,
    일단이 상기 제 2 의 제 2 도전형 트랜지스터의 게이트에 접속되고, 타단이 상기 제 2 의 제 2 도전형 트랜지스터의 드레인에 접속된, 제 2 저항과,
    게이트가 상기 제 1 저항의 타단에 접속되고, 소스가 상기 입력 단자에 접속된, 제 ３ 의 제 2 도전형 트랜지스터와,
    2 개의 단자를 갖고, 일단에 상기 제 ３ 의 제 2 도전형 트랜지스터의 드레 인 전류에 기초한 전류 미러 전류가 흐르고, 타단이 상기 전류 미러 전류에 기초한 전류를 상기 출력 트랜지스터의 게이트에 흐르게 하는 전류 미러 회로와,
    게이트가 상기 제 2 저항의 타단에 접속되고, 소스가 상기 입력 단자에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속된, 제 ４ 의 제 2 도전형 트랜지스터를 가지고 있는 것을 특징으로 하는 전압 조정기.
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