JP3801412B2 - Ｍｏｓレギュレータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源に使用するＭＯＳレギュレータ回路に関するものである。
【０００２】
【従来の技術】
従来のＭＯＳレギュレータ回路は、出力ＭＯＳのゲートをアクティブ負荷や電流出力の変動により制御し、負帰還アンプのＭＯＳレギュレータ回路を構成している。
【０００３】
従来のＭＯＳレギュレータ回路について、図面を参照しながら以下に説明する。図２は従来のＭＯＳレギュレータ回路を示している。
図２において、トランジスタ１及び２は差動増幅器を構成するＮチャネルＭＯＳトランジスタ、３は差動増幅器に電流を供給する電流源、４、５はＮチャネルＭＯＳトランジスタ１及び２のドレイン電流をそれぞれミラーするカレントミラー、６はカレントミラー４の電流をミラーするカレントミラーでカレントミラー５と接続する。９は、接続されたカレントミラー５とカレントミラー６に、ゲートを接続する出力トランジスタ。１０、１１は出力電圧を決める抵抗、１２は参照電圧を印可する入力端子ＶＩＮ、１３はトランジスタ９からの出力電圧を出力する端子ＶＯＵＴ、１４は電源電圧、１５はグランドである。
【０００４】
以上のように構成されたＭＯＳレギュレータ回路について、以下その動作を説明する。
入力端子１２に参照電圧ＶＲＥＦを印加すると、この差動増幅器は帰還がかかり、差動対のトランジスタ２のゲート電圧ＶＢは、参照電圧ＶＲＥＦと同じになる。差動対のトランジスタ２のゲート電圧が決まると、抵抗１０と抵抗１１の比により出力端子１３に出力電圧が得られる。
【０００５】
仮に、出力電圧が低下した場合、トランジスタ２のゲート電圧も低下する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は減少し反対にカレントミラー６の電流は増加する。これによって接続されたトランジスタ９のゲート電圧が下がり、トランジスタ９のドレイン電流が増加し、出力電圧を上げようとする帰還がかかり、出力は安定する。
【０００６】
また逆に、出力電圧が上昇した場合、トランジスタ２のゲート電圧は上昇する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は増加し反対にカレントミラー６の電流は減少する。これによって接続されたトランジスタ９のゲート電圧が上がり、トランジスタ９のドレイン電流が減少し、出力電圧を下げようとする帰還がかかり、出力は安定する。
【０００７】
【発明が解決しようとする課題】
従来の回路（図２）を用いると、出力トランジスタのゲートの寄生容量等で決まるＬＰＦ特性により周波数特性が悪くなる。このために差動増幅器の増幅度が下がりリップル除去率が低くなるという問題があった。本発明は、上記従来の課題を解決するものであり、リップル除去率の高いＭＯＳレギュレータ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するために本発明のＭＯＳレギュレータ回路においては、入力端子から基準電圧がゲートに印加される第１のトランジスタと第１のトランジスタのソースとソースで接続した第２のトランジスタとを備え、第１と第２のトランジスタのソースと共通に接続した電流源とによって構成された差動増幅器と、第１のトランジスタ及び第２のトランジスタのドレインに流れる電流を電流源として、第１のトランジスタのドレインに接続された第１のカレントミラーと、第２のトランジスタのドレインに接続された第２のカレントミラーと、第１のカレントミラーを電流源として接続された第３のカレントミラーと、第２、第３のカレントミラーとゲートで接続された第３のトランジスタと、第３のトランジスタのドレインは接地され、第２のカレントミラーとミラー接続された第４のトランジスタと、第４のトランジスタのドレインと第３のトランジスタのソースを接続し、第４のトランジスタのドレインに接続された第３のトランジスタのソースとゲートで接続された第５のトランジスタと、第５のトランジスタのドレインは、第１の抵抗の一端と出力端子に接続し、差動増幅を構成する第２のトランジスタのゲートに第１の抵抗の他端と第２の抵抗の一端を接続し、第２の抵抗の他端は接地された構成を備えたものである。
【０００９】
この構成により、トランジスタ７はトランジスタ８のソースの電流源となりエミッタフォロア構造になる。そのために、出力トランジスタ９の入力インピーダンスが低下し、リップル除去率の周波数特性が向上して、出力トランジスタ９のリップル除去率が改善される。
【００１０】
上記の回路構成によりリップル除去率は改善されるが、トランジスタ５のゲートのダイナミックレンジが狭くなる問題がある。そのために、第３のトランジスタのソースと第５のトランジスタのゲートに、第６のトランジスタのドレインを接続し、第６のトランジスタのゲートは第３のカレントミラーに接続した構成にすることが望ましい。この構成により、第５の出力トランジスタのゲートは電流が低下するため、ダイナミックレンジを広くすることができる。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。図１は実施の形態におけるＭＯＳレギュレータ回路を示している。
【００１２】
図１において、１及び２は差動増幅を構成するＮチャネルＭＯＳトランジスタ、３は差動増幅器に電流を供給する電流源、４、５はＮチャネルＭＯＳトランジスタ１及び２のドレイン電流をそれぞれミラーするカレントミラー、６はカレントミラー４の電流をミラーするカレントミラーでカレントミラー５と接続する。７はカレントミラー５の電流をミラーするトランジスタ、８は接続されたカレントミラー５とカレントミラー６にゲートを接続するトランジスタ。９はトランジスタ７とトランジスタ８に接続される出力トランジスタ、１０、１１は出力電圧を決める抵抗、１２は参照電圧を印可する入力端子ＶＩＮ、１３はトランジスタ９からの出力電圧を出力する端子ＶＯＵＴ、１４は電源電圧、１５はグランドである。
【００１３】
以上のように構成されたＭＯＳレギュレータ回路について、以下その動作を説明する。
入力端子１２に参照電圧ＶＲＥＦを印加すると、この差動増幅器は帰還がかかり、差動対のトランジスタ２のゲート電圧は、参照電圧ＶＲＥＦと同じになる。差動対のトランジスタ２のゲート電圧が決まると、抵抗１０と抵抗１１の比により出力端子１３に出力電圧が得られる。
【００１４】
仮に、出力電圧が低下した場合、トランジスタ２のゲート電圧も低下する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は減少し反対にカレントミラー６の電流は増加する。これによって接続されたトランジスタ９のゲート電圧が下がり、トランジスタ９のドレイン電流が増加し、出力電圧を上げようとする帰還がかかり、出力は安定する。
【００１５】
また逆に、出力電圧が上昇した場合、トランジスタ２のゲート電圧は上昇する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は増加し反対にカレントミラー６の電流は減少する。これによって接続されたトランジスタ９のゲート電圧が上がり、トランジスタ９のドレイン電流が減少し、出力電圧を下げようとする帰還がかかり、出力は安定する。
【００１６】
図３は従来回路と本発明の回路のリップル除去率の周波数特性を表したグラフである。
この図からも分かるように、本発明の回路構成では、出力トランジスタ９はトランジスタ７および８のエミッタフォロア接続になり、インピーダンスが低下するため周波数特性が伸びてリップル除去率が改善される。
【００１７】
また、上記の回路構成では、トランジスタ７及び８に出力トランジスタ９のゲートを接続することによりゲートのダイナミックレンジが狭くなる。このため、前記トランジスタ９のゲートに新たにトランジスタ１６を接続し、ダイナミックレンジを広げる対応を行うことが望ましい。
【００１８】
【発明の効果】
以上のように本発明は、出力ＭＯＳトランジスタのゲートに電流源とエミッタフォロア用のＭＯＳトランジスタを接続することにより、出力ＭＯＳトランジスタの周波数特性を伸ばし、リップル除去率の高いＭＯＳレギュレータ回路を実現できるものである。この時、出力ＭＯＳトランジスタのゲートに、さらに、カレントミラーと接続されたＭＯＳトランジスタを接続することにより、出力ＭＯＳトランジスタのゲートのダイナミックレンジを広げることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＭＯＳレギュレータ回路を示す回路図
【図２】従来の実施の形態におけるＭＯＳレギュレータ回路を示す回路図
【図３】リップル除去率の周波数特性を示すグラフ
【符号の説明】
１ ＮチャネルＭＯＳトランジスタ
２ ＮチャネルＭＯＳトランジスタ
３ 電流源
４ カレントミラー
５ カレントミラー
６ カレントミラー
７ ＰチャネルＭＯＳトランジスタ
８ ＰチャネルＭＯＳトランジスタ
９ ＰチャネルＭＯＳトランジスタ
１０ 抵抗
１１ 抵抗
１２ 入力端子
１３ 出力端子
１４ 電源電圧
１５ グランド
１６ ＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、電源に使用するＭＯＳレギュレータ回路に関するものである。
【０００２】
【従来の技術】
従来のＭＯＳレギュレータ回路は、出力ＭＯＳのゲートをアクティブ負荷や電流出力の変動により制御し、負帰還アンプのＭＯＳレギュレータ回路を構成している。
【０００３】
従来のＭＯＳレギュレータ回路について、図面を参照しながら以下に説明する。図２は従来のＭＯＳレギュレータ回路を示している。
図２において、トランジスタ１及び２は差動増幅器を構成するＮチャネルＭＯＳトランジスタ、３は差動増幅器に電流を供給する電流源、４、５はＮチャネルＭＯＳトランジスタ１及び２のドレイン電流をそれぞれミラーするカレントミラー、６はカレントミラー４の電流をミラーするカレントミラーでカレントミラー５と接続する。９は、接続されたカレントミラー５とカレントミラー６に、ゲートを接続する出力トランジスタ。１０、１１は出力電圧を決める抵抗、１２は参照電圧を印可する入力端子ＶＩＮ、１３はトランジスタ９からの出力電圧を出力する端子ＶＯＵＴ、１４は電源電圧、１５はグランドである。
【０００４】
以上のように構成されたＭＯＳレギュレータ回路について、以下その動作を説明する。
入力端子１２に参照電圧ＶＲＥＦを印加すると、この差動増幅器は帰還がかかり、差動対のトランジスタ２のゲート電圧ＶＢは、参照電圧ＶＲＥＦと同じになる。差動対のトランジスタ２のゲート電圧が決まると、抵抗１０と抵抗１１の比により出力端子１３に出力電圧が得られる。
【０００５】
仮に、出力電圧が低下した場合、トランジスタ２のゲート電圧も低下する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は減少し反対にカレントミラー６の電流は増加する。これによって接続されたトランジスタ９のゲート電圧が下がり、トランジスタ９のドレイン電流が増加し、出力電圧を上げようとする帰還がかかり、出力は安定する。
【０００６】
また逆に、出力電圧が上昇した場合、トランジスタ２のゲート電圧は上昇する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は増加し反対にカレントミラー６の電流は減少する。これによって接続されたトランジスタ９のゲート電圧が上がり、トランジスタ９のドレイン電流が減少し、出力電圧を下げようとする帰還がかかり、出力は安定する。
【０００７】
【発明が解決しようとする課題】
従来の回路（図２）を用いると、出力トランジスタのゲートの寄生容量等で決まるＬＰＦ特性により周波数特性が悪くなる。このために差動増幅器の増幅度が下がりリップル除去率が低くなるという問題があった。本発明は、上記従来の課題を解決するものであり、リップル除去率の高いＭＯＳレギュレータ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するために本発明のＭＯＳレギュレータ回路においては、入力端子から基準電圧がゲートに印加される第１のトランジスタと第１のトランジスタのソースとソースで接続した第２のトランジスタとを備え、第１と第２のトランジスタのソースと共通に接続した電流源とによって構成された差動増幅器と、第１のトランジスタ及び第２のトランジスタのドレインに流れる電流を電流源として、第１のトランジスタのドレインに接続された第１のカレントミラーと、第２のトランジスタのドレインに接続された第２のカレントミラーと、第１のカレントミラーを電流源として接続された第３のカレントミラーと、第２、第３のカレントミラーとゲートで接続された第３のトランジスタと、第３のトランジスタのドレインは接地され、第２のカレントミラーとミラー接続された第４のトランジスタと、第４のトランジスタのドレインと第３のトランジスタのソースを接続し、第４のトランジスタのドレインに接続された第３のトランジスタのソースとゲートで接続された第５のトランジスタと、第５のトランジスタのドレインは、第１の抵抗の一端と出力端子に接続し、差動増幅を構成する第２のトランジスタのゲートに第１の抵抗の他端と第２の抵抗の一端を接続し、第２の抵抗の他端は接地された構成を備えたものである。
【０００９】
この構成により、トランジスタ７はトランジスタ８のソースの電流源となりエミッタフォロア構造になる。そのために、出力トランジスタ９の入力インピーダンスが低下し、リップル除去率の周波数特性が向上して、出力トランジスタ９のリップル除去率が改善される。
【００１０】
上記の回路構成によりリップル除去率は改善されるが、トランジスタ５のゲートのダイナミックレンジが狭くなる問題がある。そのために、第３のトランジスタのソースと第５のトランジスタのゲートに、第６のトランジスタのドレインを接続し、第６のトランジスタのゲートは第３のカレントミラーに接続した構成にすることが望ましい。この構成により、第５の出力トランジスタのゲートは電流が低下するため、ダイナミックレンジを広くすることができる。
【００１１】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。図１は実施の形態におけるＭＯＳレギュレータ回路を示している。
【００１２】
図１において、１及び２は差動増幅を構成するＮチャネルＭＯＳトランジスタ、３は差動増幅器に電流を供給する電流源、４、５はＮチャネルＭＯＳトランジスタ１及び２のドレイン電流をそれぞれミラーするカレントミラー、６はカレントミラー４の電流をミラーするカレントミラーでカレントミラー５と接続する。７はカレントミラー５の電流をミラーするトランジスタ、８は接続されたカレントミラー５とカレントミラー６にゲートを接続するトランジスタ。９はトランジスタ７とトランジスタ８に接続される出力トランジスタ、１０、１１は出力電圧を決める抵抗、１２は参照電圧を印可する入力端子ＶＩＮ、１３はトランジスタ９からの出力電圧を出力する端子ＶＯＵＴ、１４は電源電圧、１５はグランドである。
【００１３】
以上のように構成されたＭＯＳレギュレータ回路について、以下その動作を説明する。
入力端子１２に参照電圧ＶＲＥＦを印加すると、この差動増幅器は帰還がかかり、差動対のトランジスタ２のゲート電圧は、参照電圧ＶＲＥＦと同じになる。差動対のトランジスタ２のゲート電圧が決まると、抵抗１０と抵抗１１の比により出力端子１３に出力電圧が得られる。
【００１４】
仮に、出力電圧が低下した場合、トランジスタ２のゲート電圧も低下する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は減少し反対にカレントミラー６の電流は増加する。これによって接続されたトランジスタ９のゲート電圧が下がり、トランジスタ９のドレイン電流が増加し、出力電圧を上げようとする帰還がかかり、出力は安定する。
【００１５】
また逆に、出力電圧が上昇した場合、トランジスタ２のゲート電圧は上昇する。よって、差動増幅器のゲート電圧に差を生じて、カレントミラー５の電流は増加し反対にカレントミラー６の電流は減少する。これによって接続されたトランジスタ９のゲート電圧が上がり、トランジスタ９のドレイン電流が減少し、出力電圧を下げようとする帰還がかかり、出力は安定する。
【００１６】
図３は従来回路と本発明の回路のリップル除去率の周波数特性を表したグラフである。
この図からも分かるように、本発明の回路構成では、出力トランジスタ９はトランジスタ７および８のエミッタフォロア接続になり、インピーダンスが低下するため周波数特性が伸びてリップル除去率が改善される。
【００１７】
また、上記の回路構成では、トランジスタ７及び８に出力トランジスタ９のゲートを接続することによりゲートのダイナミックレンジが狭くなる。このため、前記トランジスタ９のゲートに新たにトランジスタ１６を接続し、ダイナミックレンジを広げる対応を行うことが望ましい。
【００１８】
【発明の効果】
以上のように本発明は、出力ＭＯＳトランジスタのゲートに電流源とエミッタフォロア用のＭＯＳトランジスタを接続することにより、出力ＭＯＳトランジスタの周波数特性を伸ばし、リップル除去率の高いＭＯＳレギュレータ回路を実現できるものである。この時、出力ＭＯＳトランジスタのゲートに、さらに、カレントミラーと接続されたＭＯＳトランジスタを接続することにより、出力ＭＯＳトランジスタのゲートのダイナミックレンジを広げることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＭＯＳレギュレータ回路を示す回路図
【図２】従来の実施の形態におけるＭＯＳレギュレータ回路を示す回路図
【図３】リップル除去率の周波数特性を示すグラフ
【符号の説明】
１ ＮチャネルＭＯＳトランジスタ
２ ＮチャネルＭＯＳトランジスタ
３ 電流源
４ カレントミラー
５ カレントミラー
６ カレントミラー
７ ＰチャネルＭＯＳトランジスタ
８ ＰチャネルＭＯＳトランジスタ
９ ＰチャネルＭＯＳトランジスタ
１０ 抵抗
１１ 抵抗
１２ 入力端子
１３ 出力端子
１４ 電源電圧
１５ グランド
１６ ＮチャネルＭＯＳトランジスタ
Claims (2)
- 入力端子から基準電圧がゲートに印加される第１のトランジスタと前記第１のトランジスタのソースとソースで接続した第２のトランジスタを備え、前記第１と第２のトランジスタのソースと共通に接続した電流源とによって構成された差動増幅器と、前記第１のトランジスタ及び前記第２のトランジスタのドレインに流れる電流を電流源として、前記第１のトランジスタのドレインに接続された第１のカレントミラーと、前記第２のトランジスタのドレインに接続された第２のカレントミラーと、前記第１のカレントミラーを電流源として接続された第３のカレントミラーと、前記第２、第３のカレントミラーとゲートで接続された第３のトランジスタと、前記第３のトランジスタのドレインは接地され、前記第２のカレントミラーとミラー接続された第４のトランジスタと、前記第４のトランジスタのドレインと前記第３のトランジスタのソースを接続し、前記第４のトランジスタのドレインに接続された前記第３のトランジスタのソースとゲートで接続された第５のトランジスタと、前記第５のトランジスタのドレインは、第１の抵抗の一端と出力端子に接続し、差動増幅を構成する前記第２のトランジスタのゲートに前記第１の抵抗の他端と第２の抵抗の一端を接続し、前記第２の抵抗の他端は接地された構成からなることを特徴とするＭＯＳレギュレータ回路。
- 前記第３のトランジスタのソースと前記第５のトランジスタのゲートに、第６のトランジスタのドレインを接続し、前記第６のトランジスタのゲートは前記第３のカレントミラーに接続した構成からなる請求項１記載のＭＯＳレギュレータ回路。
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|---|---|---|---|
| JP2000085488A JP3801412B2 (ja) | 2000-03-27 | 2000-03-27 | Ｍｏｓレギュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085488A JP3801412B2 (ja) | 2000-03-27 | 2000-03-27 | Ｍｏｓレギュレータ回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP3801412B2 true JP3801412B2 (ja) | 2006-07-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000085488A Expired - Fee Related JP3801412B2 (ja) | 2000-03-27 | 2000-03-27 | Ｍｏｓレギュレータ回路 |
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| JP5522818B2 (ja) * | 2007-12-18 | 2014-06-18 | フリースケール セミコンダクター インコーポレイテッド | 増幅回路 |
| US9354649B2 (en) * | 2014-02-03 | 2016-05-31 | Qualcomm, Incorporated | Buffer circuit for a LDO regulator |
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2000
- 2000-03-27 JP JP2000085488A patent/JP3801412B2/ja not_active Expired - Fee Related
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