JP4528394B2 - アクティブ補償容量性の増加 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は電子回路の周波数補償、更に具体的に言えば、ミラー効果キャパシタのような補償キャパシタを持つ回路に関する。
【０００２】
【従来の技術及び課題】
フィードバックを持つ回路の安定性の性能は、位相余裕を高めるように補償を施すことによって改善される。位相余裕を改善する周知の方式は、利得段、例えば、２段増幅器回路の出力段と並列にミラー補償静電容量を追加することによって、ミラー効果を活用する。この様な形式により、極の分割と呼ばれる周知の望ましい現象が生じ、これによって回路に用いられる物理的なキャパシタの実効静電容量が有利に増倍される。ミラー補償静電容量を用いた増幅器回路の補償の背景については、例えば１９９３年にニューヨーク州のジョン・ワイリー・アンド・サンズ・インコーポレーテッド発行のポール・Ｒ・グレイ及びロバート・Ｇ・マイヤーの著書『アナログ集積回路の解析と設計』第３版第９章、特にｐｐ６０７−６２３を参照されたい。
ミラー補償静電容量のような補償静電容量を持つ回路から見た負荷静電容量が大きくなると、問題が起こる。このために、安定性を保つために、補償静電容量の数値を増加することが必要になる。しかし、補償静電容量を一層大きくすると、物理的により多くの場所を占める。しかし、これは、もちろん、それが傾向であるが、同じダイにより多くの回路を集積する環境で許されない贅沢である。
このため、回路に対するダイ面積の需要を増やすことなく、ミラー補償静電容量のような補償静電容量を持つ増幅器回路から見た一層大きな負荷静電容量を取り扱う方法の必要がある。更に、このようなキャパシタを用いる現存の回路設計のシリコン面積要求を最適にするとともに減らして、チップ・パッケージ密度を更に高くすることができるようにするとともに、こうして単一集積チップ・ソリューションを可能にする必要がある。
【０００３】
【課題を解決するための手段及び作用】
この発明は、入力ノードに印加された入力信号を増幅して、増幅器出力ノードに出力信号を発生する改良された補償増幅器を提供する。補償増幅器が、それに対する入力として作用する内部ノードを持つとともに第１段出力ノードを持つ第１の増幅段を含む。更に、第１の増幅段に結合されていて、それに対する入力として前記入力ノードを持つとともに前記増幅器出力ノードに出力信号を発生する第２の増幅段をも含む。出力ノード及び内部ノードの間にキャパシタが結合される。
この発明は、この用途に限らないが、ミラー補償静電容量を何倍かにする目的のために有利に用いることができる。
この明細書で言う「増幅器」という言葉は、演算増幅器のようななんら特定の形の増幅器に制限されない。そうではなく、この言葉は、それに対して印加された入力信号の増幅した形を作る任意の回路を指す。
この発明の上記並びにその他の特徴は、以下図面についてこの発明を詳しく説明するところから、当業者に明らかになろう。
【０００４】
【実施例】
図１はミラー補償キャパシタＣ１を含む従来の差動増幅器１０の回路図である。供給電圧Ｖ_DDが、電源レール１２とアース・レール１３の間に加えられる。シンク・バイアス電流ｉ_Bが入力線１４に与えられる。差分入力が加えられ、正に向かう信号Ｖ_pが入力線１６に加えられ、負に向かう信号Ｖ_nが入力線１８に加えられる。増幅器１０は２段構造である。第１の段２０は折返しカスコード差動増幅器である。第２の段２２はミラー補償ＰＭＯＳデバイス増幅器である。
第１の段２０では、線１６及び１８の差分入力が一対のＰＭＯＳデバイス２４、２６の夫々のゲートに加えられる。デバイス２４、２６の中に発生された差分電流がＮＭＯＳデバイス２８、３０に反映する。デバイス３０のドレインの電圧を出力ＰＭＯＳデバイス３２のゲートで感知する。デバイス３２のドレイン及びゲートの間に直列接続されたキャパシタＣ１及び抵抗Ｒ１が、増幅器１０のミラー補償をする。
【０００５】
増幅器１０の他方の回路が、増幅器１０で必要な種々のバイアスのために設けられている。すなわち、ＮＭＯＳデバイス３４が出力ＰＭＯＳトランジスタ３２に対する休止バイアス電流を作る。ＰＭＯＳデバイス構造３８は多重出力電流ミラーである。デバイス４０はダイオード接続であって、線１４の入力バイアス電流ｉ_Bに基づいて、安定な内部バイアス電圧を設定する。このため、この安定なバイアス電流ｉ_Bのミラーがデバイス４２、４４、４６及び４８によって作られる。デバイス４２のミラー電流がＮＭＯＳデバイス５０によって、ノード５２の別の安定なバイアス電圧に変換されるが、それがデバイス２８、３０のゲートをバイアスする。デバイス４４のミラー電流のミラーがＮＭＯＳ電流ミラー５４によって作られ、ノード５６を介してデバイス２８及びデバイス２４を通じて強制的に電流を発生する。同様に、デバイス４８のミラー電流のミラーがＮＭＯＳ電流ミラー５８によって作られ、ノード６０を介してデバイス３０及びデバイス２６を通じて強制的に電流を発生する。デバイス４６のミラー電流が、デバイス２４及び２６に対して安定なバイアス電流を供給する。最後に、電流ミラー６４が線６６及び６８を介して夫々デバイス２８及び３０に対する交流通路及び安定な電流源になる。
【０００６】
図１について説明した回路１０は既知であり、良好な性能を持つ。実際、ミラー補償キャパシタを使うと、実効的な補償静電容量が何倍かになり、極分割の望ましい既知の効果を高める。しかし、出力ノード３６の負荷静電容量が増加すると、回路１０の安定性を保つために、ミラー補償キャパシタＣ１の数値を増加しなければならない。この結果、キャパシタＣ１が、望む以上に或いは出来る以上にさえ、物理的な場所を占めることがある。
図２はこの発明の考えに従って設けられるミラー補償キャパシタＣ２を含む差動増幅器１００の回路図である。図１の回路１０と同様に、増幅器１００は２段構造であって、第１の段２０′が折返しカスコード差動増幅器であり、第２の段２２′がミラー補償ＰＭＯＳデバイス増幅器である。しかし、図１の回路１０と異なり、ミラー補償キャパシタＣ１及び抵抗Ｒ１は設けていない。
【０００７】
その代りに図２の回路１００は、出力ノード３６′と、二つのＮＭＯＳデバイス、すなわち、電流ミラー５４′を構成しているダイオード接続のＮＭＯＳデバイス１０４及びデバイス１０４に比べて１０倍のレシオにしたＮＭＯＳデバイス１０６のゲートに対する共通接続ノード１０２との間に接続されたキャパシタＣ２で構成される新規なキャパシタ装置を含む。キャパシタＣ２をこのように接続することにより、キャパシタＣ２を流れるフィードバック電流が増幅され、例えば高インピーダンス・ノード６８に達する前に、電流ミラー５４′によって１０倍に増倍される。この結果、高インピーダンス・ノード６８から見た負荷静電容量は、従来の考えで接続されたミラー増倍よりも１０倍大きくなる。このため、この発明によって、実効静電容量の増倍が行われ、これ自体増倍された実効静電容量である。
上に述べた増倍の倍数としての１０の値は、任意であって、例として選ばれたにすぎないことに注意されたい。利得、従って倍率が電流ミラー５４′による実効的な電流増幅により図２の回路で最終的に達成され、その制限は、電流ミラー５４′の物理的な制約または広がりに関係する。図２の回路では、電流ミラー５４′を流れる電流のミラー比、すなわち、デバイス１０６及びデバイス１０４の幅の比、従ってデバイス１０４に比べてデバイス１０６に流れる電流の比は１０である。この他の比、従ってこの他の静電容量の倍率も可能である。ＰＭＯＳデバイス４４の幅を同じ比で縮小する。最適の性能の釣合わせ（低入力オフセット）のために、ＰＭＯＳデバイス４８及び電流ミラー５８は、ＰＭＯＳデバイス４４及び電流ミラー５４と釣合うように作る。補償キャパシタ電流の増幅が鍵である。
図３は図２の増幅器回路の交流等価モデル２００を示す。モデル２００は第１の段２１０及び第２の段２２０の二つの段を持っている。図示のように、第１の段２１０では、差分入力電圧Ｖ_in（Ｖ_in＝Ｖ_p−Ｖ_n）が等価トランスコンダクタ２１２にｇ_m1Ｖ_inの電流を発生する。第２の段２２０では、ミラー補償静電容量Ｃ_mの入力に電圧Ｖ_xが見られ、交流電流Ｉ_xが内部抵抗Ｒ_iに流れる。電流Ｉ_xが１０倍に増倍されて、ブロック２１４を通じて入力回路２１０に反映する。
図３の回路モデル２００の伝達関数は次のように導き出すことができる。
【数１】

【数２】

【数３】

数式１、数式２及び数式３を組合せると次のようになる。
【数４】

【０００８】
数式４で、右側平面零点がないことに注意されたい。実際、左側平面（ＬＨＰ）零点が挿入される。このＬＨＰ零点を使って、第２の段２２′の出力ノード３７′と、第１の段２０′のデバイス１０４及び１０６の共通ゲート接続部分の間にキャパシタＣ２を接続することによって作り出された図２のループの補償を最適にすることができる。これがデバイス１０４のトランスコンダクタンスによって制御される。図２の回路１００の主要極が、高インピダンス・ノード６８と、第２の段２２′の利得の１０倍にミラー補償静電容量Ｃ２を乗じた値によって定められる。例えば、ＬＨＰ零点は、大体出力ノード３６′の極があるところに来るように設計することができる。その結果、極が取り消され、その為、位相余裕が増加する。
図４は、図１に示す回路及び図２に示す回路のような異なる回路の挙動のボード線図を示すグラフである。この図は、前段に述べた原理を理解する助けになる。図４には異なる２組の曲線２３６、２３８が示されている。この図からわかるように、横軸２３０はヘルツ単位に分割された周波数だけであるが、縦軸は二つあり、第１の軸２３２は、デシベル（“ＤＢ”）に分割された夫々の回路の利得を表し、第２の軸２３４は、入力信号の位相に対する出力信号の相対的な位相を度数単位で示している。第１組の曲線２３６は利得軸２３２に対して描かれており、これに対して第２組の曲線２３８は位相シフト軸２３４に対して描かれている。曲線２３８の組では、入力に比較した相対的な位相は０°であり、これは３６０°と同じである。図４に示すすべての回路で、周波数が高くなると、入力信号の位相に比べて、出力信号の位相は更に大きく遅れる傾向を持ち、従って、曲線２３８が何れも低下する傾向を持ち、周波数が高くなるにつれて位相が３６０°から減少する。更に、図４に示すすべての回路で、周波数が高くなるにつれて、利得が低下する傾向を持ち、従って、曲線２３６が何れも低下する傾向を持っていて、周波数の増加に伴って利得が減少することを示している。
第１の曲線２４０は、周波数に対する図１のように構成された代表的な回路の利得のグラフであり、ここで補償静電容量Ｃ１は２ｐＦである。第２の曲線２４２は、同じ回路に対する入力信号Ｖ_in＝Ｖ_p−Ｖ_nの位相に対する出力電圧Ｖ₀の相対的な位相を示すグラフである。曲線２４０に対して利得１になる点２４４が存在する周波数では、点２４６で示される相対的な位相が約１４０°であり、これは−２２０°の位相シフト、すなわち安定な動作のための−１８０°の限界より４０°大きいことを表す。
【０００９】
第３の曲線２４８は、周波数に対し、図１のように構成された代表的な回路の利得を示すグラフであり、補償静電容量Ｃ１は２０ｐＦである。第４の曲線２５０は、同じ回路に対するＶ_inの位相に対する出力信号Ｖ₀の相対的な位相を示すグラフである。曲線２４８に対する利得１の点２５２が存在する周波数で、点２５４によって示した相対的な位相が約２００°であり、これはわずか−１６０°の位相シフトであって、安定な動作のための−１８０°の限界以内である。
第５の曲線２５６は周波数に対する図２のように構成された代表的な回路の利得を示すグラフであり、ここで補償静電容量Ｃ２は２ｐＦである。第６の曲線２５８は、同じ回路に対する入力信号Ｖ_inの位相に比べた出力信号Ｖ₀の相対的な位相を示すグラフである。曲線２５６に対する利得１の点２６０が存在する周波数では、同じく点２６０で示した相対的な位相は約２７０°であり、これはわずか−９０°の位相シフトであって、これも十分に安定な動作のための−１８０°の限界以内である。実際、利得１の周波数をかなり超えても、安定な動作が続く。このため、曲線２５８を図示のように延長して位相余裕を増加することは、どうすれば、図２の回路の安定性を高めるように、ＬＨＰ零点を戦略的に配置することができるかを示している。
この方式は、ミラー補償静電容量を持っていない簡単な補償増幅器にも拡張することができる。図５はこのような一つの構成を示している。この場合、この方式を使って補償キャパシタＣを実効的に増倍する。ＮＭＯＳデバイスＭＮ２はＮＭＯＳデバイスＭＮ１より１０倍大きく、倍率が１１になる。電流Ｉ_xをＭＮ１で感知し、ＮＭ２によって１０倍に増倍する。このため、実効容量性電流はＩ_x＋１０Ｉ_xであり、倍率が１１になり、やはり任意に選ばれた倍率になる。この実施例ではＬＨＰ零点がやはり挿入されている。図６に示す交流等価回路モデルによって示されるその結果の伝達関数は大まかに言うと次のようになる。
【数５】

数式１及び数式２が依然として成立する。図６で
【数６】

であることに注意されたい。
【００１０】
最後に、ここで開示した回路はすべてＭＯＳデバイスで作られているが、この発明の考えがバイポーラ・デバイスで作られた回路にも用いられることに注意されたい。例えば、バイポーラ電流ミラーを図２のＮＭＯＳ電流ミラー５４′と大体同じように電流増幅器に使って、静電容量の実効的な増倍を行うことができる。
この発明並びにその利点をここに開示した実施例の幾つかの変形とともに詳しく説明したが、この発明の範囲を逸脱せずに、特許請求の範囲によって定められる通りに、この実施例にこの他の変更、置換及び修正を加えることができることは言うまでもない。
【図面の簡単な説明】
【図１】ミラー補償キャパシタを含む従来の差動増幅器の回路図。
【図２】この発明の考えによって設けられたミラー補償キャパシタを含む差動増幅器の回路図。
【図３】図２の増幅器回路の交流回路モデルを示す回路図。
【図４】図１に示した回路及び図２に示した回路のような異なる回路の挙動のボーデ線図を示すグラフ。
【図５】この発明の考えに従って考えられる補償キャパシタを含む簡単な増幅器の回路図。
【図６】図５の増幅器回路の交流等価回路モデルを示す回路図。
【符号の説明】
１２ 電源レール
１３ アース・レール
１４，１６，１８ 入力線
２４，２６，５４，５８ 第1の増幅段
３６ 増幅器出力ノード
５２，５６ ノード
５４’，６４ 電流ミラー
６０ 第１段出力ノード
６８ 第２段出力ノード
１００ ミラー補償増幅器
１０２ 内部ノード
Ｃ２ キャパシタ

Claims (5)

1. 増幅器入力に印加された入力信号を増幅して増幅器出力に出力信号を発生するミラー補償増幅器において、
   それに対する入力として前記増幅器入力と電流入力のための内部ノードを持つとともに第１段出力ノードを持つ第１の増幅段と、
   第２段出力ノードを持ち、前記第１段出力ノードに結合されることにより前記第１の増幅段とともに折り返しカスコード増幅回路を構成する第２の増幅段と、
   前記第２段出力ノードに結合された第３段入力ノードを持ち、前記増幅器出力に前記出力信号を発生する第３の増幅段と、
   前記増幅器出力及び前記内部ノードの間に結合されていて、電圧モード利得を持たせるキャパシタを含むミラー補償増幅器。
2. 前記第１の増幅段は入力ノードを有する電流ミラー回路を含み、前記第１の増幅段の前記内部ノードは前記電流ミラー回路の前記入力ノードである、請求項１に記載されたミラー補償増幅器。
3. 前記電流ミラー回路はダイオード接続トランジスタと出力トランジスタとからなり、前記電流ミラー回路の前記入力ノードはダイオード接続トランジスタおよび出力トランジスタの共通ゲート接続ノードである請求項２に記載されたミラー補償増幅器。
4. 前記出力トランジスタは前記ダイオード接続トランジスタの１０倍の電流を生成する、請求項３に記載されたミラー補償増幅器。
5. 増幅器入力に印加された差分入力信号を増幅して増幅器出力に出力信号を発生するミラー補償増幅器において、
   前記差分入力信号の電圧を差分入力電流に変換する差動増幅器と、
   バイアス電圧源と、第１のＦＥＴ及び第２のＦＥＴと、
   いずれも一方の前記差分入力電流を前記第１及び第２のＦＥＴの一方に対してミラー接続し、前記第１の電流ミラーが共通ゲート接続ノードを持つ第３のＦＥＴ及び第４のＦＥＴで構成され、前記第２の電流ミラーが共通ゲート接続ノードを持つ第５のＦＥＴ及び第６のＦＥＴで構成される第１及び第２の電流ミラーと、
   前記第１のＦＥＴ及び前記第２のＦＥＴに対して電流を供給する第３の電流ミラーと、
   そのゲートで前記第１のＦＥＴ及び前記第２のＦＥＴの内の一方の電圧を感知するとともに、そのソースが電圧源に接続された第７のＦＥＴと、
   前記第７のＦＥＴのドレインに電流を供給する電流源と、
   一方の極板が前記電流源及び第７のＦＥＴの共通接続ノードに接続されていて、他方の極板が前記第１の電流ミラー及び前記第２の電流ミラーの内の一方の共通ゲート接続ノードに接続されているキャパシタを含むミラー補償増幅器。

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