JP3580409B2 - オフセット調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オフセット調整回路に関し、特に高入力インピーダンス且つ広帯域であると共に回路構成が単純なオフセット調整回路に関する。
【０００２】
【従来の技術】
従来のオフセット調整回路はオシロスコープ等の入力回路において入力される入力信号の直流成分を調整して後段の回路に供給するため、前記入力信号のオフセットを調整する回路である。
【０００３】
図２はこのような従来のオフセット調整回路の一例を示す構成ブロック図である。図２において１は入力信号を供給する信号源、２，３，６，７，８，９，１２，１３，１６及び１７は抵抗、４及び１０は容量、５及び１１は演算増幅器、１４はＰＮＰトランジスタ（以下、単にトランジスタと呼ぶ。）、１５は定電圧源、１８は接合形電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴと呼ぶ。）、１９は可変電圧源、１００は入力端子、１０１は出力端子、１０２はオフセット電圧入力端子である。
【０００４】
また、２，３，５〜１１は直流バッファ回路５０を、１２〜１８はソースフォロワ回路５１をそれぞれ構成している。
【０００５】
信号源１の一端は入力端子１００に接続され、入力端子１００は抵抗２の一端及び容量４の一端に接続される。抵抗２の他端は抵抗３の一端及び演算増幅器５の非反転入力端子に接続され、演算増幅器５の出力端子は抵抗６の一端及び抵抗８の一端に接続される。また、抵抗６の他端は抵抗７の一端及び演算増幅器５の反転入力端子に接続される。
【０００６】
抵抗８の他端は抵抗９の一端、容量１０の一端及び演算増幅器１１の非反転入力端子にそれぞれ接続され、演算増幅器１１の出力端子は抵抗１３の一端に接続される。
【０００７】
一方、容量４の他端は抵抗１６の一端及びＦＥＴ１８のゲートに接続され、ＦＥＴ１８のソースは抵抗１７の一端に接続される。抵抗１６の他端は出力端子１０１に接続されると共にトランジスタ１４のコレクタ、抵抗７及び抵抗１７の他端にそれぞれ接続される。
【０００８】
トランジスタ１４のエミッタは抵抗１２の一端及び抵抗１３の他端に接続され、トランジスタ１４のベースは定電圧源１５の負出力端子に接続される。また、可変電圧源１９の正出力端子はオフセット電圧入力端子１０２に接続され、オフセット電圧入力端子１０２は抵抗９の他端に接続される。
【０００９】
さらに、信号源１の他端、抵抗３の他端、容量１０の他端、演算増幅器１１の反転入力端子及び可変電圧源１９の負出力端子はそれぞれ接地され、抵抗１２の他端及び定電圧源１５の正出力端子は正電圧源”Ｖｃｃ”にそれぞれ接続され、ＦＥＴ１８のドレインは負電圧源”Ｖｅｅ”に接続される。
【００１０】
ここで、図２に示す従来例の動作を説明する。信号源１から入力される入力信号のうち信号成分は容量４を介してソースフォロワ回路５１に供給され、入力信号のうち直流成分は直流バッファ回路５０に供給される。
【００１１】
直流バッファ回路５０の出力はソースフォロワ回路５１を構成するトランジスタ１４のエミッタに制御電流を注入してオフセット電圧を調整し、出力端子１０１からは抵抗７を介して直流バッファ回路５０に負帰還がかかる。このため、出力端子１０１に現れる出力信号の直流電位を一定値に制御する。また、可変電圧源１９の出力電圧が演算増幅器５の出力から減算されてトランジスタ１４のエミッタに供給される。
【００１２】
例えば、抵抗２，３，６及び７の抵抗値が互いに等しく、さらに抵抗８及び９の抵抗値が等しい場合には、入力信号の電圧を”Ｖｉｎ”、出力信号の電圧を”Ｖｏｕｔ”、可変電圧源１９の出力電圧を”Ｖｏｆｓ”とすれば、
Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｓ （１）
となる。
【００１３】
この結果、入力信号の直流成分に負帰還をかけて一定値に制御すると共に可変電圧源の出力電圧を減算して信号成分をバッファリングするソースフォロワ回路に供給する制御電流値を調整することにより、入力信号のオフセットを自由に調整することが可能になる。
【００１４】
【発明が解決しようとする課題】
しかし、図２に示す従来例では入力信号の直流成分を制御するための直流バッファ回路５０における制御が複雑なためコスト高となり、オフセット調整回路の入力抵抗は抵抗２及び抵抗３の直列接続になるため入力抵抗値が低くなってしまうと言った問題点があった。
【００１５】
また、高周波成分が演算増幅器５に印加されてしまい誤動作が生じる場合があり、低周波波形の形状が悪化する恐れがある。さらに、信号経路に帰還が存在するため過大入力時の回路の復帰が遅くなってしまうと言った問題点があった。
従って本発明が解決しようとする課題は、高入力インピーダンス且つ広帯域であると共に回路構成が単純なオフセット調整回路を実現することにある。
【００１６】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力信号の直流成分を調整して出力するオフセット調整回路において、
前記入力信号を出力端子に接続する容量と、前記入力信号が入力される第１のソースフォロワ回路と、この第１のソースフォロワ回路の出力のオフセットを制御して前記出力端子に出力する第１のオフセット制御回路と、可変電圧が入力される第２のソースフォロワ回路と、この第２のソースフォロワ回路の出力のオフセットを制御する第２のオフセット制御回路と、前記第２のオフセット制御回路の出力が基準電圧になるように前記第１及び第２のオフセット制御回路にバイアス電圧を供給するバイアス制御回路とを備えたことにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００１７】
請求項２記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第１のソースフォロワ回路が、
ドレインが負電圧源に接続され前記入力信号がゲートに入力される第１の電界効果トランジスタと、一端が正電圧源に接続され他端が前記第１の電界効果トランジスタのソースに接続される第１の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００１８】
請求項３記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第２のソースフォロワ回路が、
ドレインが負電圧源に接続され前記可変電圧がゲートに入力される第２の電界効果トランジスタと、一端が正電圧源に接続され他端が前記第２の電界効果トランジスタのソースに接続される第２の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００１９】
請求項４記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第１のオフセット制御回路が、
前記第１のソースフォロワ回路の出力が一端に接続される第１の抵抗と、ソースが正電圧源に接続され前記第１の抵抗の他端がドレインに接続されると共に前記バイアス制御回路の出力がゲートに接続される第３の電界効果トランジスタと、一端が負電圧源に接続され前記第３の電界効果トランジスタのドレインに他端が接続される第３の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００２０】
請求項５記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第２のオフセット制御回路が、
前記第２のソースフォロワ回路の出力が一端に接続される第２の抵抗と、ソースが正電圧源に接続され前記第２の抵抗の他端がドレインに接続されると共に前記バイアス制御回路の出力がゲートに接続される第４の電界効果トランジスタと、一端が負電圧源に接続され前記第４の電界効果トランジスタのドレインに他端が接続される第４の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００２１】
請求項６記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記バイアス制御回路が、
前記基準電圧を出力する定電圧源と、前記第２のオフセット制御回路の出力が非反転入力端子に接続され反転入力端子に前記基準電圧が接続されると共に出力がバイアス電圧として前記第１及び第２のオフセット制御回路に供給される演算増幅器とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００２２】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るオフセット調整回路の一実施例を示す構成回路図である。図１において１ａは入力信号を供給する信号源、２０は容量、２１，２３，２６及び３０はＭＯＳ電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴと呼ぶ。）、２２，２５，２７及び２９は定電流源、２４及び２８は抵抗、３１は演算増幅器、３２は定電圧源、３３は可変電圧源、１００ａは入力端子、１０１ａは出力端子、１０２ａはオフセット電圧入力端子、１０３は基準電圧入力端子である。
【００２３】
また、２１及び２２はソースフォロワ回路５２を、２７及び３０はソースフォロワ回路５３を、２３〜２５はオフセット制御回路５４を、２６，２８及び２９はオフセット制御回路５５を、３１及び３２はバイアス制御回路５６をそれぞれ構成している。
【００２４】
信号源１ａの一端は入力端子１００ａに接続され、入力端子１００ａは容量２０の一端及びＦＥＴ２１のゲートに接続され、ＦＥＴ２１のソースは定電流源２２の一端及び抵抗２４の一端にそれぞれ接続される。
【００２５】
抵抗２４の他端は出力端子１０１ａに接続されると共に容量２０の他端、定電流源２５の一端及びＦＥＴ２３のドレインにそれぞれ接続される。
【００２６】
また、可変電圧源３３の正出力端子はオフセット入力端子１０２ａに接続され、オフセット入力端子１０２ａはＦＥＴ３０のベースに接続される。ＦＥＴ３０のソースは定電流源２７の一端及び抵抗２８の一端にそれぞれ接続される。
【００２７】
抵抗２８の他端は定電流源２９の一端及びＦＥＴ２６のドレイン、演算増幅器３１の非反転入力端子にそれぞれ接続され、演算増幅器３１の出力端子はＦＥＴ２３及び２６のゲートに接続される。また、演算増幅器３１の反転入力端子は基準電圧入力端子１０３に接続され、基準電圧入力端子１０３は定電圧源３２の正出力端子に接続される。
【００２８】
さらに、信号源１ａの他端、定電圧源３２の負出力端子及び可変電圧源３３の負出力端子はそれぞれ接地され、定電流源２２及び定電流源２７の他端とＦＥＴ２３及びＦＥＴ２６のソースとは正電圧源”Ｖｄｄ”にそれぞれ接続され、定電流源２５及び定電流源２９の他端とＦＥＴ２１及びＦＥＴ３０のドレインとは負電圧源”Ｖｓｓ”に接続される。
【００２９】
ここで、図１に示す実施例の動作を説明する。信号源１ａから入力される入力信号のうち信号成分は容量２０を介して直接出力端子１０１ａから出力される。一方、直流成分はソースフォロワ回路５２及びオフセット制御回路５４を介して出力端子１０１ａに出力される。
【００３０】
もし、ＦＥＴ２３のバイアス電圧である演算増幅器３１の出力電圧が一定値であればＦＥＴ２３に流れる制御電流”Ｉ２３”もまた一定値となるので、定電流源２５の出力電流を”Ｉ２５”、抵抗２４に流れる電流を”Ｉ２４”とすれば、
Ｉ２４＝Ｉ２３−Ｉ２５ （２）
となる。
【００３１】
従って、抵抗２４の抵抗値を”Ｒ２４”、抵抗２４における電圧降下を”Ｖ２４”とすれば、
となる。
【００３２】
すなわち、入力信号の電圧を”Ｖｉｎ’”、出力信号の電圧を”Ｖｏｕｔ’”、ＦＥＴ２１のソース・ゲート間電圧を”Ｖｓｇ２１”とすれば、
となる。
【００３３】
式（４）から分かるように出力信号の電圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖｉｎ’”に一定の電圧を加算した電圧となる。また、その値は制御電流”Ｉ２３”により制御される。
【００３４】
但し、式（４）の第２項以降の項は温度変動や電源変動等によって変動してしまう。例えば、ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”は温度変動等によりその値が変化し、また抵抗２４の温度係数により抵抗２４における電圧降下”Ｖ２４”もまた変動する。また、例えば、電源変動によりＦＥＴ２１のドレイン・ソース間電圧が変化するのでＦＥＴの特性上ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”もまた変化する。
【００３５】
一方、可変電圧源３３から入力される直流成分はソースフォロワ回路５３及びオフセット制御回路５５を介して演算増幅器３１の非反転入力端子に出力されるので前述と同様に、可変電圧源３３の出力電圧を”Ｖｏｆｓ’”、演算増幅器３１の非反転入力端子の電圧、言い換えれば、オフセット制御回路５５の出力を”Ｖｐ”、ＦＥＴ３０のソース・ゲート間電圧を”Ｖｓｇ３０”、抵抗２８における電圧降下を”Ｖ２８”とすれば、
Ｖｐ＝Ｖｏｆｓ’＋Ｖｓｇ３０＋Ｖ２８ （５）
となる。
【００３６】
ここで、演算増幅器３１の反転入力端子には定電圧源３２の基準電圧が印加され、演算増幅器３１の出力端子はＦＥＴ２６のゲートに接続され、且つ、ＦＥＴ２６のドレインが演算増幅器３１の非反転入力端子に接続されているので、演算増幅器３１の非反転入力端子の電圧”Ｖｐ”は温度変動や電源変動のみならず可変電圧源３３の出力電圧にも関わりなく常に定電圧源３２の基準電圧に制御されることになる。
【００３７】
すなわち、定電圧源３２の基準電圧を”Ｖｒｅｆ”とすれば、
Ｖｐ＝Ｖｒｅｆ （６）
となり、可変電圧源３３の出力電圧”Ｖｏｆｓ’”用いて書き換えれば、
Ｖｐ＝Ｖｏｆｓ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （７）
となる。
【００３８】
このため、演算増幅器３１の非反転入力端子の電圧”Ｖｐ”は演算増幅器３１の制御動作により温度変動や電源変動等の影響に関わりなく、オフセット入力端子１０２ａに印加される電圧に対して”（Ｖｒｅｆ−Ｖｏｆｓ’）”が加算された電圧となる。
【００３９】
従って、ソースフォロワ回路５２及び５３の回路定数を整合させれば、ＦＥＴ２６に流れる制御電流”Ｉ２６”は、
Ｉ２６＝Ｉ２３ （８）
となり、出力端子１０１ａの電圧”Ｖｏｕｔ”は演算増幅器３１の制御動作により温度変動や電源変動等の影響に関わりなく、入力端子１００ａに印加される電圧に対して”（Ｖｒｅｆ−Ｖｏｆｓ’）”が加算された電圧となる。
【００４０】
すなわち、
Ｖｏｕｔ’＝Ｖｉｎ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （９）
となる。
【００４１】
式（９）から分かるようにソースフォロワ回路５３及びバイアス制御回路５４の働きにより、例えば、ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”や抵抗２４における電圧降下”Ｖ２４”の温度変動や電源変動に起因する電圧変動が除去されることになる。
【００４２】
このため、温度変動や電源変動に関わりなく出力信号の電圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖｉｎ’”に一定の電圧”（Ｖｒｅｆ−Ｖｏｆｓ’）”を加算した電圧となる。
【００４３】
この結果、バイアス制御回路５４でオフセット電圧が印加されるソースフォロワ回路５３及びオフセット制御回路５４の動作を制御すると共に入力電圧が印加されるソースフォロワ回路５２及びオフセット制御回路５５を同一条件で制御することにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００４４】
また、入力信号が直接ＦＥＴ２１のゲートに接続される構成なので入力抵抗をほぼ無限大にすることができ、信号の通過経路に帰還が無いので波形品質を良好に保つことができ、過大入力時の復帰も従来例と比べて早くすることができる。
【００４５】
さらに、回路構成が単純なのでソースフォロワ回路５２及び５３やオフセット制御回路５４及び５５の回路定数の整合が容易なＩＣ上に構築することが可能になる。
【００４６】
なお、図１に示す実施例ではＦＥＴとしてＭＯＳ電界効果トランジスタを例示したが特にこれに限定される訳ではなく、接合形電界効果トランジスタ、ＭＥＳＦＥＴ等であっても構わない。
【００４７】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項６の発明によれば、バイアス制御回路でオフセット電圧が印加される第２のソースフォロワ回路及び第２のオフセット制御回路の動作を制御すると共に入力電圧が印加される第１のソースフォロワ回路及び第１のオフセット制御回路を同一条件で制御することにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００４８】
また、入力信号が直接電界効果トランジスタのゲートに接続される構成なので入力抵抗をほぼ無限大にすることができ、信号の通過経路に帰還が無いので波形品質を良好に保つことができ、過大入力時の復帰も従来例と比べて早くすることができる。さらに、回路構成が単純なのでソースフォロワ回路及びオフセット制御回路の回路定数の整合が容易なＩＣ上に構築することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るオフセット調整回路の一実施例を示す構成回路図である。
【図２】従来のオフセット調整回路の一例を示す構成ブロック図である。
【符号の説明】
１，１ａ 信号源
２，３，６，７，８，９，１２，１３，１６，１７，２４，２８ 抵抗
４，１０，２０ 容量
５，１１，３１ 演算増幅器
１４ ＰＮＰトランジスタ
１５，３２ 定電圧源
１８ 接合形電界効果トランジスタ
１９，３３ 可変電圧源
２１，２３，２６，３０ ＭＯＳ電界効果トランジスタ
２２，２５，２７，２９ は定電流源
５０ 直流バッファ回路
５１，５２，５３ ソースフォロワ回路
５４，５５ オフセット制御回路
５６ バイアス制御回路
１００，１００ａ 入力端子
１０１，１０１ａ 出力端子
１０２，１０２ａ オフセット電圧入力端子
【発明の属する技術分野】
本発明は、オフセット調整回路に関し、特に高入力インピーダンス且つ広帯域であると共に回路構成が単純なオフセット調整回路に関する。
【０００２】
【従来の技術】
従来のオフセット調整回路はオシロスコープ等の入力回路において入力される入力信号の直流成分を調整して後段の回路に供給するため、前記入力信号のオフセットを調整する回路である。
【０００３】
図２はこのような従来のオフセット調整回路の一例を示す構成ブロック図である。図２において１は入力信号を供給する信号源、２，３，６，７，８，９，１２，１３，１６及び１７は抵抗、４及び１０は容量、５及び１１は演算増幅器、１４はＰＮＰトランジスタ（以下、単にトランジスタと呼ぶ。）、１５は定電圧源、１８は接合形電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴと呼ぶ。）、１９は可変電圧源、１００は入力端子、１０１は出力端子、１０２はオフセット電圧入力端子である。
【０００４】
また、２，３，５〜１１は直流バッファ回路５０を、１２〜１８はソースフォロワ回路５１をそれぞれ構成している。
【０００５】
信号源１の一端は入力端子１００に接続され、入力端子１００は抵抗２の一端及び容量４の一端に接続される。抵抗２の他端は抵抗３の一端及び演算増幅器５の非反転入力端子に接続され、演算増幅器５の出力端子は抵抗６の一端及び抵抗８の一端に接続される。また、抵抗６の他端は抵抗７の一端及び演算増幅器５の反転入力端子に接続される。
【０００６】
抵抗８の他端は抵抗９の一端、容量１０の一端及び演算増幅器１１の非反転入力端子にそれぞれ接続され、演算増幅器１１の出力端子は抵抗１３の一端に接続される。
【０００７】
一方、容量４の他端は抵抗１６の一端及びＦＥＴ１８のゲートに接続され、ＦＥＴ１８のソースは抵抗１７の一端に接続される。抵抗１６の他端は出力端子１０１に接続されると共にトランジスタ１４のコレクタ、抵抗７及び抵抗１７の他端にそれぞれ接続される。
【０００８】
トランジスタ１４のエミッタは抵抗１２の一端及び抵抗１３の他端に接続され、トランジスタ１４のベースは定電圧源１５の負出力端子に接続される。また、可変電圧源１９の正出力端子はオフセット電圧入力端子１０２に接続され、オフセット電圧入力端子１０２は抵抗９の他端に接続される。
【０００９】
さらに、信号源１の他端、抵抗３の他端、容量１０の他端、演算増幅器１１の反転入力端子及び可変電圧源１９の負出力端子はそれぞれ接地され、抵抗１２の他端及び定電圧源１５の正出力端子は正電圧源”Ｖｃｃ”にそれぞれ接続され、ＦＥＴ１８のドレインは負電圧源”Ｖｅｅ”に接続される。
【００１０】
ここで、図２に示す従来例の動作を説明する。信号源１から入力される入力信号のうち信号成分は容量４を介してソースフォロワ回路５１に供給され、入力信号のうち直流成分は直流バッファ回路５０に供給される。
【００１１】
直流バッファ回路５０の出力はソースフォロワ回路５１を構成するトランジスタ１４のエミッタに制御電流を注入してオフセット電圧を調整し、出力端子１０１からは抵抗７を介して直流バッファ回路５０に負帰還がかかる。このため、出力端子１０１に現れる出力信号の直流電位を一定値に制御する。また、可変電圧源１９の出力電圧が演算増幅器５の出力から減算されてトランジスタ１４のエミッタに供給される。
【００１２】
例えば、抵抗２，３，６及び７の抵抗値が互いに等しく、さらに抵抗８及び９の抵抗値が等しい場合には、入力信号の電圧を”Ｖｉｎ”、出力信号の電圧を”Ｖｏｕｔ”、可変電圧源１９の出力電圧を”Ｖｏｆｓ”とすれば、
Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｓ （１）
となる。
【００１３】
この結果、入力信号の直流成分に負帰還をかけて一定値に制御すると共に可変電圧源の出力電圧を減算して信号成分をバッファリングするソースフォロワ回路に供給する制御電流値を調整することにより、入力信号のオフセットを自由に調整することが可能になる。
【００１４】
【発明が解決しようとする課題】
しかし、図２に示す従来例では入力信号の直流成分を制御するための直流バッファ回路５０における制御が複雑なためコスト高となり、オフセット調整回路の入力抵抗は抵抗２及び抵抗３の直列接続になるため入力抵抗値が低くなってしまうと言った問題点があった。
【００１５】
また、高周波成分が演算増幅器５に印加されてしまい誤動作が生じる場合があり、低周波波形の形状が悪化する恐れがある。さらに、信号経路に帰還が存在するため過大入力時の回路の復帰が遅くなってしまうと言った問題点があった。
従って本発明が解決しようとする課題は、高入力インピーダンス且つ広帯域であると共に回路構成が単純なオフセット調整回路を実現することにある。
【００１６】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力信号の直流成分を調整して出力するオフセット調整回路において、
前記入力信号を出力端子に接続する容量と、前記入力信号が入力される第１のソースフォロワ回路と、この第１のソースフォロワ回路の出力のオフセットを制御して前記出力端子に出力する第１のオフセット制御回路と、可変電圧が入力される第２のソースフォロワ回路と、この第２のソースフォロワ回路の出力のオフセットを制御する第２のオフセット制御回路と、前記第２のオフセット制御回路の出力が基準電圧になるように前記第１及び第２のオフセット制御回路にバイアス電圧を供給するバイアス制御回路とを備えたことにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００１７】
請求項２記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第１のソースフォロワ回路が、
ドレインが負電圧源に接続され前記入力信号がゲートに入力される第１の電界効果トランジスタと、一端が正電圧源に接続され他端が前記第１の電界効果トランジスタのソースに接続される第１の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００１８】
請求項３記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第２のソースフォロワ回路が、
ドレインが負電圧源に接続され前記可変電圧がゲートに入力される第２の電界効果トランジスタと、一端が正電圧源に接続され他端が前記第２の電界効果トランジスタのソースに接続される第２の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００１９】
請求項４記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第１のオフセット制御回路が、
前記第１のソースフォロワ回路の出力が一端に接続される第１の抵抗と、ソースが正電圧源に接続され前記第１の抵抗の他端がドレインに接続されると共に前記バイアス制御回路の出力がゲートに接続される第３の電界効果トランジスタと、一端が負電圧源に接続され前記第３の電界効果トランジスタのドレインに他端が接続される第３の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００２０】
請求項５記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記第２のオフセット制御回路が、
前記第２のソースフォロワ回路の出力が一端に接続される第２の抵抗と、ソースが正電圧源に接続され前記第２の抵抗の他端がドレインに接続されると共に前記バイアス制御回路の出力がゲートに接続される第４の電界効果トランジスタと、一端が負電圧源に接続され前記第４の電界効果トランジスタのドレインに他端が接続される第４の定電流源とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００２１】
請求項６記載の発明は、
請求項１記載の発明であるオフセット調整回路において、
前記バイアス制御回路が、
前記基準電圧を出力する定電圧源と、前記第２のオフセット制御回路の出力が非反転入力端子に接続され反転入力端子に前記基準電圧が接続されると共に出力がバイアス電圧として前記第１及び第２のオフセット制御回路に供給される演算増幅器とから構成されることにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００２２】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るオフセット調整回路の一実施例を示す構成回路図である。図１において１ａは入力信号を供給する信号源、２０は容量、２１，２３，２６及び３０はＭＯＳ電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、単にＦＥＴと呼ぶ。）、２２，２５，２７及び２９は定電流源、２４及び２８は抵抗、３１は演算増幅器、３２は定電圧源、３３は可変電圧源、１００ａは入力端子、１０１ａは出力端子、１０２ａはオフセット電圧入力端子、１０３は基準電圧入力端子である。
【００２３】
また、２１及び２２はソースフォロワ回路５２を、２７及び３０はソースフォロワ回路５３を、２３〜２５はオフセット制御回路５４を、２６，２８及び２９はオフセット制御回路５５を、３１及び３２はバイアス制御回路５６をそれぞれ構成している。
【００２４】
信号源１ａの一端は入力端子１００ａに接続され、入力端子１００ａは容量２０の一端及びＦＥＴ２１のゲートに接続され、ＦＥＴ２１のソースは定電流源２２の一端及び抵抗２４の一端にそれぞれ接続される。
【００２５】
抵抗２４の他端は出力端子１０１ａに接続されると共に容量２０の他端、定電流源２５の一端及びＦＥＴ２３のドレインにそれぞれ接続される。
【００２６】
また、可変電圧源３３の正出力端子はオフセット入力端子１０２ａに接続され、オフセット入力端子１０２ａはＦＥＴ３０のベースに接続される。ＦＥＴ３０のソースは定電流源２７の一端及び抵抗２８の一端にそれぞれ接続される。
【００２７】
抵抗２８の他端は定電流源２９の一端及びＦＥＴ２６のドレイン、演算増幅器３１の非反転入力端子にそれぞれ接続され、演算増幅器３１の出力端子はＦＥＴ２３及び２６のゲートに接続される。また、演算増幅器３１の反転入力端子は基準電圧入力端子１０３に接続され、基準電圧入力端子１０３は定電圧源３２の正出力端子に接続される。
【００２８】
さらに、信号源１ａの他端、定電圧源３２の負出力端子及び可変電圧源３３の負出力端子はそれぞれ接地され、定電流源２２及び定電流源２７の他端とＦＥＴ２３及びＦＥＴ２６のソースとは正電圧源”Ｖｄｄ”にそれぞれ接続され、定電流源２５及び定電流源２９の他端とＦＥＴ２１及びＦＥＴ３０のドレインとは負電圧源”Ｖｓｓ”に接続される。
【００２９】
ここで、図１に示す実施例の動作を説明する。信号源１ａから入力される入力信号のうち信号成分は容量２０を介して直接出力端子１０１ａから出力される。一方、直流成分はソースフォロワ回路５２及びオフセット制御回路５４を介して出力端子１０１ａに出力される。
【００３０】
もし、ＦＥＴ２３のバイアス電圧である演算増幅器３１の出力電圧が一定値であればＦＥＴ２３に流れる制御電流”Ｉ２３”もまた一定値となるので、定電流源２５の出力電流を”Ｉ２５”、抵抗２４に流れる電流を”Ｉ２４”とすれば、
Ｉ２４＝Ｉ２３−Ｉ２５ （２）
となる。
【００３１】
従って、抵抗２４の抵抗値を”Ｒ２４”、抵抗２４における電圧降下を”Ｖ２４”とすれば、
【００３２】
すなわち、入力信号の電圧を”Ｖｉｎ’”、出力信号の電圧を”Ｖｏｕｔ’”、ＦＥＴ２１のソース・ゲート間電圧を”Ｖｓｇ２１”とすれば、
【００３３】
式（４）から分かるように出力信号の電圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖｉｎ’”に一定の電圧を加算した電圧となる。また、その値は制御電流”Ｉ２３”により制御される。
【００３４】
但し、式（４）の第２項以降の項は温度変動や電源変動等によって変動してしまう。例えば、ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”は温度変動等によりその値が変化し、また抵抗２４の温度係数により抵抗２４における電圧降下”Ｖ２４”もまた変動する。また、例えば、電源変動によりＦＥＴ２１のドレイン・ソース間電圧が変化するのでＦＥＴの特性上ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”もまた変化する。
【００３５】
一方、可変電圧源３３から入力される直流成分はソースフォロワ回路５３及びオフセット制御回路５５を介して演算増幅器３１の非反転入力端子に出力されるので前述と同様に、可変電圧源３３の出力電圧を”Ｖｏｆｓ’”、演算増幅器３１の非反転入力端子の電圧、言い換えれば、オフセット制御回路５５の出力を”Ｖｐ”、ＦＥＴ３０のソース・ゲート間電圧を”Ｖｓｇ３０”、抵抗２８における電圧降下を”Ｖ２８”とすれば、
Ｖｐ＝Ｖｏｆｓ’＋Ｖｓｇ３０＋Ｖ２８ （５）
となる。
【００３６】
ここで、演算増幅器３１の反転入力端子には定電圧源３２の基準電圧が印加され、演算増幅器３１の出力端子はＦＥＴ２６のゲートに接続され、且つ、ＦＥＴ２６のドレインが演算増幅器３１の非反転入力端子に接続されているので、演算増幅器３１の非反転入力端子の電圧”Ｖｐ”は温度変動や電源変動のみならず可変電圧源３３の出力電圧にも関わりなく常に定電圧源３２の基準電圧に制御されることになる。
【００３７】
すなわち、定電圧源３２の基準電圧を”Ｖｒｅｆ”とすれば、
Ｖｐ＝Ｖｒｅｆ （６）
となり、可変電圧源３３の出力電圧”Ｖｏｆｓ’”用いて書き換えれば、
Ｖｐ＝Ｖｏｆｓ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （７）
となる。
【００３８】
このため、演算増幅器３１の非反転入力端子の電圧”Ｖｐ”は演算増幅器３１の制御動作により温度変動や電源変動等の影響に関わりなく、オフセット入力端子１０２ａに印加される電圧に対して”（Ｖｒｅｆ−Ｖｏｆｓ’）”が加算された電圧となる。
【００３９】
従って、ソースフォロワ回路５２及び５３の回路定数を整合させれば、ＦＥＴ２６に流れる制御電流”Ｉ２６”は、
Ｉ２６＝Ｉ２３ （８）
となり、出力端子１０１ａの電圧”Ｖｏｕｔ”は演算増幅器３１の制御動作により温度変動や電源変動等の影響に関わりなく、入力端子１００ａに印加される電圧に対して”（Ｖｒｅｆ−Ｖｏｆｓ’）”が加算された電圧となる。
【００４０】
すなわち、
Ｖｏｕｔ’＝Ｖｉｎ’＋（Ｖｒｅｆ−Ｖｏｆｓ’） （９）
となる。
【００４１】
式（９）から分かるようにソースフォロワ回路５３及びバイアス制御回路５４の働きにより、例えば、ＦＥＴ２１のソース・ゲート間電圧”Ｖｓｇ２１”や抵抗２４における電圧降下”Ｖ２４”の温度変動や電源変動に起因する電圧変動が除去されることになる。
【００４２】
このため、温度変動や電源変動に関わりなく出力信号の電圧”Ｖｏｕｔ’”は入力信号の電圧”Ｖｉｎ’”に一定の電圧”（Ｖｒｅｆ−Ｖｏｆｓ’）”を加算した電圧となる。
【００４３】
この結果、バイアス制御回路５４でオフセット電圧が印加されるソースフォロワ回路５３及びオフセット制御回路５４の動作を制御すると共に入力電圧が印加されるソースフォロワ回路５２及びオフセット制御回路５５を同一条件で制御することにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００４４】
また、入力信号が直接ＦＥＴ２１のゲートに接続される構成なので入力抵抗をほぼ無限大にすることができ、信号の通過経路に帰還が無いので波形品質を良好に保つことができ、過大入力時の復帰も従来例と比べて早くすることができる。
【００４５】
さらに、回路構成が単純なのでソースフォロワ回路５２及び５３やオフセット制御回路５４及び５５の回路定数の整合が容易なＩＣ上に構築することが可能になる。
【００４６】
なお、図１に示す実施例ではＦＥＴとしてＭＯＳ電界効果トランジスタを例示したが特にこれに限定される訳ではなく、接合形電界効果トランジスタ、ＭＥＳＦＥＴ等であっても構わない。
【００４７】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項６の発明によれば、バイアス制御回路でオフセット電圧が印加される第２のソースフォロワ回路及び第２のオフセット制御回路の動作を制御すると共に入力電圧が印加される第１のソースフォロワ回路及び第１のオフセット制御回路を同一条件で制御することにより、温度変動や電源変動に関わりなく入力信号の電圧に一定の電圧を加算した電圧を出力することが可能となる。
【００４８】
また、入力信号が直接電界効果トランジスタのゲートに接続される構成なので入力抵抗をほぼ無限大にすることができ、信号の通過経路に帰還が無いので波形品質を良好に保つことができ、過大入力時の復帰も従来例と比べて早くすることができる。さらに、回路構成が単純なのでソースフォロワ回路及びオフセット制御回路の回路定数の整合が容易なＩＣ上に構築することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るオフセット調整回路の一実施例を示す構成回路図である。
【図２】従来のオフセット調整回路の一例を示す構成ブロック図である。
【符号の説明】
１，１ａ 信号源
２，３，６，７，８，９，１２，１３，１６，１７，２４，２８ 抵抗
４，１０，２０ 容量
５，１１，３１ 演算増幅器
１４ ＰＮＰトランジスタ
１５，３２ 定電圧源
１８ 接合形電界効果トランジスタ
１９，３３ 可変電圧源
２１，２３，２６，３０ ＭＯＳ電界効果トランジスタ
２２，２５，２７，２９ は定電流源
５０ 直流バッファ回路
５１，５２，５３ ソースフォロワ回路
５４，５５ オフセット制御回路
５６ バイアス制御回路
１００，１００ａ 入力端子
１０１，１０１ａ 出力端子
１０２，１０２ａ オフセット電圧入力端子
Claims (6)
- 入力信号の直流成分を調整して出力するオフセット調整回路において、
前記入力信号を出力端子に接続する容量と、
前記入力信号が入力される第１のソースフォロワ回路と、
この第１のソースフォロワ回路の出力のオフセットを制御して前記出力端子に出力する第１のオフセット制御回路と、
可変電圧が入力される第２のソースフォロワ回路と、
この第２のソースフォロワ回路の出力のオフセットを制御する第２のオフセット制御回路と、
前記第２のオフセット制御回路の出力が基準電圧になるように前記第１及び第２のオフセット制御回路にバイアス電圧を供給するバイアス制御回路と
を備えたことを特徴とするオフセット調整回路。 - 前記第１のソースフォロワ回路が、
ドレインが負電圧源に接続され前記入力信号がゲートに入力される第１の電界効果トランジスタと、一端が正電圧源に接続され他端が前記第１の電界効果トランジスタのソースに接続される第１の定電流源とから構成されることを特徴とする
請求項１記載のオフセット調整回路。 - 前記第２のソースフォロワ回路が、
ドレインが負電圧源に接続され前記可変電圧がゲートに入力される第２の電界効果トランジスタと、一端が正電圧源に接続され他端が前記第２の電界効果トランジスタのソースに接続される第２の定電流源とから構成されることを特徴とする
請求項１記載のオフセット調整回路。 - 前記第１のオフセット制御回路が、
前記第１のソースフォロワ回路の出力が一端に接続される第１の抵抗と、ソースが正電圧源に接続され前記第１の抵抗の他端がドレインに接続されると共に前記バイアス制御回路の出力がゲートに接続される第３の電界効果トランジスタと、一端が負電圧源に接続され前記第３の電界効果トランジスタのドレインに他端が接続される第３の定電流源とから構成されることを特徴とする
請求項１記載のオフセット調整回路。 - 前記第２のオフセット制御回路が、
前記第２のソースフォロワ回路の出力が一端に接続される第２の抵抗と、ソースが正電圧源に接続され前記第２の抵抗の他端がドレインに接続されると共に前記バイアス制御回路の出力がゲートに接続される第４の電界効果トランジスタと、一端が負電圧源に接続され前記第４の電界効果トランジスタのドレインに他端が接続される第４の定電流源とから構成されることを特徴とする
請求項１記載のオフセット調整回路。 - 前記バイアス制御回路が、
前記基準電圧を出力する定電圧源と、前記第２のオフセット制御回路の出力が非反転入力端子に接続され反転入力端子に前記基準電圧が接続されると共に出力がバイアス電圧として前記第１及び第２のオフセット制御回路に供給される演算増幅器とから構成されることを特徴とする
請求項１記載のオフセット調整回路。
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