JPH11511280A - 供給の独立のバイアス電圧および電流を発生するための低電圧バイアス回路 - Google Patents

Abstract

(57)【要約】 スレショルド電圧Ｖｔおよび飽和電圧の和に等しい供給電圧で作動可能なＣＭＯＳバイアス回路。ＰＭＯＳトランジスタＰ₁の電流に比例する電流は、負帰還ループ（Ｐ₂，Ｎ₃，Ｐ₅，Ｐ₄）によりＰＭＯＳトランジスタＰ₄を通して流れるようになさしめられる。ＰＭＯＳトランジスタＰ₄はＰＭＯＳトランジスタＰ₅と電流ミラーを形成し、それゆえＮＭＯＳトランジスタＮ₃の電流はＰＭＯＳトランジスタＰ₁の電流に比例する。トランジスタＮ₃は、そのゲート−ソース間電圧をスレショルド電圧Ｖｔよりわずかに高くするため、大きなＷ／Ｌを有する。したがって、バイアス電圧Ｖ_BはＶｔ／Ｒの電流のため必要とされるトランジスタＰ₂のゲート−ソース間電圧と等しい。ここに、Ｒは抵抗ＲＳの抵抗値。供給電圧Ｖ_DDにおける変化は、トランジスタＰ₁を通る電流を、したがってまたトランジスタＮ₃を通るそれを、および抵抗ＲＳを通るそれを、変化させる。抵抗ＲＳを通る電流における変化は、トランジスタＰ₂におけるチャネル短縮効果のためのトランジスタＰ₂の電流の増大によってもたらされる。最終結果は、供給電圧Ｖ_DDの変化でも一定の状態を維持するバイアス電圧Ｖ_Bとなる。ＰＭＯＳトランジスタＰ₃は、非常に低い供給電圧のため、トランジスタＮ₃の電流を増大させ、バイアス電圧Ｖ_Bを一定の値に維持するために、追加されうる。

Description

【発明の詳細な説明】 供給の独立のバイアス電圧および電流を発生するための低電圧バイアス回路 本発明は、バイアス電圧および電流を発生するためのバイアス回路に関する。 このようなバイアス回路は、例えば、混合形式(mixed-mode)のＣＭＯＳ集積回 路に使用されうるものであり、ここに、この集積回路では、同一の半導体基板上 にアナログおよびディジタル回路が集積される。 将来のポータブルシステムのために、この回路は、ＭＯＳトランジスタのスレ ショルド電圧をほんの少し上回る、供給電圧へ低下させ作動させる必要がある。 そうした回路に必要とされる重要な構築部分は、供給が独立した(supply-indepe ndent)バイアス電圧および電流を提供するバイアス回路である。加えるに、高周 波の供給の干渉(supply interference)−これは、概して、その回路のディジタ ル部分により引き起こされる−が、そのアナログ部分の高品質な性能を可能なら しめるために除去されねばならない。 図１は、Ｐ．Ｒ．グレイおよびＲ．Ｇ．メイヤによる“「アナログ集積回路の 分析と設計」第２版，ウイリ，ニューヨーク，１９８４年，図４．２４ａ”で知 られた、スレショルド基準（参照）(threshold-referenced)のバイアス回路を示 す。しかしながら、これは、トランジスタＰ_AおよびＮ_Aにおける２つの積み重な るゲート−ソース間の電圧降下と、トランジスタＮ_Bのドレイン−ソース間の飽 和電圧とを含むので、低供給電圧のためには、適していない。また、この既知の バイアス回路は、供給の変動に対して、十分に調整されない。 本発明の目的は、低供給電圧へ低下させた、供給の独立したバイアス電圧およ び電流を発生することの可能な、バイアス回路を提供することである。 本発明によれば、 第１の供給端子、第２の供給端子、およびバイアス電圧端子と、 第１の伝導性のタイプ(conductivity type)の第１および第２のトランジスタ を含み、電流入力端子と、前記バイアス電圧端子に結合された電流出力端子と、 前記第２の供給端子に結合された共通端子とを有する第１の電流ミラーと、 前記第１の伝導性のタイプと逆の第２の伝導性のタイプの第３および第４のト ランジスタを含み、電流入力端子と、前記第１の電流ミラーの電流出力端子と前 記バイアス電圧端子とに結合された電流出力端子と、前記第１の供給端子に結合 された共通端子とを有する第２の電流ミラーと、 前記第１の電流ミラーの電流入力端子に電流を供給するため、前記第１の供給 端子と前記第１の電流ミラーの電流入力端子との間に結合された電流供給手段と 、 ゲートと、前記第２の供給端子に結合されたソースと、前記第２の電流ミラー の電流入力端子に結合されたドレインとを有する、前記第１の伝導性のタイプの 第５のトランジスタと、 前記第５のトランジスタのゲートおよびソースと並列に結合した抵抗性手段と 、 前記バイアス電圧端子に結合されたゲートと、前記第１の供給端子に結合され たソースと、前記第５のトランジスタのゲートに結合されたドレインとを有する 、前記第２の伝導性のタイプの第６のトランジスタと を含む、バイアス回路が提供される。 本発明によるバイアス回路は、スレショルド電圧と飽和電圧の和と同等の供給 電圧へ下げて作動する。それは、図１に表された既知のバイアス回路と同様に、 第１の供給端子に関して、供給の影響を受けない、スレショルド基準の、バイア ス電圧を発生する。このバイアス電圧は、第５のトランジスタのスレショルド電 圧を抵抗性手段の抵抗で除したのと等価な値を有する電流のために必要とされる 、第６のトランジスタのゲート−ソース間電圧に等しい。供給電圧の変化は、第 ５のトランジスタのゲート−ソース間電圧に、対応する変化を生じさせる。それ ゆえに、抵抗性手段および第６のトランジスタを通る電流は、第６のトランジス タのゲート−ソース間電圧およびバイアス電圧に変化を生じさせるように、比例 的に変化する。この変化は、第６のトランジスタのチャネル短縮効果(channel-s hortening effect)によって第６のトランジスタのドレイン電流により中和され る。最終的に得られるものは、供給電圧の変化でも実質的に一定であるところの バイアス電圧である。 このバイアス回路は、さらに、バイアス電圧端子に結合されたゲートと、第１ の供給端子に結合されたソースと、第５のトランジスタのドレインに結合された ドレインとを有する、第２の伝導性のタイプの第７のトランジスタを、含みうる 。この第７のトランジスタは、非常に低い供給電圧のために第５のトランジスタ の電流を増大し、および一定のバイアス電圧を維持するため、わずかな正帰還量 を与えるために追加されうる。 本発明のこれら、および他の態様は、添付の図面に関して明らかにされ、およ び説明される。 図１は、従来のバイアス回路の回路図を示し、 図２は、本発明によるバイアス回路の回路図を示す。 これらの図において、同じまたは類似の要素は、同一の参照符号を有する。 図１は、従来のバイアス回路を示す。供給電圧Ｖ_DDは、正の供給端子ＶＰと、 信号グランドとして使われる負の供給端子ＶＮとの間に、結合される。ＰＭＯＳ トランジスタＰ_Aのソースは、正の供給端子ＶＰに接続され、これに対して、そ のトランジスタＰ_Aの相互接続されたゲートおよびドレインは、バイアス電圧端 子ＢＶＴに接続されている。したがって、バイアス電圧Ｖ_Bは、そのトランジス タＰ_Aのゲート−ソース電圧に等しい。抵抗Ｒ_Bにより供給される電流は、トラン ジスタＮ_Aに流れるのを強いられる。そして、これを適切に生じさせるため、ト ランジスタＮ_Aのゲート−ソース電圧が、この抵抗Ｒ_Bにより供給される電流に適 応されるように、トランジスタＮ_Bは、抵抗Ｒ_Aに電流を十分に供給する必要があ る。トランジスタＰ_Aを通る電流は、このトランジスタＮ_Aのゲート−ソース間電 圧に比例するところの、抵抗Ｒ_Aを通して流れる電流に対応する。このバイアス 電圧回路は、上述したように、供給電圧Ｖ_DDに関連するスレショルド基準のバイ アス電圧Ｖ_Bを生成する。トランジスタＰ_Aを通る電流は、このＮＭＯＳトランジ スタＮ_AおよびＮ_B、および抵抗Ｒ_AおよびＲ_Bを含むループによって、決定される 。このトランジスタＰ_Aを通る電流の評価される写し(scaled copies)は、ソース 、ゲートおよびドレインがそれぞれ正の供給端子ＶＰ、バイアス電圧端子ＢＶＴ およびバイアス電流端子ＢＣＴに接続された、−またはそれ以上のＰＭＯＳトラ ンジスタＰ_Bによって、得られる。最も低くて可能な供給電圧Ｖ_DDは、トランジ スタＮ_AおよびＰ_Aの各ゲート−ソース間電圧、およびトランジスタＮ_Bのドレイ ン−ソース間の飽和電圧の和に対応する。供給電圧Ｖ_DDの 増大は、トランジスタＮ_Aを通る電流の増加、および抵抗Ｒ_Bにかかる電圧の増加 を生じさせる。かくて、これは、トランジスタＰ_Aを通る電流の増加、およびバ イアス電圧Ｖ_Bの増加を引き起こす。これがため、図１のこのバイアス回路は、 供給電圧の変動に対して、十分には調整がなされない。 図２は、本発明に従うバイアス回路を示す。このバイアス回路は、電流入力端 子ＩＴ１、バイアス電圧端子ＢＶＴに結合する電流出力端子ＯＴ１、および第２ の供給端子ＶＮに結合する共通端子を有する第１の電流ミラーＣＭ１と、電流入 力端子ＩＴ２、第１の電流ミラーＣＭ１の電流出力端子ＯＴ１とバイアス電圧端 子ＢＶＴとに結合する電流出力端子ＯＴ２、および第１の供給端子ＶＰに結合す る共通端子を有する第２の電流ミラーＣＭ２とを、含む。この電流ミラーＣＭ１ の電流入力端子ＩＴ１は、ＰＭＯＳトランジスタＰ₁のドレインに結合され、こ こに、そのトランジスタＰ₁のソースは正の供給端子ＶＰに接続され、そのトラ ンジスタＰ₁のゲートは負の供給端子ＶＮに接続されている。このトランジスタ Ｐ₁は、抵抗によって置き換えることができる。電流ミラーＣＭ２の電流入力端 子ＩＴ２は、ＮＭＯＳトランジスタＮ₃のドレインに結合され、ここに、そのト ランジスタＮ₃のソースは負の供給端子ＶＮに結合されている。抵抗ＲＳは、こ のトランジスタＮ₃のゲートとソース間に接続されている。 このバイアス回路は、さらに、バイアス電圧端子ＢＶＴに結合されたゲート、 第１の供給端子ＶＰに結合されたソース、およびトランジスタＮ₃のゲートに結 合されたドレインを有するＰＭＯＳトランジスタＰ₂を含み、バイアス電圧端子 ＢＶＴに結合されたゲート、第１の供給端子ＶＰに結合されたソース、およびト ランジスタＮ₃のドレインに結合されたドレインを有する、オプション（随意） のＰＭＯＳトランジスタＰ₃と、バイアス電圧端子ＢＶＴに結合されたゲート、 ならびに正の供給端子ＶＰに結合されたソースおよびドレインを有する、オプシ ョンのＰＭＯＳトランジスタＰ₆と、バイアス電圧端子ＢＶＴに結合されたゲー ト、第１の供給端子ＶＰに結合されたソース、およびバイアス電流端子ＢＣＴに 結合されたドレインを有する、一またはそれ以上のオプションのＰＭＯＳトラン ジスタＰ₇とを、含む。 電流ミラーＣＭ１は、ＮＭＯＳトランジスタＮ₁およびＮ₂の手段をもって提 供される。このトランジスタＮ₁およびＮ₂の各ソースは、共通端子ＣＴ１に接続 される。このトランジスタＮ₁およびＮ₂の各ゲートは、相互に接続され、さらに 、そのトランジスタＮ₁のドレインに接続される。このトランジスタＮ₁のドレイ ンは、電流入力端子ＩＴ１に接続され、そして、トランジスタＮ₂のドレインは 、電流出力端子ＯＴ１に接続される。電流ミラーＣＭ２は、ＰＭＯＳトランジス タＰ₄およびＰ₅の手段をもって提供される。ここに、これらトランジスタＰ₄お よびＰ₅は、上記トランジスタＮ₁およびＮ₂の場合と同様の態様で、その電流入 力端子ＩＴ２、電流出力端子ＯＴ２および共通端子ＣＴ２に接続される。 図２から明らかなように、このバイアス回路は、トランジスタＰ₂のスレショ ルド電圧とトランジスタＮ₂のドレイン−ソース間の飽和電圧Ｖ_DSsatとの和に等 しい供給電圧Ｖ_DDへ下げて作動する。もっとも、より小さい最小の供給電圧に関 するときは、より精巧な電流ミラー構成、例えば、カスコードされた電流ミラー 、あるいはウイルソン電流ミラー、が必要とされるかもしれない。 このバイアス回路は、以下のように作動する。最初、トランジスタＰ₃および Ｐ₆は無視するものとする。トランジスタＰ₁は、弱い(weak)トランジスタ、すな わち、幅(width)を長さ(length)で除した比（Ｗ／Ｌ）が小さく、小さなトラン スコンダクタンス率(transconductance factor)のトランジスタである。このト ランジスタＰ₁の電流は、電流ミラーＣＭ１のミラー比により減じられ、トラン ジスタＰ₂，Ｎ₃，Ｐ₅，およびＰ₄で構成される負帰還ループによってトランジス タＰ₄に流れるようになさしめられる。トランジスタＰ₄およびＰ₅は電流ミラー を形成しているので、このトランジスタＮ₃の電流は、トランジスタＰ₁の電流に 比例する。トランジスタＮ₃は、そのゲート−ソース間電圧がスレショルド電圧 Ｖｔよりわずかに高くなるようにするために、強い(strong)、すなわち、大きな Ｗ／Ｌのトランジスタに選ばれる。したがって、トランジスタＰ₂の電流は、お おむねＶｔ／Ｒに等しく、ここに、Ｒは抵抗ＲＳの抵抗値である。バイアス電圧 Ｖ_Bは、それゆえに、トランジスタＰ₂を通るＶｔ／Ｒの電流のために必要とされ る、このトランジスタＰ₂のゲート−ソース間電圧と等しい。オプションのトラ ンジスタＰ₇によって供給されるバイアス電流Ｉ_Bは、Ｖｔ／Ｒに比例 するものとなる。 供給電圧の変動の作用は、２部分（要素）がある。仮に、供給電圧Ｖ_DDが増大 するものとする。第一は、トランジスタＮ₃およびＰ₁の電流は比例し、両トラン ジスタは飽和させられることから、トランジスタＮ₃のゲート−ソース間電圧は 、その供給電圧Ｖ_DDにおける増加に比例して増大することになる。それゆえに、 抵抗ＲＳを通る電流もまた、比例的に増大することになる。第二は、トランジス タＰ₂のソース−ドレイン間電圧は、その供給電圧Ｖ_DDに従って増大する。した がって、そのチャネル短縮効果のせいで、トランジスタＰ₂のドレイン電流は、 その供給電圧Ｖ_DDにおける増加に比例して増大することになる。チャネル短縮の ゆえのトランジスタＰ₂の電流の増大によって、抵抗ＲＳを通る電流における増 大がもたらされるよう、斯くバイアス回路を構成することで、そのバイアス電圧 Ｖ_Bは供給電圧Ｖ_DDの変化でも一定の状態に保たれるようにするのを達成するこ とができる。 トランジスタＰ₃−これは非常に弱いものである−が、わずかな正帰還量を与 えるために追加されうる。これは、もっぱら、非常に低い供給電圧にとって、ト ランジスタＮ₃の電流を増大させ、そして、上述の如くにバイアス電圧Ｖ_Bを一定 の値に維持するために、適切なものとなる。もし、トランジスタＰ₃があまり強 いものであると、望ましくないヒステリシスが生じうる。 トランジスタＰ₆は、前述のトランジスタＰ₂，Ｎ₃，Ｐ₅，およびＰ₄の負帰還 ループを安定させるための補償キャパシタとして作用する。トランジスタＰ₆は 、正の供給端子ＶＰとバイアス電圧端子ＢＶＴの間に接続したキャパシタで置き 換えることができる。大きな、あるいはトランジスタＰ₇のように多くのトラン ジスタがバイアスされるような適用にあっては、十分な静電容量が、そのとき存 在するので、トランジスタＰ6は省略されうる。この方法における補償の利点は 、バイアス電圧端子ＢＶＴとトランジスタＮ₃との間のキャパシタのミラー効果 の媒介によるよりもむしろ、Ｖ_Bを発生させるとき、正の供給端子ＶＰでの高周 波干渉が除去されることにある。 ＰＭＯＳトランジスタをＮＭＯＳトランジスタにより置き換えることによって 、およびその逆によって、グランドに関してバイアス電圧を発生するところの、 バ イアス回路が得られる。図２のこのバイアス回路は、スレショルド電圧Ｖｔが約 ０．９ＶのＮおよびＰデバイス双方のための、１．２μのｎ−ウエル（ｎ−ｗｅ ｌｌ）ディジタルＣＭＯＳプロセスでの製造のために、設計されたものである。 この設計の詳細は、表１により与えられている。ＷおよびＬは、トランジスタの 幅および長さを意味する。抵抗ＲＳは、抵抗値Ｒ＝８０ｋΩのｎ−ウエル抵抗と した。 測定されたバイアス電圧Ｖ_Bは、Ｖ_DD＝１．１３０Ｖから５Ｖへ９ｍＶずつ変 化させたとき、１．１２３Ｖであった。調整は、わずかにバイアス電圧Ｖ_Bより ７ｍＶ高く、スレショルド電圧Ｖｔより２２０ｍＶ高い、供給電圧へ下げて保持 される。この性能は、トランジスタＰ₂におけるチャネル短縮効果、およびトラ ンジスタＰ₃により与えられた正帰還のために、コンダクタンスがキャンセルさ れた結果である。

───────────────────────────────────────────────────── 【要約の続き】 でも一定の状態を維持するバイアス電圧Ｖ_Bとなる。Ｐ ＭＯＳトランジスタＰ₃は、非常に低い供給電圧のた め、トランジスタＮ₃の電流を増大させ、バイアス電圧 Ｖ_Bを一定の値に維持するために、追加されうる。

Claims (1)

1. 【特許請求の範囲】 １．第１の供給端子（ＶＰ）、第２の供給端子（ＶＮ）、およびバイアス電圧端 子（ＶＢＴ）と、 第１の伝導性のタイプの第１（Ｎ₁）および第２（Ｎ₂）のトランジスタを含 み、電流入力端子（ＩＴ１）と、前記バイアス電圧端子（ＢＶＴ）に結合された 電流出力端子（ＯＴ１）と、前記第２の供給端子（ＶＮ）に結合された共通端子 とを有する第１の電流ミラー（ＣＭ１）と、 前記第１の伝導性のタイプと逆の第２の伝導性のタイプの第３（Ｎ₄）およ び第４（Ｎ₅）のトランジスタを含み、電流入力端子（ＩＴ２）と、前記第１の 電流ミラー（ＣＭ１）の電流出力端子（ＯＴ１）と前記バイアス電圧端子（ＢＶ Ｔ）とに結合された電流出力端子（ＯＴ２）と、前記第１の供給端子（ＶＰ）に 結合された共通端子とを有する第２の電流ミラー（ＣＭ２）と、 前記第１の電流ミラー（ＣＭ１）の電流入力端子（ＩＴ１）に電流を供給す るため、前記第１の供給端子（ＶＰ）と前記第１の電流ミラー（ＣＭ１）の電流 入力端子（ＩＴ１）との間に結合された電流供給手段（Ｐ₁）と、 ゲートと、前記第２の供給端子（ＶＮ）に結合されたソースと、前記第２の 電流ミラー（ＣＭ２）の電流入力端子（ＩＴ２）に結合されたドレインとを有す る、前記第１の伝導性のタイプの第５のトランジスタ（Ｎ₃）と、 前記第５のトランジスタ（Ｎ₃）のゲートおよびソースと並列に結合した抵 抗性手段（ＲＳ）と、 前記バイアス電圧端子（ＢＶＴ）に結合されたゲートと、前記第１の供給端 子（ＶＰ）に結合されたソースと、前記第５のトランジスタ（Ｎ₃）のゲートに 結合されたドレインとを有する、前記第２の伝導性のタイプの第６のトランジス タ（Ｐ₂）と を含む、ことを特徴とするバイアス回路。 ２．前記バイアス電圧端子（ＢＶＴ）に結合されたゲートと、前記第１の供給端 子（ＶＰ）に結合されたソースと、前記第５のトランジスタ（Ｎ₃）のドレイン に結合されたドレインとを有する、前記第２の伝導性のタイプの第７のトラ ンジスタ（Ｐ₃）を、さらに含む、ことを特徴とする請求の範囲１に記載のバイ アス回路。 ３．前記第１の供給端子（ＶＰ）と前記バイアス電圧端子（ＢＶＴ）との間に結 合された容量性手段（Ｐ₆）を、さらに含む、ことを特徴とする請求の範囲１ま たは２に記載のバイアス回路。 ４．前記容量性手段は、 前記バイアス電圧端子（ＢＶＴ）に結合されたゲートを有し、および前記第 １の供給端子（ＶＰ）に接続されたソースおよびドレインを有する、前記第２の 伝導性のタイプの第８のトランジスタ（Ｐ₆）を含む、ことを特徴とする請求の 範囲３に記載のバイアス回路。 ５．前記バイアス電圧端子（ＢＶＴ）、前記第１の供給端子（ＶＰ）、およびバ イアス電流端子（ＢＣＴ）にそれぞれ結合されたゲート、ソース、およびドレイ ンを有する、前記第２の伝導性のタイプの第９のトランジスタ（Ｐ₇）を、さら に含む、ことを特徴とする請求の範囲１、２、３または４に記載のバイアス回路 。 ６．前記電流供給手段は、 前記第２の供給端子（ＶＮ）、前記第１の供給端子（ＶＰ）、および前記第 １の電流ミラー（ＣＭ１）の電流入力端子（ＩＴ１）にそれぞれ結合されたゲー ト、ソース、およびドレインを有する、前記第２の伝導性のタイプの第１０のト ランジスタ（Ｐ₁）を含む、ことを特徴とする請求の範囲１、２、３、４または ５に記載のバイアス回路。 ７．前記第１（Ｎ₁）および第２（Ｎ₂）のトランジスタのそれぞれのソースは前 記第１の電流ミラー（ＣＭ１）の共通端子（ＣＴ１）に結合され、前記第１（Ｎ₁ ）および第２（Ｎ₂）のトランジスタのそれぞれのゲートは前記第１のトランジ スタ（Ｎ₁）のドレインに結合され、前記第１のトランジスタ（Ｎ₁）のドレイン は前記第１の電流ミラー（ＣＭ１）の電流入力端子（ＩＴ１）に結合され、前記 第２のトランジスタ（Ｎ₂）のドレインは前記第１の電流ミラー（ＣＭ１）の電 流出力端子（ＯＴ１）に結合されている、ことを特徴とする請求の範囲１、２、 ３、４、５または６に記載のバイアス回路。 ８．前記第３（Ｐ₄）および第４（Ｐ₅）のトランジスタのそれぞれのソースは前 記第２の電流ミラー（ＣＭ２）の共通端子（ＣＴ２）に結合され、前記第３（Ｐ₄ ）および第４（Ｐ₅）のトランジスタのそれぞれのゲートは前記第４のトランジ スタ（Ｐ₅）のドレインに結合され、前記第４のトランジスタ（Ｐ₅）のドレイン は前記第２の電流ミラー（ＣＭ２）の電流入力端子（ＩＴ２）に結合され、前記 第３のトランジスタ（Ｐ₄）のドレインは前記第２の電流ミラー（ＣＭ２）の電 流出力端子（ＯＴ２）に結合されている、ことを特徴とする請求の範囲１、２、 ３、４、５、６または７に記載のバイアス回路。