JPH07122950A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- JPH07122950A JPH07122950A JP6028705A JP2870594A JPH07122950A JP H07122950 A JPH07122950 A JP H07122950A JP 6028705 A JP6028705 A JP 6028705A JP 2870594 A JP2870594 A JP 2870594A JP H07122950 A JPH07122950 A JP H07122950A
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- fets
- fet
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Abstract
(57)【要約】
【目的】 高い周波数帯域が得られ、周波数帯域が安定
で、高入力インピーダンスである可変利得増幅器を実現
する。 【構成】 可変利得増幅器において、２つの入力電圧が
入力される差動入力回路と、この差動入力回路の２つの
出力電流がそれぞれ入力され、抵抗値を変化させること
により利得を変化させる利得制御手段と、この利得制御
手段の２つの出力電流に基づき出力電圧を出力する出力
段回路と、出力電圧を出力段回路に負帰還させる帰還回
路とを設ける。また、利得制御手段に温度補償回路を設
ける。
で、高入力インピーダンスである可変利得増幅器を実現
する。 【構成】 可変利得増幅器において、２つの入力電圧が
入力される差動入力回路と、この差動入力回路の２つの
出力電流がそれぞれ入力され、抵抗値を変化させること
により利得を変化させる利得制御手段と、この利得制御
手段の２つの出力電流に基づき出力電圧を出力する出力
段回路と、出力電圧を出力段回路に負帰還させる帰還回
路とを設ける。また、利得制御手段に温度補償回路を設
ける。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換器等に用い
られる可変利得増幅器に関し、特に温度変動の影響が少
なく、周波数帯域が安定で、高入力インピーダンスであ
る可変利得増幅器に関する。
られる可変利得増幅器に関し、特に温度変動の影響が少
なく、周波数帯域が安定で、高入力インピーダンスであ
る可変利得増幅器に関する。
【０００２】
【従来の技術】可変利得増幅器はＡ／Ｄ変換器、ディジ
タル・オシロスコープ、シグナルコンディショナ等にお
いて用いられている。図８はこのような従来の可変利得
増幅器の一例を示す回路図であり、ここではスイッチド
・キャパシタで構成された可変利得増幅器を示してい
る。図８において１は演算増幅器、２は容量、３，４及
び５はそれぞれ容量値の異なるｎ個の容量の内の１，２
及びｎ番目の容量、６，７，８，９，１０，１１，１２
及び１３はスイッチ、１００は入力電圧、１０１は出力
電圧である。
タル・オシロスコープ、シグナルコンディショナ等にお
いて用いられている。図８はこのような従来の可変利得
増幅器の一例を示す回路図であり、ここではスイッチド
・キャパシタで構成された可変利得増幅器を示してい
る。図８において１は演算増幅器、２は容量、３，４及
び５はそれぞれ容量値の異なるｎ個の容量の内の１，２
及びｎ番目の容量、６，７，８，９，１０，１１，１２
及び１３はスイッチ、１００は入力電圧、１０１は出力
電圧である。
【０００３】入力電圧１００はスッイチ６の入力端子に
入力され、スイッチ６の一方の出力端子は接地され、他
方の出力端子は容量２の一端に接続される。容量２の他
端はスイッチ７の入力端子に接続され、スイッチ７の一
方の出力端子は接地され、他方の出力端子は演算増幅器
１の反転入力端子、スイッチ８，１０及び１２の一端に
接続される。
入力され、スイッチ６の一方の出力端子は接地され、他
方の出力端子は容量２の一端に接続される。容量２の他
端はスイッチ７の入力端子に接続され、スイッチ７の一
方の出力端子は接地され、他方の出力端子は演算増幅器
１の反転入力端子、スイッチ８，１０及び１２の一端に
接続される。
【０００４】スイッチ８，１０及び１２の他端は容量
３，４及び５の一端にそれぞれ接続され、容量３，４及
び５の他端はスイッチ９，１１及び１３の一端にそれぞ
れ接続される。スイッチ９，１１及び１３の他端は出力
電圧１０１として出力されると共に演算増幅器１の出力
端子に接続される。また、演算増幅器１の非反転入力端
子は接地される。
３，４及び５の一端にそれぞれ接続され、容量３，４及
び５の他端はスイッチ９，１１及び１３の一端にそれぞ
れ接続される。スイッチ９，１１及び１３の他端は出力
電圧１０１として出力されると共に演算増幅器１の出力
端子に接続される。また、演算増幅器１の非反転入力端
子は接地される。
【０００５】ここで、図８に示す従来例の動作について
説明する。容量２の容量値を”ＣIN”とし、容量３，４
及び５の容量値をそれぞれ”Ｃf1”，”Ｃf2”及び”Ｃ
fn”とした場合、例えばスイッチ１０及び１１を”Ｏ
Ｎ”、その他のスイッチを”ＯＦＦ”とすれば図８に示
す従来例の利得は”ＣIN／Ｃf2”となる。但し、スイッ
チ６及び７は従来例がスイッチド・キャパシタとして動
作するために適当な周期等でＯＮ／ＯＦＦされる。
説明する。容量２の容量値を”ＣIN”とし、容量３，４
及び５の容量値をそれぞれ”Ｃf1”，”Ｃf2”及び”Ｃ
fn”とした場合、例えばスイッチ１０及び１１を”Ｏ
Ｎ”、その他のスイッチを”ＯＦＦ”とすれば図８に示
す従来例の利得は”ＣIN／Ｃf2”となる。但し、スイッ
チ６及び７は従来例がスイッチド・キャパシタとして動
作するために適当な周期等でＯＮ／ＯＦＦされる。
【０００６】一般に前記ｎ個の容量の内”ｉ”番目の容
量を選択すれば利得は”ＣIN／Ｃfi”となり、前記ｎ個
の容量の選択方法によって利得を可変にすることが可能
となる。
量を選択すれば利得は”ＣIN／Ｃfi”となり、前記ｎ個
の容量の選択方法によって利得を可変にすることが可能
となる。
【０００７】
【発明が解決しようとする課題】しかし、図８に示す従
来例ではスイッチド・キャパシタで構成されているた
め、周波数帯域が利得により変動し、高入力インピーダ
ンスの実現が困難である。また、スイッチド・キャパシ
タは一般に低速動作であるため高い周波数帯域を得るの
が困難である。さらに、ＩＣ内部で容量を用いることに
なり、余分な工程が必要になってしまう。従って本発明
の目的は、高い周波数帯域が得られ、周波数帯域が安定
で、高入力インピーダンスである可変利得増幅器を実現
することにある。
来例ではスイッチド・キャパシタで構成されているた
め、周波数帯域が利得により変動し、高入力インピーダ
ンスの実現が困難である。また、スイッチド・キャパシ
タは一般に低速動作であるため高い周波数帯域を得るの
が困難である。さらに、ＩＣ内部で容量を用いることに
なり、余分な工程が必要になってしまう。従って本発明
の目的は、高い周波数帯域が得られ、周波数帯域が安定
で、高入力インピーダンスである可変利得増幅器を実現
することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明の第１では、可変利得増幅器におい
て、２つの入力電圧が入力される差動入力回路と、この
差動入力回路の２つの出力電流がそれぞれ入力され、抵
抗値を変化させることにより利得を変化させる利得制御
手段と、この利得制御手段の２つの出力電流に基づき出
力電圧を出力する出力段回路と、前記出力電圧を前記出
力段回路に負帰還させる帰還回路とを備えたことを特徴
とするものである。
るために、本発明の第１では、可変利得増幅器におい
て、２つの入力電圧が入力される差動入力回路と、この
差動入力回路の２つの出力電流がそれぞれ入力され、抵
抗値を変化させることにより利得を変化させる利得制御
手段と、この利得制御手段の２つの出力電流に基づき出
力電圧を出力する出力段回路と、前記出力電圧を前記出
力段回路に負帰還させる帰還回路とを備えたことを特徴
とするものである。
【０００９】本発明の第２では、可変利得増幅器におい
て、第１の発明の利得制御手段に温度補償回路を備えた
ことを特徴とするものである。
て、第１の発明の利得制御手段に温度補償回路を備えた
ことを特徴とするものである。
【００１０】
【作用】差動入力回路、可変抵抗、帰還回路及び出力段
回路により可変利得増幅器を構成することにより、高い
周波数帯域が得られ、周波数帯域が安定で、高入力イン
ピーダンスとなる。また、利得制御手段に温度補償回路
を付加することにより、利得が温度変動の影響を受けに
くくなる。
回路により可変利得増幅器を構成することにより、高い
周波数帯域が得られ、周波数帯域が安定で、高入力イン
ピーダンスとなる。また、利得制御手段に温度補償回路
を付加することにより、利得が温度変動の影響を受けに
くくなる。
【００１１】
【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係る可変利得増幅器の第１の実施例を示
す構成ブロック図である。図１において１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３，２
４，２５，２６，２７，２８，２９，３０，３１，３２
及び３３はＭＯＳ電界効果トランジスタ（Metal Oxide
Semiconductor Field Effect Transistor ：以下、ＦＥ
Ｔと呼ぶ。）、３４は可変抵抗、３５はコモンモード帰
還回路、１０２及び１０３は入力電圧、１０４及び１０
５は出力電圧である。
図１は本発明に係る可変利得増幅器の第１の実施例を示
す構成ブロック図である。図１において１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３，２
４，２５，２６，２７，２８，２９，３０，３１，３２
及び３３はＭＯＳ電界効果トランジスタ（Metal Oxide
Semiconductor Field Effect Transistor ：以下、ＦＥ
Ｔと呼ぶ。）、３４は可変抵抗、３５はコモンモード帰
還回路、１０２及び１０３は入力電圧、１０４及び１０
５は出力電圧である。
【００１２】ここで、ＦＥＴ１４，１５，２６及び２７
は差動入力回路６０を、ＦＥＴ１６，１７，２４，２５
及びコモンモード帰還回路３５は出力電圧１０４及び１
０５を負帰還する帰還回路６１を、ＦＥＴ１８〜２３及
び２８〜３３は出力段回路６２を、可変抵抗３４は利得
制御手段６３をそれぞれ構成している。
は差動入力回路６０を、ＦＥＴ１６，１７，２４，２５
及びコモンモード帰還回路３５は出力電圧１０４及び１
０５を負帰還する帰還回路６１を、ＦＥＴ１８〜２３及
び２８〜３３は出力段回路６２を、可変抵抗３４は利得
制御手段６３をそれぞれ構成している。
【００１３】入力電圧１０２及び１０３はＦＥＴ１４及
び１５のゲートに入力され、ＦＥＴ１４及び１５のソー
スはＦＥＴ２７のドレインに、ＦＥＴ２７のソースはＦ
ＥＴ２６のドレインに接続される。
び１５のゲートに入力され、ＦＥＴ１４及び１５のソー
スはＦＥＴ２７のドレインに、ＦＥＴ２７のソースはＦ
ＥＴ２６のドレインに接続される。
【００１４】また、ＦＥＴ１４のドレインはＦＥＴ２１
のソース、ＦＥＴ２２及び２３のドレイン、可変抵抗３
４の一端にそれぞれ接続され、ＦＥＴ１５ドレインはＦ
ＥＴ３１のソース、ＦＥＴ３２及び３３のドレイン、可
変抵抗３４の他端にそれぞれ接続される。
のソース、ＦＥＴ２２及び２３のドレイン、可変抵抗３
４の一端にそれぞれ接続され、ＦＥＴ１５ドレインはＦ
ＥＴ３１のソース、ＦＥＴ３２及び３３のドレイン、可
変抵抗３４の他端にそれぞれ接続される。
【００１５】ＦＥＴ２１のドレインはＦＥＴ１６のドレ
イン及びＦＥＴ２０のソースに接続され、ＦＥＴ２０の
ドレインは出力電圧１０４を出力すると共に、ＦＥＴ１
６のゲート、ＦＥＴ１９のドレイン及びコモンモード帰
還回路３５の一方の入力端子にそれぞれ接続される。
イン及びＦＥＴ２０のソースに接続され、ＦＥＴ２０の
ドレインは出力電圧１０４を出力すると共に、ＦＥＴ１
６のゲート、ＦＥＴ１９のドレイン及びコモンモード帰
還回路３５の一方の入力端子にそれぞれ接続される。
【００１６】一方、ＦＥＴ３１のドレインはＦＥＴ１７
のドレイン及びＦＥＴ３０のソースに接続され、ＦＥＴ
３０のドレインは出力電圧１０５を出力すると共に、Ｆ
ＥＴ１７のゲート、ＦＥＴ２９のドレイン及びコモンモ
ード帰還回路３５の他方の入力端子にそれぞれ接続され
る。
のドレイン及びＦＥＴ３０のソースに接続され、ＦＥＴ
３０のドレインは出力電圧１０５を出力すると共に、Ｆ
ＥＴ１７のゲート、ＦＥＴ２９のドレイン及びコモンモ
ード帰還回路３５の他方の入力端子にそれぞれ接続され
る。
【００１７】コモンモード帰還回路３５の出力はＦＥＴ
２３及び３３のゲートにそれぞれ接続される。
２３及び３３のゲートにそれぞれ接続される。
【００１８】また、ＦＥＴ１６及び１７のソースはＦＥ
Ｔ２５のドレインに接続され、ＦＥＴ２５のソースはＦ
ＥＴ２４のドレインに接続される。ＦＥＴ１９及び２９
のソースはＦＥＴ１８及び２８のドレインに接続され
る。
Ｔ２５のドレインに接続され、ＦＥＴ２５のソースはＦ
ＥＴ２４のドレインに接続される。ＦＥＴ１９及び２９
のソースはＦＥＴ１８及び２８のドレインに接続され
る。
【００１９】さらに、ＦＥＴ１８，２４，２６及び２８
のソースは正電圧源”ＶDD”に、ＦＥＴ２２，２３，３
２及び３３はグランド”ＧＮＤ”にそれぞれ接続され
る。また、ＦＥＴ１８，２４，２６及び２８のゲート、
ＦＥＴ１９，２５，２７及び２９のゲート、ＦＥＴ２０
及び３０のゲート、ＦＥＴ２１及び３１のゲートにはそ
れぞれバイアス電圧が印加される。
のソースは正電圧源”ＶDD”に、ＦＥＴ２２，２３，３
２及び３３はグランド”ＧＮＤ”にそれぞれ接続され
る。また、ＦＥＴ１８，２４，２６及び２８のゲート、
ＦＥＴ１９，２５，２７及び２９のゲート、ＦＥＴ２０
及び３０のゲート、ＦＥＴ２１及び３１のゲートにはそ
れぞれバイアス電圧が印加される。
【００２０】また、図２は図１に示す第１の実施例にお
ける可変抵抗３４及びコモンモード帰還回路３５の具体
例を示した詳細回路図である。ここで、１４〜３３、１
０２〜１０５は図１と同一符号であり、３６，３７，３
８，３９はＦＥＴ、１０６は利得制御電圧である。
ける可変抵抗３４及びコモンモード帰還回路３５の具体
例を示した詳細回路図である。ここで、１４〜３３、１
０２〜１０５は図１と同一符号であり、３６，３７，３
８，３９はＦＥＴ、１０６は利得制御電圧である。
【００２１】図１における可変抵抗３４はＦＥＴ３６及
び利得制御電圧１０６により実現され、利得制御電圧１
０６の電圧値を大きくすれば、可変抵抗３４としての抵
抗値が小さくなり、前記電圧値を小さくすれば前記抵抗
値が大きくなる。
び利得制御電圧１０６により実現され、利得制御電圧１
０６の電圧値を大きくすれば、可変抵抗３４としての抵
抗値が小さくなり、前記電圧値を小さくすれば前記抵抗
値が大きくなる。
【００２２】一方、コモンモード帰還回路３５は図２中
太線で示される部分により構成され、電圧”ＶCM”は出
力電圧１０４と１０５の和に比例、即ち、出力電圧のコ
モンモードに比例することになる。
太線で示される部分により構成され、電圧”ＶCM”は出
力電圧１０４と１０５の和に比例、即ち、出力電圧のコ
モンモードに比例することになる。
【００２３】この結果、電圧”ＶCM”が大きくなるとＦ
ＥＴ２３及び３３の作用により出力段回路６２にバイア
ス電流が流れて前記出力電圧のコモンモードが小さくな
るように動作する。また、電圧”ＶCM”が小さくなると
前記出力電圧のコモンモードが大きくなるように動作す
る。即ち、コモンモード帰還回路３５は負帰還回路とし
て動作することになる。
ＥＴ２３及び３３の作用により出力段回路６２にバイア
ス電流が流れて前記出力電圧のコモンモードが小さくな
るように動作する。また、電圧”ＶCM”が小さくなると
前記出力電圧のコモンモードが大きくなるように動作す
る。即ち、コモンモード帰還回路３５は負帰還回路とし
て動作することになる。
【００２４】ここで、図１に示す第１の実施例の動作を
図３及び図４を用いて説明する。図３は可変抵抗３４の
抵抗値が無限大である場合の等価回路、図５は可変抵抗
３４の抵抗値が有限である場合の動作を示すブロック図
である。
図３及び図４を用いて説明する。図３は可変抵抗３４の
抵抗値が無限大である場合の等価回路、図５は可変抵抗
３４の抵抗値が有限である場合の動作を示すブロック図
である。
【００２５】図３において１０２〜１０５は図１と同一
符号を付してあり、４０及び４１は差動入力回路、４２
は出力段回路である。可変抵抗３４の抵抗値が無限大で
ある場合、即ち、可変抵抗３４が無い場合、図１の回路
は入力電圧１０２及び１０３が差動入力回路４０に入力
され、差動入力回路４０及び４１の出力電流が出力段回
路４２にそれぞれ接続され、出力段回路４２の出力電圧
が差動入力回路４１の入力端子に帰還されることにな
る。
符号を付してあり、４０及び４１は差動入力回路、４２
は出力段回路である。可変抵抗３４の抵抗値が無限大で
ある場合、即ち、可変抵抗３４が無い場合、図１の回路
は入力電圧１０２及び１０３が差動入力回路４０に入力
され、差動入力回路４０及び４１の出力電流が出力段回
路４２にそれぞれ接続され、出力段回路４２の出力電圧
が差動入力回路４１の入力端子に帰還されることにな
る。
【００２６】図３に示す回路の利得”Ａ”は「実願平５
−８５６」に記載されているように入力電圧１０２と１
０３の差電圧を”ＶIN”、出力電圧１０４と１０５の差
電圧を”ＶOUT ”、差動入力回路４０及び４１のトラン
ス・コンダクタンスを”ｇmi”及び”ｇmf”とすれば、 Ａ＝ＶOUT／ＶIN＝ｇmi／ｇmf (1) となる。
−８５６」に記載されているように入力電圧１０２と１
０３の差電圧を”ＶIN”、出力電圧１０４と１０５の差
電圧を”ＶOUT ”、差動入力回路４０及び４１のトラン
ス・コンダクタンスを”ｇmi”及び”ｇmf”とすれば、 Ａ＝ＶOUT／ＶIN＝ｇmi／ｇmf (1) となる。
【００２７】この利得”ｇmi／ｇmf”はＦＥＴ１４〜１
７のチャネルサイズの比によって決まるので、この結
果、利得は温度及びプロセス変動の影響を受けにくい。
７のチャネルサイズの比によって決まるので、この結
果、利得は温度及びプロセス変動の影響を受けにくい。
【００２８】一方、図４において１４〜３５，１０２〜
１０５は図１と同一符号を付してあり、４３及び４４は
負荷容量である。また、接続関係についても図１と同様
であり、異なる点は出力電圧１０４及び１０５に対して
負荷容量４３及び４４が接続された点である。
１０５は図１と同一符号を付してあり、４３及び４４は
負荷容量である。また、接続関係についても図１と同様
であり、異なる点は出力電圧１０４及び１０５に対して
負荷容量４３及び４４が接続された点である。
【００２９】ここで、入力電圧１０２及び１０３の電圧
値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１４及び１５のトラ
ンス・コンダクタンスを”ｇmi”、ＦＥＴ１６及び１７
のトランス・コンダクタンスを”ｇmf”、ＦＥＴ１４、
１５及び可変抵抗３４に流れる電流をそれぞれ”Ｉ
１”、”Ｉ２”及び”Ｉ３”とすると、入力電圧１０２
が１０３よりも大きい場合、 Ｉ１−Ｉ２＝２ｇmi・(Ｖ１−Ｖ２) (2) となる。
値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１４及び１５のトラ
ンス・コンダクタンスを”ｇmi”、ＦＥＴ１６及び１７
のトランス・コンダクタンスを”ｇmf”、ＦＥＴ１４、
１５及び可変抵抗３４に流れる電流をそれぞれ”Ｉ
１”、”Ｉ２”及び”Ｉ３”とすると、入力電圧１０２
が１０３よりも大きい場合、 Ｉ１−Ｉ２＝２ｇmi・(Ｖ１−Ｖ２) (2) となる。
【００３０】また、出力段回路６２の図４中”イ”に流
れ込む電流と図４中”ロ”に流れ込む電流との電流差”
ΔＩ”は、 ΔＩ＝Ｉ１−Ｉ３−（Ｉ２＋Ｉ３） ＝Ｉ１−Ｉ２−２・Ｉ３ (3) となる。
れ込む電流と図４中”ロ”に流れ込む電流との電流差”
ΔＩ”は、 ΔＩ＝Ｉ１−Ｉ３−（Ｉ２＋Ｉ３） ＝Ｉ１−Ｉ２−２・Ｉ３ (3) となる。
【００３１】もし、可変抵抗３４の値が無限大であれば
前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ (4) である。即ち、可変抵抗３４によりトランス・コンダク
タンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなっ
たことになる。この等価的に小さくなったトランス・コ
ンダクタンスを”(ｇmi)eff ”とすると式（１）は、 Ａ＝ＶOUT／ＶIN＝(ｇmi)eff／ｇmf (5) となる。
前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ (4) である。即ち、可変抵抗３４によりトランス・コンダク
タンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなっ
たことになる。この等価的に小さくなったトランス・コ
ンダクタンスを”(ｇmi)eff ”とすると式（１）は、 Ａ＝ＶOUT／ＶIN＝(ｇmi)eff／ｇmf (5) となる。
【００３２】この結果、差動入力回路６０、可変抵抗３
４、帰還回路６１及び出力段回路６２により可変利得増
幅器を構成し、可変抵抗３４の抵抗値を変化させること
により利得を制御することが可能となる。
４、帰還回路６１及び出力段回路６２により可変利得増
幅器を構成し、可変抵抗３４の抵抗値を変化させること
により利得を制御することが可能となる。
【００３３】ここで、電流”Ｉ３”はＦＥＴ１４及び１
５からの電流”Ｉ１”、電流”Ｉ２”、可変抵抗３４の
抵抗値、図４中”イ”及び”ロ”から出力段回路６２を
見たインピーダンスによって決まるが、出力段回路６２
はＭＯＳＦＥＴで構成されているため前記インピーダン
スは温度及びプロセス変動の影響を受け難くい。即ち、
利得は温度及びプロセス変動の影響を受け難くなる。
５からの電流”Ｉ１”、電流”Ｉ２”、可変抵抗３４の
抵抗値、図４中”イ”及び”ロ”から出力段回路６２を
見たインピーダンスによって決まるが、出力段回路６２
はＭＯＳＦＥＴで構成されているため前記インピーダン
スは温度及びプロセス変動の影響を受け難くい。即ち、
利得は温度及びプロセス変動の影響を受け難くなる。
【００３４】また、入力電圧１０２及び１０３をＭＯＳ
ＦＥＴにより受けているため高入力インピーダンスとな
り、スイッチド・キャパシタを用いないため高い周波数
帯域が得られ、余分な工程も不要となる。
ＦＥＴにより受けているため高入力インピーダンスとな
り、スイッチド・キャパシタを用いないため高い周波数
帯域が得られ、余分な工程も不要となる。
【００３５】さらに、伝達関数の最も低周波の極は出力
段回路６２の出力抵抗と、負荷容量４３及び４４によっ
て決まるので、可変抵抗の抵抗値を変化させても利得は
変化するが前記極は変化しない。即ち、利得を変化させ
ても周波数帯域は変化しないことになる。
段回路６２の出力抵抗と、負荷容量４３及び４４によっ
て決まるので、可変抵抗の抵抗値を変化させても利得は
変化するが前記極は変化しない。即ち、利得を変化させ
ても周波数帯域は変化しないことになる。
【００３６】なお、図１に示す第１の実施例ではＭＯＳ
ＦＥＴにより回路を構成しているがバイポーラトランジ
スタ等を用いても良い。
ＦＥＴにより回路を構成しているがバイポーラトランジ
スタ等を用いても良い。
【００３７】また、図５は本発明に係る可変利得増幅器
の第２の実施例を示す構成ブロック図である。図５にお
いて１４，１５，１８〜２３，２８〜３３，３６，１０
２〜１０６は図２と同一符号を付してあり、１６ａ，１
７ａ，４５，４６，４７及び４８はＦＥＴである。
の第２の実施例を示す構成ブロック図である。図５にお
いて１４，１５，１８〜２３，２８〜３３，３６，１０
２〜１０６は図２と同一符号を付してあり、１６ａ，１
７ａ，４５，４６，４７及び４８はＦＥＴである。
【００３８】入力電圧１０２及び１０３はＦＥＴ１４及
び１５のゲートに入力され、ＦＥＴ１４及び１５のソー
スはＦＥＴ４６のドレインに、ＦＥＴ４６のソースはＦ
ＥＴ４５のドレインに接続される。
び１５のゲートに入力され、ＦＥＴ１４及び１５のソー
スはＦＥＴ４６のドレインに、ＦＥＴ４６のソースはＦ
ＥＴ４５のドレインに接続される。
【００３９】また、ＦＥＴ１４のドレインはＦＥＴ２０
のソース、ＦＥＴ２２，２３及び３６のドレインにそれ
ぞれ接続され、ＦＥＴ１５ドレインはＦＥＴ３０及び３
６のソース、ＦＥＴ３２及び３３のドレインにそれぞれ
接続される。ＦＥＴ３６のゲートには利得制御電圧１０
６が入力される。
のソース、ＦＥＴ２２，２３及び３６のドレインにそれ
ぞれ接続され、ＦＥＴ１５ドレインはＦＥＴ３０及び３
６のソース、ＦＥＴ３２及び３３のドレインにそれぞれ
接続される。ＦＥＴ３６のゲートには利得制御電圧１０
６が入力される。
【００４０】ＦＥＴ２０のドレインは出力電圧１０４を
出力すると共に、ＦＥＴ１６ａのゲート及びＦＥＴ１９
のドレインにそれぞれ接続される。
出力すると共に、ＦＥＴ１６ａのゲート及びＦＥＴ１９
のドレインにそれぞれ接続される。
【００４１】一方、ＦＥＴ３０のドレインは出力電圧１
０５を出力すると共に、ＦＥＴ１７ａのゲート及びＦＥ
Ｔ２９のドレインにそれぞれ接続される。
０５を出力すると共に、ＦＥＴ１７ａのゲート及びＦＥ
Ｔ２９のドレインにそれぞれ接続される。
【００４２】また、ＦＥＴ１６ａ及び１７ａのソースは
ＦＥＴ４７のドレイン、ＦＥＴ２３とＦＥＴ３３のゲー
トにそれぞれ接続され、ＦＥＴ４７のソースはＦＥＴ４
８のドレインに接続される。ＦＥＴ１９のソースはＦＥ
Ｔ１６ａ及び１８のドレインに接続され、ＦＥＴ２９の
ソースはＦＥＴ１７ａ及び２８のドレインに接続され
る。
ＦＥＴ４７のドレイン、ＦＥＴ２３とＦＥＴ３３のゲー
トにそれぞれ接続され、ＦＥＴ４７のソースはＦＥＴ４
８のドレインに接続される。ＦＥＴ１９のソースはＦＥ
Ｔ１６ａ及び１８のドレインに接続され、ＦＥＴ２９の
ソースはＦＥＴ１７ａ及び２８のドレインに接続され
る。
【００４３】さらに、ＦＥＴ１８，２８及び４５のソー
スは正電圧源”ＶDD”に、ＦＥＴ２２，２３，３２，３
３及び４８はグランド”ＧＮＤ”にそれぞれ接続され
る。また、ＦＥＴ１８，２８及び４５のゲート、ＦＥＴ
１９，２９及び４６のゲート、ＦＥＴ２０，３０及び４
７のゲート、ＦＥＴ２２，３２及び４８のゲートにはそ
れぞれバイアス電圧が印加される。
スは正電圧源”ＶDD”に、ＦＥＴ２２，２３，３２，３
３及び４８はグランド”ＧＮＤ”にそれぞれ接続され
る。また、ＦＥＴ１８，２８及び４５のゲート、ＦＥＴ
１９，２９及び４６のゲート、ＦＥＴ２０，３０及び４
７のゲート、ＦＥＴ２２，３２及び４８のゲートにはそ
れぞれバイアス電圧が印加される。
【００４４】図５に示す第２の実施例の基本的な動作は
図１に示す第１の実施例と同様であるので説明は省略す
る。図５においてＦＥＴ１６ａ及び１７ａから成る差動
入力回路はＮ型のＦＥＴで構成されており、この差動入
力回路は図１におけるコモンモード帰還回路３５の機能
を兼ねている。また、構成も図１に示す第１の実施例と
比較して簡単になっている。
図１に示す第１の実施例と同様であるので説明は省略す
る。図５においてＦＥＴ１６ａ及び１７ａから成る差動
入力回路はＮ型のＦＥＴで構成されており、この差動入
力回路は図１におけるコモンモード帰還回路３５の機能
を兼ねている。また、構成も図１に示す第１の実施例と
比較して簡単になっている。
【００４５】また、図６は本発明に係る可変利得増幅器
の第３の実施例を示す構成ブロック図である。図５にお
いて１４，１５，１８〜２３，２８〜３３，３６，４
５，４６，１０２〜１０６は図５と同一符号を付してあ
り、４９及び５０は抵抗、５１は容量である。
の第３の実施例を示す構成ブロック図である。図５にお
いて１４，１５，１８〜２３，２８〜３３，３６，４
５，４６，１０２〜１０６は図５と同一符号を付してあ
り、４９及び５０は抵抗、５１は容量である。
【００４６】入力電圧１０２及び１０３はＦＥＴ１４及
び１５のゲートに入力され、ＦＥＴ１４及び１５のソー
スはＦＥＴ４６のドレインに、ＦＥＴ４６のソースはＦ
ＥＴ４５のドレインに接続される。
び１５のゲートに入力され、ＦＥＴ１４及び１５のソー
スはＦＥＴ４６のドレインに、ＦＥＴ４６のソースはＦ
ＥＴ４５のドレインに接続される。
【００４７】また、ＦＥＴ１４のドレインはＦＥＴ２０
のソース、ＦＥＴ２２，２３及び３６のドレインにそれ
ぞれ接続され、ＦＥＴ１５ドレインはＦＥＴ３０及び３
６のソース、ＦＥＴ３２及び３３のドレインにそれぞれ
接続される。ＦＥＴ３６のゲートには利得制御電圧１０
６が入力される。
のソース、ＦＥＴ２２，２３及び３６のドレインにそれ
ぞれ接続され、ＦＥＴ１５ドレインはＦＥＴ３０及び３
６のソース、ＦＥＴ３２及び３３のドレインにそれぞれ
接続される。ＦＥＴ３６のゲートには利得制御電圧１０
６が入力される。
【００４８】ＦＥＴ２０のドレインは出力電圧１０４を
出力すると共に、ＦＥＴ１９のドレイン及び抵抗４９の
一端にそれぞれ接続される。
出力すると共に、ＦＥＴ１９のドレイン及び抵抗４９の
一端にそれぞれ接続される。
【００４９】一方、ＦＥＴ３０のドレインは出力電圧１
０５を出力すると共に、ＦＥＴ２９のドレイン及び抵抗
５０の一端にそれぞれ接続される。
０５を出力すると共に、ＦＥＴ２９のドレイン及び抵抗
５０の一端にそれぞれ接続される。
【００５０】また、抵抗４９の他端は抵抗５０の他端、
容量５１の一端、ＦＥＴ２３及び３３のゲートにそれぞ
れ接続され、容量５１の他端は接地され、ＦＥＴ１９及
び２９のソースはＦＥＴ１８及び２８のドレインに接続
される。
容量５１の一端、ＦＥＴ２３及び３３のゲートにそれぞ
れ接続され、容量５１の他端は接地され、ＦＥＴ１９及
び２９のソースはＦＥＴ１８及び２８のドレインに接続
される。
【００５１】さらに、ＦＥＴ１８，２８及び４５のソー
スは正電圧源”ＶDD”に、ＦＥＴ２２，２３，３２及び
３３はグランド”ＧＮＤ”にそれぞれ接続される。ま
た、ＦＥＴ１８，２８及び４５のゲート、ＦＥＴ１９，
２９及び４６のゲート、ＦＥＴ２０及び３０のゲート、
ＦＥＴ２２及び３２のゲートにはそれぞれバイアス電圧
が印加される。
スは正電圧源”ＶDD”に、ＦＥＴ２２，２３，３２及び
３３はグランド”ＧＮＤ”にそれぞれ接続される。ま
た、ＦＥＴ１８，２８及び４５のゲート、ＦＥＴ１９，
２９及び４６のゲート、ＦＥＴ２０及び３０のゲート、
ＦＥＴ２２及び３２のゲートにはそれぞれバイアス電圧
が印加される。
【００５２】図６に示す第３の実施例の基本的な動作も
図１に示す第１の実施例と同様であるので説明は省略す
る。図６において抵抗４９及び５０が図１の帰還回路６
１の代わりに帰還回路を構成しており、また、図１にお
けるコモンモード帰還回路３５の機能を兼ねている。さ
らに、構成も図１に示す第１の実施例と比較して簡単に
なっている。
図１に示す第１の実施例と同様であるので説明は省略す
る。図６において抵抗４９及び５０が図１の帰還回路６
１の代わりに帰還回路を構成しており、また、図１にお
けるコモンモード帰還回路３５の機能を兼ねている。さ
らに、構成も図１に示す第１の実施例と比較して簡単に
なっている。
【００５３】ここで、図６に示す第３の実施例の利得”
Ａ’”は抵抗４９及び５０の抵抗値を”Ｒｆ”とすると Ａ’＝ＶOUT／ＶIN＝(ｇmi)eff・Ｒｆ (6) となる。
Ａ’”は抵抗４９及び５０の抵抗値を”Ｒｆ”とすると Ａ’＝ＶOUT／ＶIN＝(ｇmi)eff・Ｒｆ (6) となる。
【００５４】また、図２，図５及び図６のように利得制
御手段３４としてＦＥＴ３６を用いた場合、利得制御電
圧１０６が一定であれば温度及びプロセスの影響を受け
にくい。しかし、温度が上昇すると差動入力回路６０の
トランス・コンダクタンス”(ｇmi)eff ”及び帰還回路
６１のトランス・コンダクタンス”ｇmf”もその値が小
さくなる方向に変化するので、実際には多少の影響を受
けることになる。
御手段３４としてＦＥＴ３６を用いた場合、利得制御電
圧１０６が一定であれば温度及びプロセスの影響を受け
にくい。しかし、温度が上昇すると差動入力回路６０の
トランス・コンダクタンス”(ｇmi)eff ”及び帰還回路
６１のトランス・コンダクタンス”ｇmf”もその値が小
さくなる方向に変化するので、実際には多少の影響を受
けることになる。
【００５５】これは、ＦＥＴ３６が抵抗性領域で動作し
ているのに対して、他のＦＥＴが飽和領域で動作してい
るため、トランス・コンダクタンス”(ｇmi)eff ”及
び”ｇ mf”の変化の度合いが異なってしまうためであ
る。
ているのに対して、他のＦＥＴが飽和領域で動作してい
るため、トランス・コンダクタンス”(ｇmi)eff ”及
び”ｇ mf”の変化の度合いが異なってしまうためであ
る。
【００５６】図７はこのような問題を解決するため利得
制御電圧１０６の温度補償する温度補償回路の具体例を
示す回路図である。ここで、３６及び１０６は図２，図
５及び図６と同一符号を付してある。
制御電圧１０６の温度補償する温度補償回路の具体例を
示す回路図である。ここで、３６及び１０６は図２，図
５及び図６と同一符号を付してある。
【００５７】図７において５２は可変電流源、５３は抵
抗、５４はＦＥＴである。可変電流源の一端は利得制御
手段３４であるＦＥＴ３６のゲート及び抵抗５３の一端
に接続され、抵抗５３の他端はＦＥＴ５４のドレインに
接続される。
抗、５４はＦＥＴである。可変電流源の一端は利得制御
手段３４であるＦＥＴ３６のゲート及び抵抗５３の一端
に接続され、抵抗５３の他端はＦＥＴ５４のドレインに
接続される。
【００５８】また、可変電流源５２の他端及びＦＥＴ５
４のゲートは正電圧源”ＶDD”に、ＦＥＴ５４のソース
はグランド”ＧＮＤ”にそれぞれ接続される。但し、Ｆ
ＥＴ３６のソース及びドレインに対する接続に関しては
記載を省略する。
４のゲートは正電圧源”ＶDD”に、ＦＥＴ５４のソース
はグランド”ＧＮＤ”にそれぞれ接続される。但し、Ｆ
ＥＴ３６のソース及びドレインに対する接続に関しては
記載を省略する。
【００５９】ここで、図７に示す温度補償回路の動作を
説明する。ＦＥＴ５４は抵抗性領域で動作しているの
で、ＦＥＴ５４のソース・ドレイン間抵抗を”
ｒds54”、ＦＥＴ５４のトランス・コンダクタンスを”
ｇds54”とすると、 ｒds54＝１／ｇds54 (7) となる。
説明する。ＦＥＴ５４は抵抗性領域で動作しているの
で、ＦＥＴ５４のソース・ドレイン間抵抗を”
ｒds54”、ＦＥＴ５４のトランス・コンダクタンスを”
ｇds54”とすると、 ｒds54＝１／ｇds54 (7) となる。
【００６０】可変電流源５２の出力電流の値を”
Ｉvar ”、抵抗５３の抵抗値を”Ｒ”とすると、利得制
御電圧１０６”Ｖctr ”は、 Ｖctr＝Ｉvar(Ｒ＋ｒds54) (8) となる。
Ｉvar ”、抵抗５３の抵抗値を”Ｒ”とすると、利得制
御電圧１０６”Ｖctr ”は、 Ｖctr＝Ｉvar(Ｒ＋ｒds54) (8) となる。
【００６１】また、ＦＥＴ５４は抵抗性領域で動作して
いることから、絶対温度を”Ｔ”、電子の移動度を”μ
n(Ｔ) ”とすれば、ＦＥＴ５４のソース・ドレイン間抵
抗は電子の移動度の逆数に比例することになる。
いることから、絶対温度を”Ｔ”、電子の移動度を”μ
n(Ｔ) ”とすれば、ＦＥＴ５４のソース・ドレイン間抵
抗は電子の移動度の逆数に比例することになる。
【００６２】絶対温度を”Ｔ”とすると、 Ｖctr(Ｔ)＝Ｉvar(Ｒ＋ｒds54(Ｔ)) (9) Ｖctr(Ｔ＋ΔＴ) ＝Ｉvar(Ｒ＋ｒds54(Ｔ＋ΔＴ)) ＝Ｉvar(Ｒ＋ｒds54(Ｔ)＋Δｒds54) ＝Ｉvar(Ｒ＋ｒds54(Ｔ)) ×{１＋Δｒds54／(Ｒ＋ｒds54(Ｔ))} ＝Ｖctr(Ｔ)・{１＋Δｒds54／(Ｒ＋ｒds54(Ｔ))}(10) となる。
【００６３】また、 Δｒds54＝ｒds54(Ｔ＋ΔＴ)−ｒds54(Ｔ) ＝ｒds54(Ｔ)・μn(Ｔ) ×{１／μn(Ｔ＋ΔＴ)−１／μn(Ｔ)} ＝ｒds54(Ｔ)・μn(Ｔ) ×{１／[μn(Ｔ)＋Δμn]−１／μn(Ｔ)} ≒ｒds54(Ｔ)・{−Δμn／μn(Ｔ)} (11) となり、式（１０）は、 Ｖctr(Ｔ＋ΔＴ) ＝Ｖctr(Ｔ)・{１＋ｒds54(Ｔ)／(Ｒ−ｒds54(Ｔ)) ×(Δμn／μn(Ｔ))} (12) となる。
【００６４】ここで、抵抗５３の抵抗値をＦＥＴ５４の
ソース・ドレイン間抵抗にほぼ等しくなるように選択す
ると、式（１２）は、 Ｖctr(Ｔ＋ΔＴ) ＝Ｖctr(Ｔ)・{１＋１／２・(Δμn／μn(Ｔ))} ∝(μn(Ｔ))-1/2 (13) となる。
ソース・ドレイン間抵抗にほぼ等しくなるように選択す
ると、式（１２）は、 Ｖctr(Ｔ＋ΔＴ) ＝Ｖctr(Ｔ)・{１＋１／２・(Δμn／μn(Ｔ))} ∝(μn(Ｔ))-1/2 (13) となる。
【００６５】また、ＦＥＴ３６は抵抗性領域で動作して
いるのでトランス・コンダクタンス”ｇds36”は、 ｇds36(Ｔ)∝μn(Ｔ)・(μn(Ｔ))-1/2 ＝(μn(Ｔ))1/2 (14) 飽和領域で動作している他のＦＥＴのトランス・コンダ
クタンス”ｇmb(Ｔ)”、トランス・コンダクタンス”ｇ
mi(Ｔ)”及び”ｇmf(Ｔ)”は”(μn(Ｔ))1/2”に比例す
る。
いるのでトランス・コンダクタンス”ｇds36”は、 ｇds36(Ｔ)∝μn(Ｔ)・(μn(Ｔ))-1/2 ＝(μn(Ｔ))1/2 (14) 飽和領域で動作している他のＦＥＴのトランス・コンダ
クタンス”ｇmb(Ｔ)”、トランス・コンダクタンス”ｇ
mi(Ｔ)”及び”ｇmf(Ｔ)”は”(μn(Ｔ))1/2”に比例す
る。
【００６６】従って、利得の温度変化に対する影響は、
ホールの移動度を”μp ”とすると、 {(ｇmi)eff／ｇmf}(Ｔ) ＝ｇmb(Ｔ)／{ｇmb(Ｔ)＋ｇds36(Ｔ)} ×ｇmi(Ｔ)／ｇmf(Ｔ) ∝(μn)1/2／{ａ(μn)1/2＋ｂ(μn)1/2}・(μp)1/2／(μp)1/2 ＝ｃｏｎｓｔ． (15) となる。
ホールの移動度を”μp ”とすると、 {(ｇmi)eff／ｇmf}(Ｔ) ＝ｇmb(Ｔ)／{ｇmb(Ｔ)＋ｇds36(Ｔ)} ×ｇmi(Ｔ)／ｇmf(Ｔ) ∝(μn)1/2／{ａ(μn)1/2＋ｂ(μn)1/2}・(μp)1/2／(μp)1/2 ＝ｃｏｎｓｔ． (15) となる。
【００６７】この結果、式（１５）から分かるように、
利得制御手段６３に利得制御電圧１０６の温度補償をす
る温度補償回路を付加することにより、利得が温度変化
に対する影響を受けなくなる。
利得制御手段６３に利得制御電圧１０６の温度補償をす
る温度補償回路を付加することにより、利得が温度変化
に対する影響を受けなくなる。
【００６８】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。特許請求の範囲
第１項記載の発明によれば、差動入力回路、可変抵抗、
帰還回路及び出力段回路により可変利得増幅器を構成す
ることにより、高い周波数帯域が得られ、周波数帯域が
安定で、高入力インピーダンスである可変利得増幅器が
実現できる。
本発明によれば次のような効果がある。特許請求の範囲
第１項記載の発明によれば、差動入力回路、可変抵抗、
帰還回路及び出力段回路により可変利得増幅器を構成す
ることにより、高い周波数帯域が得られ、周波数帯域が
安定で、高入力インピーダンスである可変利得増幅器が
実現できる。
【００６９】また、特許請求の範囲第２項記載の発明に
よれば、利得制御手段に温度補償回路を付加することに
より、利得が温度変化に対する影響を受けなくなる。
よれば、利得制御手段に温度補償回路を付加することに
より、利得が温度変化に対する影響を受けなくなる。
【図１】本発明に係る可変利得増幅器の第１の実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図２】第１の実施例における可変抵抗３４及びコモン
モード帰還回路３５の具体例を示した詳細回路図であ
る。
モード帰還回路３５の具体例を示した詳細回路図であ
る。
【図３】可変抵抗３４の抵抗値が無限大である場合の等
価回路である。
価回路である。
【図４】可変抵抗３４の抵抗値が有限である場合の動作
を示すブロック図である。
を示すブロック図である。
【図５】本発明に係る可変利得増幅器の第２の実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図６】本発明に係る可変利得増幅器の第３の実施例を
示す構成ブロック図である。
示す構成ブロック図である。
【図７】利得制御電圧の温度補償する温度補償回路の具
体例を示す回路図である。
体例を示す回路図である。
【図８】従来の可変利得増幅器の一例を示す回路図であ
る。
る。
１ 演算増幅器 ２，３，４，５，５１ 容量 ６，７，８，９，１０，１１，１２，１３，１４，１
５，１６，１６ａ，１７，１７ａ，１８，１９，２０，
２１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１，３２，３３，３６，３７，３８，３
９，４５，４６，４７，４８，５４ ＦＥＴ ３４ 可変抵抗 ３５ コモンモード帰還回路 ４０，４１，６０ 差動入力回路 ４２，６２ 出力段回路 ４３，４４ 負荷容量 ４９，５０，５３ 抵抗 ５２ 可変電流源 ６１ 帰還回路 ６３ 利得制御手段 １００，１０２，１０３ 入力電圧 １０１，１０４，１０５ 出力電圧 １０６ 利得制御電圧
５，１６，１６ａ，１７，１７ａ，１８，１９，２０，
２１，２２，２３，２４，２５，２６，２７，２８，２
９，３０，３１，３２，３３，３６，３７，３８，３
９，４５，４６，４７，４８，５４ ＦＥＴ ３４ 可変抵抗 ３５ コモンモード帰還回路 ４０，４１，６０ 差動入力回路 ４２，６２ 出力段回路 ４３，４４ 負荷容量 ４９，５０，５３ 抵抗 ５２ 可変電流源 ６１ 帰還回路 ６３ 利得制御手段 １００，１０２，１０３ 入力電圧 １０１，１０４，１０５ 出力電圧 １０６ 利得制御電圧
Claims (2)
- 【請求項１】可変利得増幅器において、 ２つの入力電圧が入力される差動入力回路と、 この差動入力回路の２つの出力電流がそれぞれ入力さ
れ、抵抗値を変化させることにより利得を変化させる利
得制御手段と、 この利得制御手段の２つの出力電流に基づき出力電圧を
出力する出力段回路と、 前記出力電圧を前記出力段回路に負帰還させる帰還回路
とを備えたことを特徴とする可変利得増幅器。 - 【請求項２】可変利得増幅器において、 利得制御手段に温度補償回路を備えたことを特徴とする
特許請求の範囲第１項記載の可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6028705A JPH07122950A (ja) | 1993-09-06 | 1994-02-28 | 可変利得増幅器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4836193 | 1993-09-06 | ||
| JP5-48361 | 1993-09-06 | ||
| JP6028705A JPH07122950A (ja) | 1993-09-06 | 1994-02-28 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122950A true JPH07122950A (ja) | 1995-05-12 |
Family
ID=26366847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6028705A Pending JPH07122950A (ja) | 1993-09-06 | 1994-02-28 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122950A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500757A (ja) * | 1999-12-01 | 2004-01-08 | トムソン ライセンシング ソシエテ アノニム | 非線形プロセッサ |
| WO2004013961A1 (ja) * | 2002-08-06 | 2004-02-12 | Sony Corporation | ゲインコントロールアンプ、受信回路および無線通信装置 |
| KR100648380B1 (ko) * | 2005-12-12 | 2006-11-24 | 한국전자통신연구원 | 가변 이득 증폭기 |
| US7443240B2 (en) | 2003-11-19 | 2008-10-28 | Kabushiki Kaisha Toyota Jidoshokki | AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit |
-
1994
- 1994-02-28 JP JP6028705A patent/JPH07122950A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500757A (ja) * | 1999-12-01 | 2004-01-08 | トムソン ライセンシング ソシエテ アノニム | 非線形プロセッサ |
| WO2004013961A1 (ja) * | 2002-08-06 | 2004-02-12 | Sony Corporation | ゲインコントロールアンプ、受信回路および無線通信装置 |
| US7196579B2 (en) | 2002-08-06 | 2007-03-27 | Sony Corporation | Gain-controlled amplifier, receiver circuit and radio communication device |
| US7443240B2 (en) | 2003-11-19 | 2008-10-28 | Kabushiki Kaisha Toyota Jidoshokki | AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit |
| KR100648380B1 (ko) * | 2005-12-12 | 2006-11-24 | 한국전자통신연구원 | 가변 이득 증폭기 |
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