KR20120097830A - 온도 보상 회로 및 이를 구비한 장치 - Google Patents

온도 보상 회로 및 이를 구비한 장치 Download PDF

Info

Publication number
KR20120097830A
KR20120097830A KR1020110017295A KR20110017295A KR20120097830A KR 20120097830 A KR20120097830 A KR 20120097830A KR 1020110017295 A KR1020110017295 A KR 1020110017295A KR 20110017295 A KR20110017295 A KR 20110017295A KR 20120097830 A KR20120097830 A KR 20120097830A
Authority
KR
South Korea
Prior art keywords
current
current mirror
source
transistor
temperature
Prior art date
Application number
KR1020110017295A
Other languages
English (en)
Other versions
KR101257459B1 (ko
Inventor
장지훈
김지홍
양영구
김민수
Original Assignee
삼성테크윈 주식회사
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사, 성균관대학교산학협력단 filed Critical 삼성테크윈 주식회사
Priority to KR1020110017295A priority Critical patent/KR101257459B1/ko
Publication of KR20120097830A publication Critical patent/KR20120097830A/ko
Application granted granted Critical
Publication of KR101257459B1 publication Critical patent/KR101257459B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/205—Substrate bias-voltage generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

본 발명은 온도의 변화에 관계없이 일정한 전류가 흐르게 하는 온도 보상 회로 및 이를 구비하는 장치를 제공한다. 본 발명에 따른 온도 보상 회로는, 일정한 전류를 흘려주는 전류원과 상기 전류원에 연결된 제2 전류 미러에 공통으로 연결된 온도 보상 회로에 있어서, 일정한 전압을 공급하는 전압원, 상기 전압원에 연결되어 상기 전압원으로부터 전압을 공급받으며 온도에 비례하여 출력 전류를 변화시키는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단 및 상기 전류원에 연결된 제1 전류 미러, 및 상기 제1 전류 미러의 출력단과 접지단 사이에 연결되어 상기 제1 전류 미러에 흐르는 전류를 조절하는 제1 저항을 구비한다.

Description

온도 보상 회로 및 이를 구비한 장치{Temperature compensation circuit and device for comprising the same}
본 발명은 전자 회로에 관한 것으로서, 특히 온도를 보상하는 회로 및 이를 구비하는 장치에 관한 것이다.
모든 전자 회로에는 바이어스(bias)를 위해 필수적으로 기준 전류회로를 구성하게 된다. 기준 전류회로를 구성하기 위하여 일반적으로 CMOS(Complementary Metal Oxide Semiconductor)를 많이 이용하고 있다. CMOS를 이용한 기준 전류회로의 경우에는 가장 일반적으로 NMOS(N-channel Metal Oxide Semiconductor) 또는 PMOS(P-channel Metal Oxide Semiconductor)를 이용한 전류 전원 회로를 많이 사용한다. CMOS 구조의 가장 큰 장점은 기준 전류회로에 의해 결정된 바이어스 조건을 다양한 위치에 복제할 수 있어 개별적인 바이어스 회로를 추가로 만들어 주지 않아도 된다. 특히, 전류 미러(current mirror)를 이용하여 n 바이어스 회로를 구성할 경우에 여러 단에 같은 기준 전류를 이용하여 간단하게 전류 전원을 공급할 수 있게 된다.
일반적으로 사용되는 전류 미러 바이어스 회로의 경우, 온도의 변화에 따라서 기준 전류가 변하는 단점을 가지고 있다. 온도 변화에 의해 변화된 전류는 전류 미러 구조를 이용하여 바이어스 되는 모든 회로의 전류를 변화시키게 되므로 전류 미러를 이용한 모든 회로의 바이어스 조건 변화를 가져오게 된다. 이는 회로의 오동작 및 성능열화의 주 요인으로 작용하게 된다. 특히나 MOS 트랜지스터를 이용하는 회로는 온도에 따라서 성능의 변화를 가져오게 된다.
일반적으로 사용하는 전류 바이어스 회로의 경우도 MOS나 BJT(Bipolar Junction Transistor)를 사용하기 때문에 온도 변화에 따라 전류 변화를 가져오게 되며, 이로 인해 전류 미러를 이용하여 구성된 모든 회로의 바이어스가 변화하게 된다. 이를 위해 모든 회로는 온도 변화에도 일정한 바이어스를 제공하는 회로를 필요로 하게 된다.
이렇게 온도 변화에 따라 변하게 되는 기준 전류를 위해서 많은 보상 회로들이 존재하고 있으나 대부분 복잡한 회로 구성을 가지고 있어 실제 구현에는 많은 어려움을 가지고 있다.
본 발명은 온도의 변화에 관계없이 일정한 전류가 흐르게 하는 온도 보상 회로를 제공하기 위한 것이다.
본 발명은 또한, 상기 온도 보상 회로를 구비하여 온도의 변화에 관계없이 항상 동일한 동작 특성을 갖는 장치를 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
일정한 전류를 흘려주는 전류원과 상기 전류원에 연결된 제2 전류 미러에 공통으로 연결된 온도 보상 회로에 있어서, 일정한 전압을 공급하는 전압원, 상기 전압원에 연결되어 상기 전압원으로부터 전압을 공급받으며 온도에 비례하여 출력 전류를 변화시키는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단 및 상기 전류원에 연결된 제1 전류 미러, 및 상기 제1 전류 미러의 출력단과 접지단 사이에 연결되어 상기 제1 전류 미러에 흐르는 전류를 조절하는 제1 저항을 구비하는 온도 보상 회로를 제공한다.
상기 제1 전류 미러는, 상기 제1 트랜지스터의 출력단에 드레인과 게이트가 연결되고 상기 제1 저항에 소오스가 연결된 제1 NMOS 트랜지스터, 및 상기 전류원에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 게이트에 게이트가 연결된 제2 NMOS 트랜지스터를 구비하며, 또한, 상기 제2 NMOS 트랜지스터의 소오스와 상기 접지단 사이에 연결되어 상기 제2 NMOS 트랜지스터에 흐르는 전류를 조절하는 제2 저항을 더 구비할 수 있다.
상기 온도 보상 회로는, 온도가 상승하면 상기 전류원으로부터 상기 제1 전류 미러로 많은 전류가 흘러서 상기 제2 전류 미러에는 적은 전류가 흐르며, 온도가 하강하면 상기 전류원으로부터 상기 제1 전류 미러로 적은 전류가 흘러서 상기 제2 전류 미러에는 많은 전류가 흐른다.
상기 제1 트랜지스터는 소오스가 상기 전압원에 연결되고 게이트와 드레인이 상기 제1 전류원에 연결된 PMOS 트랜지스터로 구성될 수 있고, 상기 제2 전류 미러는 온도가 상승하면 전류가 증가하고 온도가 하강하면 전류가 감소하는 NMOS 트랜지스터들을 구비할 수 있다.
상기 과제를 해결하기 위하여 본 발명은 또한,
일정한 전압을 공급하는 전압원, 상기 전압원에 소오스가 연결되고 게이트와 드레인이 상호 연결된 PMOS 트랜지스터, 상기 PMOS 트랜지스터의 드레인에 드레인과 게이트가 연결된 제1 NMOS 트랜지스터, 상기 제1 NMOS 트랜지스터의 게이트에 게이트가 연결된 제2 NMOS 트랜지스터, 및 상기 제1 NMOS 트랜지스터의 소오스와 접지단 사이에 연결되어 상기 제1 NMOS 트랜지스터에 흐르는 전류를 조절하는 제1 저항을 구비하는 온도 보상 회로를 제공한다.
상기 온도 보상 회로는, 상기 제2 NMOS 트랜지스터의 소오스와 상기 접지단 사이에 연결되어 상기 제2 NMOS 트랜지스터에 흐르는 전류를 조절하는 제2 저항을 더 구비할 수 있다.
상기 온도 보상 회로는, 상기 제2 NMOS 트랜지스터의 드레인은 외부의 전류 미러에 연결되어 상기 외부의 전류 미러에 흐르는 전류가 온도의 변화에 관계없이 일정하게 흐르게 한다.
상기 과제를 해결하기 위하여 본 발명은 또한,
일정한 전압을 공급하는 전압원과, 상기 전압원으로부터 전압을 공급받으며 온도에 비례하여 출력 전류를 변화시키는 제1 트랜지스터와, 상기 제1 트랜지스터의 출력단에 연결된 제1 전류 미러, 및 상기 제1 전류 미러의 출력단과 접지단 사이에 연결되어 상기 전류 미러에 흐르는 전류를 조절하는 제1 저항을 구비하는 온도 보상 회로; 및 상기 제1 전류 미러에 연결된 제2 전류 미러를 구비하는 주파수 발생 장치를 제공한다.
상기 주파수 발생 장치는, 상기 제2 전류 미러를 구성하는 트랜지스터와 동일한 종류의 트랜지스터가 하나 이상 상기 제2 전류 미러에 병렬로 연결된 구성을 가질 수 있다.
본 발명에 따른 온도 보상 회로는 하나의 트랜지스터와 전류 미러를 구비하여 이에 연결된 장치에 흐르는 전류가 온도의 변화에 무관하게 항상 일정하도록 만들어준다. 따라서, 온도 보상 회로에 연결된 장치는 온도 변화로 인한 오동작 및 성능 열화가 방지된다.
이와 같이, 본 발명에 따른 온도 보상 회로는 매우 간단한 구조를 가지고 온도 보상 기능을 제공하기 때문에 변동 요인이 적어서 회로가 안정적으로 동작하며, 다른 회로나 장치에 적용이 매우 용이하다.
도 1은 본 발명에 따른 온도 보상 회로 및 이에 연결된 전류원과 제2 전류 미러의 회로도이다.
도 2는 MOS 트랜지스터의 온도 특성을 보여주는 그래프이다.
도 3은 본 발명에 따른 온도 보상 회로 및 이에 연결된 제2 전류 미러의 다른 실시예이다.
도 4는 도 1에 도시된 온도 보상 회로를 구비하는 주파수 발생 장치의 블록도이다.
도 5는 도 4에 도시된 주파수 발생 장치의 온도 변화에 따른 주파수 특성을 도시한 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 온도 보상 회로(100) 및 이에 연결된 전류원(current source)(131)과 제2 전류 미러(current mirror)(121)의 회로도이다. 도 1을 참조하면, 온도 보상 회로(100)는 전압원(voltage supply), 제1 트랜지스터(transistor)(101), 제1 전류 미러(111), 제1 저항(103) 및 제2 저항(104)을 구비한다.
전압원(VD)은 일정한 전압, 예컨대 3.3볼트, 5.0볼트 등의 전압을 공급한다. 전압원(VD)에서 공급하는 전압은 온도 보상 회로(100)의 용도에 따라 다양한 전압을 공급할 수 있다.
제1 트랜지스터(101)는 전압원(VD)에 연결되어 상기 전압원(VD)으로부터 공급하는 전압을 받아서 동작하여 전류(Id)를 출력한다. 제1 트랜지스터(101)는 온도에 비례하여 출력 전류(Id)를 변화시킨다. 즉, 제1 트랜지스터(101)는 온도가 상승하면 출력 전류(Id)를 증가시키고, 온도가 하강하면 출력 전류(Id)를 감소시킨다. 이러한 온도 특성을 갖는 트랜지스터로써 MOS(Metal Oxide Semiconductor) 트랜지스터를 구비할 수 있다. MOS 트랜지스터는 도 2에 도시된 그래프를 참조하면, 온도가 상승하면 출력 전류를 증가시키고, 온도가 하강하면 출력 전류를 감소시킨다. 제1 트랜지스터(101)는 PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성할 수 있으나, 여기서는 PMOS 트랜지스터로 구성하는 것이 바람직하다. 이 때, PMOS 트랜지스터의 소오스(source)는 전압원(VD)에 연결되고, 게이트(gate)와 드레인(drain)은 제1 전류 미러(111)에 연결된다. 따라서, PMOS 트랜지스터는 전압원(VD)으로부터 전압이 공급되면 온(on)되어 전류(Id)를 출력한다.
제1 전류 미러(111)는 제1 트랜지스터(101)의 출력단과 전류원(131)에 연결된다. 제1 전류 미러(111)는 제1 트랜지스터(101)로부터 전류(Id)가 출력되면 동작을 개시한다. 제1 전류 미러(111)는 제1 트랜지스터(101)로부터 입력되는 전류(Id)와 동일한 크기의 전류(Io1)를 전류원(131)으로부터 입력한다. 따라서, 온도 보상 회로(100)의 온도가 변화하면 제1 트랜지스터(101)로부터 출력되는 전류(Id)가 증가하거나 감소하며, 그에 따라 전류원(131)으로부터 제1 전류 미러(111)로 입력되는 전류(Io1)도 증가하거나 감소한다.
제1 전류 미러(111)는 제1 NMOS 트랜지스터(113)와 제2 NMOS 트랜지스터(114)를 구비한다. 제1 NMOS 트랜지스터(113)의 드레인과 게이트는 제1 트랜지스터(101)의 출력단에 연결되고, 제1 NMOS 트랜지스터(113)의 소오스는 제1 저항(103)에 연결된다. 제2 NMOS 트랜지스터(114)의 드레인은 전류원(131)에 연결되고, 제2 NMOS 트랜지스터(114)의 게이트는 제1 NMOS 트랜지스터(113)의 게이트에 연결되며, 제2 NMOS 트랜지스터(114)의 소오스는 제2 저항(104)에 연결된다. 이와 같이, 제1 NMOS 트랜지스터(113)의 게이트와 제2 NMOS 트랜지스터(114)의 게이트가 서로 연결되어 있다. 따라서, 제1 트랜지스터(101)로부터 전류(Id)가 출력되면 제1 및 제2 NMOS 트랜지스터들(113,114)이 동시에 온(on)되며, 그에 따라 제1 트랜지스터(101)로부터 출력되는 전류(Id)는 제1 NMOS 트랜지스터(113)와 제1 저항(103)을 통해서 접지단(GND)으로 흐르고, 전류원(131)으로부터 출력되는 전류(Io1)는 제2 NMOS 트랜지스터(114)와 제2 저항(104)을 통해서 접지단(GND)으로 흐른다.
여기서, 제1 NMOS 트랜지스터(113)와 제2 NMOS 트랜지스터(114)는 크기의 비율에 따라서 내부에 흐르는 전류의 크기가 달라진다. 즉, 제1 NMOS 트랜지스터(113)의 크기가 제2 NMOS 트랜지스터(114)의 크기보다 크면 제1 NMOS 트랜지스터(113)에 흐르는 전류의 양이 제2 NMOS 트랜지스터(114)에 흐르는 전류의 양보다 많고, 제1 NMOS 트랜지스터(113)의 크기가 제2 NMOS 트랜지스터(114)의 크기보다 작으면 제1 NMOS 트랜지스터(113)에 흐르는 전류의 양이 제2 NMOS 트랜지스터(114)에 흐르는 전류의 양보다 적다. NMOS 트랜지스터의 크기는 NMOS 트랜지스터의 게이트의 폭과 길이에 의해 결정된다. 즉, NMOS 트랜지스터의 크기는 게이트의 폭에 비례하고, 게이트의 길이에 반비례한다. 제1 전류 미러(111)에 구비되는 제1 NMOS 트랜지스터(113)와 제2 NMOS 트랜지스터(114)의 각각의 게이트의 폭과 길이는 동일한 값을 갖는다.
제1 전류 미러(111)에 구비되는 제1 및 제2 NMOS 트랜지스터들(113,114)의 크기는 모두 같기 때문에 제1 및 제2 NMOS 트랜지스터들(113,114)에 흐르는 전류의 크기도 서로 같다.
제1 저항(103)은 제1 전류 미러(111)의 출력단과 접지단(GND) 사이에 연결되어 제1 전류 미러(111)에 흐르는 전류를 조절한다. 즉, 제1 저항(103)은 제1 NMOS 트랜지스터(113)의 소오스와 접지단(GND) 사이에 연결되어 제1 NMOS 트랜지스터(113)에 흐르는 전류를 조절한다. 이 때, 제1 저항(103)의 저항값이 크면 제1 NMOS 트랜지스터(113)에 흐르는 전류는 감소하고, 제1 저항(103)의 저항값이 작으면 제1 NMOS 트랜지스터(113)에 흐르는 전류는 증가한다.
제2 저항(104)은 제1 전류 미러(111)의 출력단과 접지단(GND) 사이에 연결되어 제1 전류 미러(111)에 흐르는 전류를 조절한다. 즉, 제2 저항(104)은 제2 NMOS 트랜지스터(114)의 소오스와 접지단(GND) 사이에 연결되어 제2 NMOS 트랜지스터(114)에 흐르는 전류를 조절한다. 이 때, 제2 저항(104)의 저항값이 크면 제2 NMOS 트랜지스터(114)에 흐르는 전류는 감소하고, 제2 저항(104)의 저항값이 작으면 제2 NMOS 트랜지스터(114)에 흐르는 전류는 증가한다.
도 1을 참조하면, 제2 전류 미러(121)는 제1 전류 미러(111)와 전류원(131)에 공통으로 연결된다.
제2 전류 미러(121)는 전류원(131)으로부터 전류(Io2)가 입력되면 동작을 개시한다. 제2 전류 미러(121)는 제3 및 제4 NMOS 트랜지스터들(123,124)로 구비된다. 따라서, 온도가 변화하면 제2 전류 미러(121)에 흐르는 전류가 증가하거나 감소하며, 그에 따라 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류(Io2)도 증가하거나 감소한다.
제2 전류 미러(121)에 구비된 제3 NMOS 트랜지스터(123)의 드레인과 게이트는 전류원(131)에 연결되고, 그 소오스는 접지단(GND)에 연결된다. 제2 전류 미러(121)에 구비되는 제4 NMOS 트랜지스터(124)의 드레인은 단자(141)를 통해서 외부 장치(도시 안됨)에 연결되고, 그 게이트는 전류원(131)에 연결되며, 그 소오스는 접지단(GND)에 연결된다. 따라서, 전류원(131)으로부터 전류(Io2)가 입력되면 제2 노드(N2)의 전압이 높아져서 제3 및 제4 NMOS 트랜지스터들(123,124)의 게이트들의 전압이 상승되어 제3 및 제4 NMOS 트랜지스터들(123,124)이 동시에 온(on)되며, 그 결과, 전류원(131)으로부터 입력되는 전류(Io2)는 제3 NMOS 트랜지스터(123)를 통해서 접지단(GND)으로 흐르고, 단자(141)를 통해서 외부 장치로부터 입력되는 전류(Ip1)는 제4 NMOS 트랜지스터(124)를 통해서 접지단(GND)으로 흐른다.
제2 전류 미러(121)는 제1 전류 미러(111)와 동일한 구성을 갖는 것이 바람직하다. 예컨대, 제1 전류 미러(111)가 2개의 NMOS 트랜지스터들(113,114)로 구성되면, 제2 전류 미러(121)도 복수개의 NMOS 트랜지스터들(123,124)로 구성되고, 제1 전류 미러(111)가 2개의 PMOS 트랜지스터들로 구성되면, 제2 전류 미러(121)도 복수개의 PMOS 트랜지스터들로 구성된다. 또한, 제2 전류 미러(121)에 구비되는 MOS 트랜지스터들의 크기는 모두 같은 크기를 갖는다.
제2 전류 미러(121)의 출력단과 접지단(GND) 사이에 하나 또는 복수개의 저항들(도시 안됨)이 연결되어 제2 전류 미러(121)에 흐르는 전류를 조절하도록 구성될 수 있다.
상술한 바와 같이, 본 발명에 따른 온도 보상 회로는 매우 간단한 구조를 가지고 온도 보상 기능을 제공하기 때문에 변동 요인이 적어서 회로가 안정적으로 동작하며, 다른 회로나 장치에 적용이 매우 용이하다.
온도 보상 회로(100)의 동작을 설명하기로 한다.
먼저, 온도가 상승할 때 온도 보상 회로(100)와 제2 전류 미러(121)의 동작에 대해 설명하기로 한다.
전압원(VD)으로부터 전원 전압이 공급되면 제1 트랜지스터(101)와 제1 전류 미러(111)가 동작을 시작하여 제1 트랜지스터(101)로부터 제1 전류 미러(111)로 전류(Id)가 흐르고, 전류원(131)으로부터 제1 전류 미러(111)로 전류(Io1)가 흐른다. 또한, 전류원(131)으로부터 전류(Io2)가 입력되면 제2 전류 미러(121)가 동작한다.
이 상태에서, 온도 보상 회로(100)와 제2 전류 미러(121)의 온도가 상승하면 제1 트랜지스터(101)로부터 출력되는 전류(Id)가 증가한다. 그러면, 제1 노드(N1)의 전압이 높아진다. 제1 노드(N1)의 전압은 온도 보상 회로(100)의 기준 전압이 된다. 제1 노드(N1)의 전압이 높아지면, 제1 NMOS 트랜지스터(113)의 게이트 전압과 제2 NMOS 트랜지스터(114)의 게이트 전압이 동시에 상승하여 제1 NMOS 트랜지스터(113)와 제2 NMOS 트랜지스터(114)에 흐르는 전류가 증가한다. 그에 따라 전류원(131)으로부터 제2 NMOS 트랜지스터(114)로 입력되는 전류(Io1)가 증가한다. 그 결과, 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류(Io2)는 상대적으로 감소한다. 제2 전류 미러(121)로 입력되는 전류(Io2)가 감소하면, 제2 노드(N2)의 전압이 낮아진다. 제2 노드(N2)의 전압이 낮아지면, 제3 및 제4 NMOS 트랜지스터들(123,124)의 게이트 전압들이 동시에 낮아져서 제3 및 제4 NMOS 트랜지스터들(123,124)에 흐르는 전류가 감소한다.
제2 전류 미러(121)는 복수개의 NMOS 트랜지스터들(123,124)로 구성됨으로, 온도가 상승하면 내부에 흐르는 전류가 증가한다. 그러나, 온도가 상승하면 상술한 바와 같이 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류(Io2)가 감소하게 되고, 그에 따라 제2 전류 미러(121)에 흐르는 전류는 감소하게 됨으로, 결과적으로 제2 전류 미러(121)에 흐르는 전류는 온도의 상승에도 불구하고 동일하게 유지된다.
여기서, 온도가 상승할 때, 제2 전류 미러(121)에 흐르는 전류의 증가 분량과, 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류의 감소 분량이 동일하도록 제1 전류 미러(111)를 설계하는 것이 바람직하다. 그러기 위해서는, 제1 내지 제4 NMOS 트랜지스터들(113,114,123,124)의 크기가 모두 동일하게 구성되어야 한다.
이와 같이, 온도가 상승할 경우에 제1 전류 미러(111)에 의해 제2 전류 미러(121)에 흐르는 전류는 일정하게 유지된다. 그에 따라, 단자(141)에 연결되는 외부 장치로부터 제2 전류 미러(121)로 입력되는 전류(Ip1)도 일정하게 유지된다.
다음에, 온도가 하강할 때 온도 보상 회로(100)와 제2 전류 미러(121)의 동작에 대해 설명하기로 한다.
전압원(VD)으로부터 전원 전압이 공급되면 제1 트랜지스터(101)와 제1 전류 미러(111)가 동작을 시작하여 제1 트랜지스터(101)로부터 제1 전류 미러(111)로 전류(Id)가 흐르고, 전류원(131)으로부터 제1 전류 미러(111)로 전류(Io1)가 흐른다. 또한, 전류원(131)으로부터 전류(Io2)가 입력되면 제2 전류 미러(121)가 동작한다.
이 상태에서, 온도 보상 회로(100)와 제2 전류 미러(121)의 온도가 하강하면 제1 트랜지스터(101)로부터 출력되는 전류(Id)가 감소한다. 그러면, 제1 노드(N1)의 전압이 낮아진다. 제1 노드(N1)의 전압이 낮아지면, 제1 NMOS 트랜지스터(113)의 게이트 전압과 제2 NMOS 트랜지스터(114)의 게이트 전압이 동시에 감소하여 제1 NMOS 트랜지스터(113)와 제2 NMOS 트랜지스터(114)로부터 출력되는 전류가 감소한다. 그에 따라 전류원(131)으로부터 제2 NMOS 트랜지스터(114)로 입력되는 전류(Io1)가 감소한다. 그 결과, 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류(Io2)는 상대적으로 증가한다. 제2 전류 미러(121)로 입력되는 전류(Io2)가 증가하면, 제2 노드(N2)의 전압이 높아진다. 제2 노드(N2)의 전압이 높아지면, 제3 및 제4 NMOS 트랜지스터들(123,124)의 게이트 전압들이 동시에 높아져서 제3 및 제4 NMOS 트랜지스터들(123,124)에 흐르는 전류가 증가한다.
제2 전류 미러(121)는 NMOS 트랜지스터들(123,124)로 구성됨으로, 온도가 하강하면 내부에 흐르는 전류가 감소한다. 그러나, 온도가 감소하면 상술한 바와 같이 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류(Io2)가 증가하게 되고, 그 결과 제2 전류 미러(121)에 흐르는 전류는 증가하게 됨으로, 결과적으로 제2 전류 미러(121)에 흐르는 전류는 온도의 감소에도 불구하고 동일하게 유지된다.
여기서, 온도가 하강할 때, 제2 전류 미러(121)에 흐르는 전류의 감소 분량과, 전류원(131)으로부터 제2 전류 미러(121)로 입력되는 전류의 증가 분량이 동일하도록 제1 전류 미러(111)가 설계된다.
이와 같이, 온도가 감소할 경우에 제1 전류 미러(111)에 의해 제2 전류 미러(121)에 흐르는 전류는 일정하게 유지된다. 그에 따라, 단자(141)에 연결되는 외부 장치로부터 제2 전류 미러(121)로 입력되는 전류(Ip1)도 일정하게 유지된다.
도 2는 MOS 트랜지스터의 온도 특성을 보여주는 그래프이다.
도 2에 도시된 바와 같이, MOS 트랜지스터에 흐르는 전류는 온도에 비례한다. 즉, MOS 트랜지스터는 온도가 상승하면 내부에 흐르는 전류가 증가하고, 온도가 감소하면 내부에 흐르는 전류가 감소한다.
도 3은 본 발명에 따른 온도 보상 회로(100) 및 이에 연결된 제2 전류 미러(121)의 다른 실시예이다.
도 3을 참조하면, 제2 전류 미러(121)에는 복수개의 트랜지스터들(125,126)이 추가로 병렬 연결될 수 있다. 복수개의 트랜지스터들(125,126)은 단자들(142,143)을 구비하고, 여기에 외부 장치들이 연결될 수 있다. 상기 복수개의 트랜지스터들(125,126)은 하나로 구비될 수도 있고, 2개 이상으로 구비될 수도 있다. 복수개의 트랜지스터들(125,126)은 제2 전류 미러(121)에 구비되는 트랜지스터들(123,124)과 동일한 종류 및 크기를 갖는다. 예컨대, 제2 전류 미러(121)가 NMOS 트랜지스터들로 구성될 경우에 복수개의 트랜지스터들(125,126)은 각각 NMOS 트랜지스터로 구비되고, 제2 전류 미러(121)가 PMOS 트랜지스터들로 구성될 경우에 복수개의 트랜지스터들(125,126)은 각각 PMOS 트랜지스터로 구비되는 것이 바람직하다.
이와 같이, 제2 전류 미러(121)에 복수개의 트랜지스터들(125,126)이 연결될 경우에 복수개의 트랜지스터들(125,126)은 제2 전류 미러(121)와 함께 전류 미러를 구성하기 때문에 복수개의 트랜지스터들(125,126)에 흐르는 전류도 전류 미러 효과에 의해 제2 전류 미러(121)에 흐르는 전류와 동일한 크기를 갖는다. 따라서, 단자들(141,142,143)을 통해서 외부에서 입력되는 전류들(Ip1,Ip2,Ip3)은 모두 동일한 크기를 갖는다.
더욱이, 제2 전류 미러(121)에 흐르는 전류는 도 1을 통해서 설명한 바와 같이 온도의 변화에 관계없이 일정하게 유지되므로, 단자들(141,142,143)을 통해서 복수개의 트랜지스터들(124,125,126)로 흐르는 전류들(Ip1,Ip2,Ip3)도 온도의 변화에 관계없이 항상 일정하게 유지된다.
도 4는 도 1에 도시된 온도 보상 회로(100)를 구비하는 주파수 발생 장치(400)의 블록도이다. 도 4를 참조하면, 주파수 발생 장치(400)는 온도 보상 회로(100)를 포함하여 제2 전류 미러(121)와 주파수 발생부(441)를 구비한다.
제2 전류 미러(121)는 온도 보상 회로(100)와 주파수 발생부(441)에 연결된다. 제2 전류 미러(121)에는 MOS 트랜지스터(125)가 병렬 연결될 수 있다. MOS 트랜지스터(125)는 하나 또는 복수개로 구비될 수 있다. MOS 트랜지스터(125)에 흐르는 전류는 온도 보상 회로(100)에 의해 온도의 변화에 관계없이 항상 일정하게 유지된다.
이와 같이, 제2 전류 미러(121)에 흐르는 전류가 온도 변화에 무관하게 항상 일정하게 유지되기 때문에, 주파수 발생부(441)에 공급되는 바이어스도 온도 변화에 무관하게 일정하게 유지된다. 그에 따라, 주파수 발생부(441)는 온도의 변화에 관계없이 항상 일정한 주파수를 발생한다.
주파수 발생부(441)는 공지된 기술을 이용하여 구성이 가능함으로, 이에 대한 구체적인 설명은 생략하기로 한다.
도 5는 도 4에 도시된 주파수 발생 장치(400)의 온도 변화에 따른 주파수 특성을 도시한 그래프이다.
도 5에 도시된 바와 같이, 주파수 발생 장치(400)는 온도 보상 회로(100)를 구비하지 않는 경우에는 온도의 변화에 따라 주파수 특성의 변화가 크지만(실선 511), 온도 보상 회로(100)를 구비한 경우에는 온도의 변화에 관계없이 항상 일정한 주파수 특성을 갖는다(실선 521).
즉, 도 4에 도시된 주파수 발생 장치(400)의 주파수는 27도의 온도를 기준으로 1.9[MHz]를 가지도록 설계되었으며, 도 5처럼 온도 보상 회로(100)가 구비되지 않은 경우(실선 511), 온도가 -40도에서 80도까지 변화하게 되면 주파수가 1[MHz]에서 2.5[MHz]까지 변하게 된다. 이런 주파수 특성의 변화로 인해 온도 보상 회로(100)가 구비되지 않은 주파수 발생 장치(400)에 연결되는 시스템은 오동작 및 성능 열화를 가져오게 된다.
이에 반해, 본 발명처럼 주파수 발생 장치(400)에 온도 보상 회로(100)가 구비되면, 온도가 -40도에서 80도까지 변화할 경우에 주파수는 1.91[MHz]에서 1.93[MHz]로 1,5[%] 정도의 변화를 나타내고 있다. 이와 같이, 온도 변화에 안정화된 주파수 발생 장치(400)는 이에 연결되는 시스템을 안정적으로 동작시키고 성능 열화를 가져오지 않게 되므로 좋은 주파수 발생 장치의 설계가 가능하게 된다.
이상에서는 본 발명의 온도 보상 회로(100)가 주파수 발생 장치(400)에만 적용된 실시예를 제시하였으나, 본 발명의 온도 보상 회로(100)는 전류 미러를 갖는 모든 전자 회로에 적용될 수 있고, 상기 전자 회로의 온도 변화에 대한 특성 변화를 보상해 준다.
본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (11)

  1. 일정한 전류를 흘려주는 전류원과 상기 전류원에 연결된 제2 전류 미러에 공통으로 연결된 온도 보상 회로에 있어서,
    일정한 전압을 공급하는 전압원;
    상기 전압원에 연결되어 상기 전압원으로부터 전압을 공급받으며, 온도에 비례하여 출력 전류를 변화시키는 제1 트랜지스터;
    상기 제1 트랜지스터의 출력단 및 상기 전류원에 연결된 제1 전류 미러; 및
    상기 제1 전류 미러의 출력단과 접지단 사이에 연결되어 상기 제1 전류 미러에 흐르는 전류를 조절하는 제1 저항을 구비하는 것을 특징으로 하는 온도 보상 회로.
  2. 제1항에 있어서, 상기 제1 전류 미러는
    상기 제1 트랜지스터의 출력단에 드레인과 게이트가 연결되고, 상기 제1 저항에 소오스가 연결된 제1 NMOS 트랜지스터; 및
    상기 전류원에 드레인이 연결되고, 상기 제1 NMOS 트랜지스터의 게이트에 게이트가 연결된 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 온도 보상 회로.
  3. 제2항에 있어서, 상기 제2 NMOS 트랜지스터의 소오스와 상기 접지단 사이에 연결되어 상기 제2 NMOS 트랜지스터에 흐르는 전류를 조절하는 제2 저항을 더 구비하는 것을 특징으로 하는 온도 보상 회로.
  4. 제1항에 있어서,
    온도가 상승하면 상기 전류원으로부터 상기 제1 전류 미러로 많은 전류가 흘러서 상기 제2 전류 미러에는 적은 전류가 흐르며,
    온도가 하강하면 상기 전류원으로부터 상기 제1 전류 미러로 적은 전류가 흘러서 상기 제2 전류 미러에는 많은 전류가 흐르는 것을 특징으로 하는 온도 보상 회로.
  5. 제1항에 있어서, 상기 제1 트랜지스터는
    소오스가 상기 전압원에 연결되고, 게이트와 드레인이 상기 제1 전류원에 연결된 PMOS 트랜지스터인 것을 특징으로 하는 온도 보상 회로.
  6. 제1항에 있어서, 상기 제2 전류 미러는
    온도가 상승하면 전류가 증가하고 온도가 하강하면 전류가 감소하는 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 온도 보상 회로.
  7. 일정한 전압을 공급하는 전압원;
    상기 전압원에 소오스가 연결되고, 게이트와 드레인이 상호 연결된 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 드레인에 드레인과 게이트가 연결된 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 게이트에 게이트가 연결된 제2 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터의 소오스와 접지단 사이에 연결되어 상기 제1 NMOS 트랜지스터에 흐르는 전류를 조절하는 제1 저항을 구비하는 것을 특징으로 하는 온도 보상 회로.
  8. 제7항에 있어서, 상기 제2 NMOS 트랜지스터의 소오스와 상기 접지단 사이에 연결되어 상기 제2 NMOS 트랜지스터에 흐르는 전류를 조절하는 제2 저항을 더 구비하는 것을 특징으로 하는 온도 보상 회로.
  9. 제7항에 있어서, 상기 제2 NMOS 트랜지스터의 드레인은 외부의 전류 미러에 연결되어 상기 외부의 전류 미러에 흐르는 전류가 온도의 변화에 관계없이 일정하게 흐르게 하는 것을 특징으로 하는 온도 보상 회로.
  10. 일정한 전압을 공급하는 전압원, 상기 전압원으로부터 전압을 공급받으며 온도에 비례하여 출력 전류를 변화시키는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단에 연결된 제1 전류 미러, 및 상기 제1 전류 미러의 출력단과 접지단 사이에 연결되어 상기 전류 미러에 흐르는 전류를 조절하는 제1 저항을 구비하는 온도 보상 회로; 및
    상기 제1 전류 미러에 연결된 제2 전류 미러를 구비하는 것을 특징으로 하는 주파수 발생 장치.
  11. 제10항에 있어서,
    상기 제2 전류 미러를 구성하는 트랜지스터와 동일한 종류의 트랜지스터가 하나 이상 상기 제2 전류 미러에 병렬로 연결된 것을 특징으로 하는 주파수 발생 장치.
KR1020110017295A 2011-02-25 2011-02-25 온도 보상 회로 및 이를 구비한 장치 KR101257459B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110017295A KR101257459B1 (ko) 2011-02-25 2011-02-25 온도 보상 회로 및 이를 구비한 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110017295A KR101257459B1 (ko) 2011-02-25 2011-02-25 온도 보상 회로 및 이를 구비한 장치

Publications (2)

Publication Number Publication Date
KR20120097830A true KR20120097830A (ko) 2012-09-05
KR101257459B1 KR101257459B1 (ko) 2013-04-23

Family

ID=47108982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110017295A KR101257459B1 (ko) 2011-02-25 2011-02-25 온도 보상 회로 및 이를 구비한 장치

Country Status (1)

Country Link
KR (1) KR101257459B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103116381A (zh) * 2013-02-08 2013-05-22 余浩 一种高阶温度补偿电流产生电路及电流连续调节方法
US9477031B2 (en) 2012-09-04 2016-10-25 Psk Inc. Apparatus and method for manufacturing light guiding plate

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101731919B1 (ko) 2015-11-25 2017-05-02 국방과학연구소 듀얼 채널 수신 장치 및 이를 구비하는 위상 배열 안테나

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000020853A (ko) * 1998-09-24 2000-04-15 김덕중 온도 변화에 안정된 바이어스 전류 발생 회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9477031B2 (en) 2012-09-04 2016-10-25 Psk Inc. Apparatus and method for manufacturing light guiding plate
CN103116381A (zh) * 2013-02-08 2013-05-22 余浩 一种高阶温度补偿电流产生电路及电流连续调节方法
CN103116381B (zh) * 2013-02-08 2015-02-04 余浩 一种高阶温度补偿电流产生电路及电流连续调节方法

Also Published As

Publication number Publication date
KR101257459B1 (ko) 2013-04-23

Similar Documents

Publication Publication Date Title
US7932707B2 (en) Voltage regulator with improved transient response
CN108885474B (zh) 调节器电路
JP4499696B2 (ja) 基準電流生成装置
US6700363B2 (en) Reference voltage generator
JP5470128B2 (ja) 定電圧回路、コンパレータおよびそれらを用いた電圧監視回路
US7830200B2 (en) High voltage tolerant bias circuit with low voltage transistors
JP2008015925A (ja) 基準電圧発生回路
KR102579232B1 (ko) 레지스터들에 걸쳐 제어된 전압을 가하는 온도-보상된 기준 전압 생성기
US7902913B2 (en) Reference voltage generation circuit
US20200081477A1 (en) Bandgap reference circuit
TWI405067B (zh) 用於負電壓調節器之控制電路及控制負電壓調節器的方法
US10274981B2 (en) Voltage dropping apparatus, voltage switching apparatus, and internal voltage supply apparatus using the same
US8674779B2 (en) Reference current generator circuit
KR101257459B1 (ko) 온도 보상 회로 및 이를 구비한 장치
US20170117888A1 (en) Voltage comparison circuit
EP2360547B1 (en) Band gap reference circuit
US7071770B2 (en) Low supply voltage bias circuit, semiconductor device, wafer and system including same, and method of generating a bias reference
CN111585552B (zh) 输出驱动器电路
JP2013054535A (ja) 定電圧発生回路
KR20180018759A (ko) 스타트-업 회로들
US9690316B2 (en) Integrated circuit and method for driving the same
US9588540B2 (en) Supply-side voltage regulator
CN108628379B (zh) 偏压电路
US8149063B2 (en) Current-restriction circuit and driving method therefor
KR100863529B1 (ko) 연산 증폭기 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160328

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170328

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180327

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee