KR20180018759A - 스타트-업 회로들 - Google Patents

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필 코비쉴리
세바스티안 이오안 인
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노르딕 세미컨덕터 에이에스에이
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Abstract

스타트-업 회로 (2)는 제로 안정한 지점 (200) 및 비-제로 안정한 지점 (202)을 갖는 회로 부분(4)을 초기화하도록 배열된다. 스타트-업 회로는, 전압 분배기 노드 (48)에서 분배기 바이어스를 생성하는 제 1 커패시터 (16) 및 제 2 커패시터 (18)를 포함하는 정전용량성 전압 분배기; 제 1 증폭기 입력, 제 2 증폭기 입력(20, 22), 및 분배기 노드에 연결된 증폭기 출력을 포함하는 차동 증폭기; 제 1 드라이버 트랜지스터 (12)―제 1 드라이버 트랜지스터의 게이트 단자는 분배기 노드에 연결되고, 드레인 단자는 제 1 스타트-업 출력 및 제 1 증폭기 입력에 연결됨―; 및 제 2 드라이버 트랜지스터 (14)―제 2 드라이버 트랜지스터의 게이트 단자는 분배기 노드에 연결되고, 드레인 단자는 제 2 스타트-업 출력 및 제 2 증폭기 입력에 연결됨―를 포함한다. 차동 증폭기는 상기 분배기 바이어스 전압을 제어하고 상기 회로 부분을 상기 비-제로 안정한 지점으로 드라이브한다.

Description

스타트-업 회로들
스타트-업 회로(start-up circuit)들은 많은 집적 회로들, 특별히 많은 가능한 안정한 상태들 예컨대 밴드갭 전압 기준 회로들, 발진기들, 및 플립 플롭들을 갖는 회로들의 구성에 대하여 필수적인 빌딩 블럭이다.
일 예로서, 밴드갭 전압 기준 회로들은 온도-안정 전압 기준을 제공하는데 사용된다. 이런 밴드갭 기준 회로는 상이한 전류 밀도들에서 동작되는 두개의 트랜지스터들 사이의 전압 차이를 이용하여 동작하여 낮은 온도 의존성을 갖는 출력 전압을 생성한다. 실리콘계 밴드갭 회로는 절대 제로(absolute zero)에서 실리콘과 관련된 1.22 eV 밴드갭을 극복하기 위해서 전하 캐리어 (즉, 전자 또는 홀)에 대하여 요구되는 전압에 가까운 1.25 V 출력 전압을 일반적으로 생성할 것이다.
동일한 게이트-소스 전압이 각각에 인가될 때 두개의 트랜지스터들이 같은 드레인 전류를 드로우(draw)하는 두개의 동작 지점(operating point)들이 있다. 이들 지점들 중 하나에서 동작될 때, 밴드갭 기준 회로는 넓은 온도의 범위에 걸쳐 안정하다. 첫번째는 “제로 동작 지점(zero operating point)”으로서 알려진 것이고, 여기서 인가된 전압 및 드레인 전류들은 전부 제로이며 - 기준 전압을 생성하기 위해 거의 관심을 가지지 않는 상황이다. “비-제로 동작 지점(non-zero operating point)”은 두개의 트랜지스터들의 게이트-소스 인터페이스를 가로질러 인가될 때, 동일한 전류가 각각의 트랜지스터를 통과하여 흐르게 하는 한정된, 비-제로 전압에서 존재한다.
이런 밴드갭 기준은 각각의 이들 동작 지점들에서 안정하고 가능할 때마다 하나 또는 다른 지점쪽으로 수렴할 것이다. 따라서 두개의 가능한 동작 지점들 있지만, 단지 정상 동작 지점만이 안정한, 비-제로 기준 전압을 생성하는 관점에서 관심을 갖는다는 것이 명확하다. 어떠한 외부 전압들도 인가되지 않고서 이런 밴드갭 기준 회로가 파워 온(power on)된 때, 자주 그것은 제로 동작 지점에서 안정화되는 경향이 있을 것이다. 스타트-업 회로는 따라서 밴드갭 기준 회로에 “킥(kick)” (즉, “임펄스” 또는 “과도 이벤트(transient event)”)을 제공하기 위해서 그것을 필요한 비-제로 동작 지점 쪽으로 강제하기 위해서 사용된다.
일 통상 해결책은 제로 동작 지점을 감지하고 밴드갭 기준 회로의 트랜지스터로 전류를 주입하는 것이다. 이것은 밴드갭 기준 회로를 비교적 용이하게 희망하는 동작 지점으로 강제하기 위해 사용될 수 있지만, 그러나 외부 회로들에 연결되면, 손상을 일으킬 수 있는 회로의 출력상에 큰 전류로 이어질 수 있다. 이 스타트-업 회로부(circuitry)는 또한 작은 양의 전류를 드로우할 것이고, 이는 출력 전압에서 에러를 유발할 것이다. 이것은 특별히 16 nm 및 28 nm와 같은 보다 적은 디바이스 제조 사이즈들에 대하여 이슈이다.
제 1 측면에서 볼 때, 본 발명은 제로 안정한 지점(zero stable point) 및 비-제로 안정한 지점(non-zero stable point)을 갖는 회로 부분을 초기화하도록 배열된 스타트-업 회로를 제공하되, 상기 스타트-업 회로는,
분배기 노드에서 제 1 커패시터와 제 2 커패시터 사이에 분배기 바이어스 전압을 생성하는 상기 제 2 커패시터와 직렬인 상기 제 1 커패시터를 포함하는 정전용량성(capacitive) 전압 분배기;
제 1 증폭기 입력, 제 2 증폭기 입력, 및 상기 분배기 노드에 연결된 증폭기 출력을 포함하는 차동 증폭기;
제 1 드라이버 트랜지스터―상기 제 1 드라이버 트랜지스터의 게이트 단자가 상기 분배기 노드에 연결되고, 상기 제 1 드라이버 트랜지스터의 드레인 단자가 제 1 스타트-업(start-up) 출력 및 상기 제 1 증폭기 입력 양쪽에 연결되도록 배열됨―; 및
제 2 드라이버 트랜지스터―상기 제 2 드라이버 트랜지스터의 게이트 단자가 상기 분배기 노드에 연결되고, 상기 제 2 드라이버 트랜지스터의 드레인 단자가 제 2 스타트-업 출력 및 상기 제 2 증폭기 입력 양쪽에 연결되도록 배열됨―를 포함하되,
상기 스타트-업 회로는 상기 차동 증폭기가 상기 분배기 바이어스 전압을 제어하고 상기 회로 부분을 상기 비-제로 안정한 지점으로 드라이브하도록 배열된다.
따라서 본 발명은 회로 부분 예컨대 밴드갭 전압 기준 회로를 희망하는 상태로 초기화하기 위해 사용될 수 있는 스타트-업 회로를 제공한다는 것이 당해 기술분야의 통상의 기술자들에 의해 이해될 것이다. 정전용량성 전압 분배기는 파워-업에 기하여 시스템에 최초 킥(initial kick)을 제공한다. 전압 분배기 때문에, 작은 분배기 바이어스 전압은 드라이버 트랜지스터들을 오픈시키고, 작은 전류가 각각을 통과하여 흐르는 것을 허용하고, 이는 결국 증폭기 입력들에 인가된 전압을 증가시킨다. 증폭기는 이어 그 자체를 통과하여 더 큰 전류가 흐르는 것을 허용하여, 바이어스 전압 (즉, 증폭기가 바이어스 전압을 떨어뜨린다(pull down))을 줄이고, 이는 드라이버 트랜지스터들이 더 많은 전류가 거기를 통과하여 흐르는 것을 허용하게 한다. 회로를 이런 식으로 초기화함으로써, 밴드갭 회로내에 생성된 전류들은 최소로 유지된다. 밴드갭 기준 회로로부터 전류들이 다른 외부 회로들에 사용을 위해 미러링된다면 과잉 전류으로 인한 외부 회로들 손상 위험은 축소된다.
출원인은 통상의 스타트-업 회로들이 안정성을 위해 파워 서플라이 또는 접지와 드라이버 트랜지스터들 사이에 연결된 커패시터를 흔히 갖는 것을 알고 있어서 본 발명을 구현하는 것은 단지 하나의 추가의 커패시터를 필요로 한다. 통상의 스타트-업 회로들은 스타트-업 회로내에 증폭기를 안정화하기 위해 이 커패시터를 사용한다. 제 2 커패시터는 나중에 논의되기를 희망하는 정전 용량을 생성하도록 선택될 수 있다.
본 발명에 적합한 많은 차동 증폭기 배열들이 있지만, 실시예들의 임의의 세트에서 상기 차동 증폭기는 제 1 및 제 2 미러 트랜지스터들, 및 제 1 및 제 2 차동 쌍 트랜지스터들을 포함하는 롱 테일드 쌍 배열(long tailed pair arrangement)을 포함한다. 실시예들의 임의의 세트에서, 상기 미러 트랜지스터들은 p-채널 금속-산화물-반도체 (PMOS) 전계 효과 트랜지스터들이다. 실시예들의 임의의 세트에서, 상기 차동 쌍 트랜지스터들은 n-채널 금속-산화물-반도체 (PMOS) 전계 효과 트랜지스터들이다. PMOS 및 NMOS 트랜지스터들의 이 선택은 특별히 집적 회로 디자인에서 상투적으로 양의 서플라이 레일과 접지 사이에서 사용에 적절하지만, 그러나 본 발명은 트랜지스터 유형들을 반대로 하고 전압 서플라이의 극성을 바꿈으로써 구현될 수 있다.
실시예들의 임의의 세트에서, 상기 제 1 및 제 2 미러 트랜지스터들은 그것들의 개별 소스 단자들이 서플라이 전압에 연결되고 그것들의 개별 게이트 단자들이 함께 연결되도록 배열된다. 실시예들의 임의의 세트에서, 제 1 미러 트랜지스터는 다이오드-연결된다(diode-connected) (즉, 그것의 드레인 단자가 그것의 게이트 단자에 연결된다).
실시예들의 임의의 세트에서, 상기 제 1 미러 트랜지스터의 드레인 단자는 상기 제 1 차동 쌍 트랜지스터의 드레인 단자에 연결되고 상기 제 2 미러 트랜지스터의 드레인 단자는 상기 제 2 차동 쌍 트랜지스터의 드레인 단자에 연결된다. 이것은 차동 증폭기의 각각의 "레그(leg)"를 통과하여 동일한 전류가 흐르는 것을 보장한다.
실시예들의 임의의 세트에서, 제 1 및 제 2 차동 쌍 트랜지스터들의 소스 단자들은 서로에 연결된다. 실시예들의 임의의 세트에서, 제 1 및 제 2 차동 쌍 트랜지스터들의 소스 단자들은 전류원에 연결된다. 실시예들의 임의의 세트에서 전류원은 전류 미러(current mirror)이다.
실시예들의 임의의 세트에서, 상기 회로는 전류 미러 출력 트랜지스터를 포함하되 그것의 게이트 단자는 상기 분배기 노드에 연결되도록 배열된다. 실시예들의 임의의 세트에서, 상기 전류 미러 출력 트랜지스터의 드레인 단자는 외부 전류 미러에 연결된다. 이 외부 전류 미러는 외부 회로부에 대하여 출력 전류를 제공하고 회로 부분을 통과하여 흐르는 전류를 미러링한다.
첨부한 도면들을 참고로 하여 단지 예제의 방식으로 본 발명의 실시예들이 이제 설명될 것이다:
도 1은 전형적인 밴드갭 기준 전압 회로의 안정한 지점들을 도시한다;
도 2는 본 발명의 일 실시예에 따른 스타트-업 회로의 회로도이다; 및
도 3은 도 2의 스타트-업 회로의 전형적인 동작을 보여주는 타이밍도이다.
도 1은 두개의 기준 트랜지스터들을 갖는 전형적인 밴드갭 기준 전압 회로의 안정한 지점(stable point)들을 도시한다. 각각의 기준 트랜지스터에 대한 전류-전압 플롯(plot)들은 즉, 소정의 전류 밀도에 대하여, 트랜지스터들을 가로지르는 전압이 같은 경우 만나는 두개의 지점들이 있다. 이들은 출력으로서 취해진 기준 전압이 평평한(flat) 온도 응답을 갖는 경우 바람직한 동작 지점들이다.
원점에 제로 안정한 지점 (200)이 있고, 이는 어떤 전류들도 이 지점에서 흐르지 않기 때문에 거의 실제적인 관심을 갖지 않는다. 또한 비-제로 안정한 지점 (202)이 있고, 여기에서 기준 회로가 희망하는 대로 기능한다. 본 출원에서 설명된 스타트-업 회로의 목적은 따라서 밴드갭 회로를 제로 동작 안정한 지점 (200) 보다는 비-제로 동작 안정한 지점 (202)으로 드라이브하는 것이다.
도 2는 본 발명의 일 실시예에 따른 스타트-업 회로(2)의 회로도이다. 스타트-업 회로는 도 1에 예시된 안정한 지점들로 밴드갭 기준 회로 (4)를 초기화하도록 구성된다. 밴드갭 기준 회로 (4)는 한쌍의 n-채널 금속-산화물-반도체 (“NMOS”) 전계 효과 트랜지스터들 (“FET”들 또는 “MOSFET”들) (6, 8)을 포함하고- 이중 하나의 트랜지스터 (8)는 그것의 드레인 단자를 통하여 고정 저항기 (10)와 직렬로 연결된다.
두개의 밴드갭 트랜지스터들 (6, 8)은 개별 p-채널 금속-산화물-반도체 (“PMOS”) 전계 효과 트랜지스터들 (12,14)에 의해 각각 드라이브된다. PMOS 드라이버 트랜지스터들 (12,14)은 그것들의 소스 단자들이 서플라이 전압 (40)에 연결되도록 배열된다. 드라이버 트랜지스터들 중 한 트랜지스터 (12)는 밴드갭 트랜지스터들 중 하나(6)의 드레인 단자에 연결된 그것의 드레인 단자를 갖고, 한편 다른 드라이버 트랜지스터 (14)의 드레인 단자는 고정 저항기 (10)를 통하여 다른 밴드갭 트랜지스터 (8)의 드레인 단자에 연결된다. 양쪽 밴드갭 트랜지스터들 (6, 8)은 다이오드-연결된다 (즉, 그것들의 개별 게이트 및 드레인 단자들이 서로에 연결된다). 증가된 온도 감도를 위하여, 밴드갭 트랜지스터들 (6,8)은 NMOSFET들 대신에 NPN 바이폴라 접합 트랜지스터들 (BJT들)을 이용하여 구현될 수 있다.
드라이버 트랜지스터들 (12,14) 및 밴드갭 기준 회로 (4)는 두개의 별개의 “경로들(paths)”을 형성한다. 첫번째는 서플라이 전압 (40)로부터 드라이버 트랜지스터 (12) 및 밴드갭 트랜지스터 (6)를 통과하여 접지 (44)로의 경로로서 정의되고, 반면 두번째는 서플라이 전압 (40)으로부터 드라이버 트랜지스터 (14), 고정 저항기 (10) 및 밴드갭 트랜지스터 (8)를 통과하여 접지 (44)로의 경로로서 정의된다.
드라이버 트랜지스터들 (12,14)의 드레인 단자들은 NMOS 차동 쌍 트랜지스터들 (20,22)의 개별 게이트 단자들에 각각 연결된다. 두개의 PMOS 전류 미러 트랜지스터들 (24,26)와 함께, 이들 차동 쌍 트랜지스터들 (20,22)은 단면(signle-sided) 차동 증폭기를 형성한다.
PMOS 전류 미러 트랜지스터들 (24,26)은 그것들의 소스 단자들이 서플라이 전압 (40)에 연결되고, 반면에 그것들의 드레인 단자들은 차동 쌍 트랜지스터들 (20,22)의 개별 드레인 단자들에 각각 연결되도록 배열된다. 전류 미러 트랜지스터들 (24,26)의 게이트 단자들은 서로에 연결되고, 하나의 전류 미러 트랜지스터 (26)의 드레인 및 게이트 단자들은 그것을 다이오드-연결 구성으로 하기 위해서 연결된다.
정전용량성(capacitive) 전압 분배기가 양의 서플라이 레일 (40)과 접지 (44) 사이에 연결된 두개의 커패시터들 (16,18)에 의해 형성된다. 이 배열은 두개의 커패시터들 사이의 노드 (48)에 위치된 비-제로 전압으로 이어진다.
전류 미러 트랜지스터들 중 하나 (24) 및 그것의 관련된 차동 쌍 트랜지스터 (20)의 드레인 단자들은 두개의 커패시터들 (16,18) 사이의 노드 (48)에 직접 연결된다. 노드 (48)은 두개의 분배기 트랜지스터들의 및 PMOS 출력 전류 미러 트랜지스터 (36)의 게이트 단자들에 추가로 연결되고, 이는 전류 미러 (38)에 전류를 피드(feed)하고, 이는 결국 출력 전류 (46)를 생성한다.
차동 쌍 트랜지스터들 (20,22)의 소스 단자들은 또한 NMOS 전류원 트랜지스터 (28)에 둘 모두 연결되고, 이는 차동 증폭기를 위한 전류원으로서 동작한다. 그것은 NMOS 트랜지스터 (30)을 통과하는 전류를 미러링하도록 배열되고, 그 자체는 입력 전류 (42)에 연결된다.
고정 저항기 (10) 때문에 상이한 전류 밀도들에서 동작될 때 두개의 트랜지스터들 (6, 8)간의 전압 차이는 외부 회로들에 의해 기준 전압으로서 사용된다. 동일한 게이트-소스 전압이 각각에 인가될 때 두개의 트랜지스터들(6, 8)이 같은 드레인 전류를 드로우하는 지점에서 동작될 때 밴드갭 회로 (4)는 안정하다.
도 3은 도 2의 스타트-업 회로(2)의 전형적인 동작을 보여주는 타이밍도이다.
회로 (2)가 최초 시간 (100)에서 스위치 온 될 때, 회로의 과도 응답 때문에 서플라이 전압 (40) 및 따라서 입력 전류 (42) 상에 시간-가변 성분이 있다. 커패시터들 (16,18)은 DC (즉, 비-시간-가변) 신호들에 실질적으로 오픈 회로이지만, 그것들은 결과적인 시간-가변 전압 때문에 전하 주입(charge injection)을 제공한다. 노드 (48)에서의 전압은 - 적어도 처음에 거기에 연결된 트랜지스터들이 “오프(off)” 일 때 - 커패시터 (16)의 정전 용량 대 결합된 둘 모두의 커패시터들 (16,18)의 총 정전 용량의 비율이 곱해진 서플라이 레일(supply rail) 상에 존재하는 시간-가변 전압의 크기에 의해 결정된다. 노드 (48)에서의 전압은 반드시 서플라이 전압 (40)보다 적기 때문에, 드라이버 트랜지스터들 (12,14)을 가로질러 인가되는 음의 게이트-소스 전압이 있다. 이것은 각각의 드라이버 트랜지스터들 (12,14)을 스위치 “온” 시키고 작은 전류 (52,54)를 개별적으로 전도한다(드라이버 트랜지스터 (12)를 통과하는 전류 (52)만이 예시적인 목적으로 도시된다).
드라이버 트랜지스터들 (12,14)이 더 많은 전류를 전도할 때, 그것들의 드레인 단자들은 점점 더 높은 전압들로 드라이브되고, 이는 따라서 차동 쌍 트랜지스터들 (20,22)의 게이트 단자들에 인가된 전압을 더 높은 전압들로 드라이브한다. 이것은 각각의 차동 쌍 트랜지스터들 (20,22)의 게이트-소스 전압을 증가시키고, 그것들을 스위치 온 시키고 또한 전류 (50,56) 전도를 시작한다.
시간 (102)에서, 충분한 전류 (50)가 차동 쌍 트랜지스터 (20)를 통과하여 흐르기 시작한 후에, 노드 (48)에서의 전압은 따라서 떨어진다.
노드 (48)에서의 전압이 이어 축소되기 때문에, 드라이버 트랜지스터들 (12,14)은 그것들에 인가되는 보다 더 높은 음의 게이트-소스 전압을 가져서, 보다 더 많은 전류를 전도한다.
이 순환적 배열은 밴드갭 기준 회로 (4)를 그것의 제로 동작 지점 (200)으로부터 멀리 그리고 그것의 비-제로 동작 지점 (202) 쪽으로 (도 1 참조) 드라이브한다. 결국에는 시간 (104)에서, 각각의 이들 경로들을 통과하는 전류는 평형 지점(equilibrium point)에 도달할 것이고 차동 쌍 트랜지스터들 (20,22)의 게이트들에 인가되는 전압들은 같고, 노드 (48)는 결과적인 차동 전압에서 안정하게 된다. 이 스테이지에서, 밴드갭 회로 (4)는 그것의 비-제로 동작 지점으로 초기화되었고 스타트-업 회로는 이제 효율적으로 “스위치 오프”된다 (실제로, 최소 전류의 양을 드로우하여).
회로의 동작 내내, 출력 전류 (46)는 적정한 레벨들내에 잔류하고, 시간 (100)에서 최초 스파이크(spike)는 전방에 시간 (104)으로부터의 정상 동작 동안에 그것의 값과 실질적으로 동일한 크기이다.
따라서 제어되는 출력 전류를 갖는 스타트-업 회로가 본 출원에서 설명되었다는 것을 알게 될 것이다. 비록 특정 실시예가 상세하게 설명되었지만, 여기에서 다루어진 본 발명의 원리들을 이용하여 많은 변형예들 및 수정예들이 가능하다는 것이 당해 기술분야의 통상의 기술자들에 의해 인식될 것이다.

Claims (12)

  1. 제로 안정한 지점(zero stable point) 및 비-제로 안정한 지점(non-zero stable point)을 갖는 회로 부분을 초기화하도록 배열된 스타트-업 회로(start-up circuit)에 있어서, 상기 스타트-업 회로는,
    분배기 노드에서 제 1 커패시터와 제 2 커패시터 사이에 분배기 바이어스 전압을 생성하는 상기 제 2 커패시터와 직렬인 상기 제 1 커패시터를 포함하는 정전용량성(capacitive) 전압 분배기;
    제 1 증폭기 입력, 제 2 증폭기 입력, 및 상기 분배기 노드에 연결된 증폭기 출력을 포함하는 차동 증폭기;
    제 1 드라이버 트랜지스터―상기 제 1 드라이버 트랜지스터의 게이트 단자가 상기 분배기 노드에 연결되고, 상기 제 1 드라이버 트랜지스터의 드레인 단자가 제 1 스타트-업(start-up) 출력 및 상기 제 1 증폭기 입력 양쪽에 연결되도록 배열됨―; 및
    제 2 드라이버 트랜지스터―상기 제 2 드라이버 트랜지스터의 게이트 단자가 상기 분배기 노드에 연결되고, 상기 제 2 드라이버 트랜지스터의 드레인 단자가 제 2 스타트-업 출력 및 상기 제 2 증폭기 입력 양쪽에 연결되도록 배열됨―;를 포함하되,
    상기 스타트-업 회로는 상기 차동 증폭기가 상기 분배기 바이어스 전압을 제어하고 상기 회로 부분을 상기 비-제로 안정한 지점으로 드라이브(drive)하도록 배열된,
    스타트-업 회로.
  2. 제 1 항에 있어서,
    상기 차동 증폭기는 제 1 미러 트랜지스터 및 제 2 미러 트랜지스터, 및 제 1 차동 쌍 트랜지스터 및 제 2 차동 쌍 트랜지스터를 포함하는 롱 테일드 쌍 배열(long tailed pair arrangement)을 포함하는,
    스타트-업 회로.
  3. 제 2 항에 있어서,
    상기 미러 트랜지스터들은 p-채널 금속-산화물-반도체 (PMOS) 전계 효과 트랜지스터들인,
    스타트-업 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 차동 쌍 트랜지스터들은 n-채널 금속-산화물-반도체 (NMOS) 전계 효과 트랜지스터들인,
    스타트-업 회로.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 미러 트랜지스터 및 상기 제 2 미러 트랜지스터는 개별 소스 단자들이 서플라이 전압에 연결되고 개별 게이트 단자들이 함께 연결되도록 배열된,
    스타트-업 회로.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 미러 트랜지스터는 다이오드-연결된(diode-connected),
    스타트-업 회로.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 미러 트랜지스터의 드레인 단자는 상기 제 1 차동 쌍 트랜지스터의 드레인 단자에 연결되고 상기 제 2 미러 트랜지스터의 드레인 단자는 상기 제 2 차동 쌍 트랜지스터의 드레인 단자에 연결되는,
    스타트-업 회로.
  8. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 차동 쌍 트랜지스터 및 상기 제 2 차동 쌍 트랜지스터의 소스 단자들은 서로에 연결되는,
    스타트-업 회로.
  9. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 차동 쌍 트랜지스터 및 상기 제 2 차동 쌍 트랜지스터의 소스 단자들은 전류원에 연결되는,
    스타트-업 회로.
  10. 제 9 항 있어서,
    상기 전류원은 전류 미러(current mirror)인,
    스타트-업 회로.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 회로는 전류 미러 출력 트랜지스터를 포함하되 게이트 단자는 상기 분배기 노드에 연결되도록 배열된,
    스타트-업 회로.
  12. 제 11 항에 있어서,
    상기 전류 미러 출력 트랜지스터의 드레인 단자는 외부 전류 미러에 연결되는,
    스타트-업 회로.
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