KR100738964B1

KR100738964B1 - 밴드갭 기준전압 발생 회로

Info

Publication number: KR100738964B1
Application number: KR1020060019445A
Authority: KR
Inventors: 신윤재
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-28
Filing date: 2006-02-28
Publication date: 2007-07-12
Also published as: US20070200616A1

Abstract

본 발명은 전원전압 변화에 둔감한 기준전압을 피드백하여 연산증폭기를 바이어싱함으로써, 전원전압 레벨의 변화에 둔감하며 별도의 복잡한 바이어스 회로가 필요치 않는 BGR회로를 제공한다. 본 발명의 BRG 회로는, 바이어스전압에 의해 구동되고, 제1전압과 제2전압을 입력으로하여 연산증폭신호를 출력하는 연산증폭부; 상기 연산증폭신호에 응답하여 상기 제1전압 및 제2전압을 생성하는 전압생성부; 상기 연산증폭신호에 응답하여 기준전압을 출력하기 위한 기준전압생성부; 및 상기 기준전압을 피드백하여 상기 바이어스전압으로 생성하는 수단을 포함한다.

BGR, 연산증폭기, 바이어스전압, 기준전압, 피드백, 디바이딩

Description

밴드갭 기준전압 발생 회로{Band-Gap Reference Voltage Generator}

도1은 종래기술에 따른 BGR 회로도,

도2는 통상적인 바이어스회로를 나타낸 회로도,

도3은 본 발명에 따른 BGR 회로도,

도4는 본 발명에 의해 생성된 안정된 바이어스전압(VREF1)을 나타낸 시뮬레이션 결과 그래프, 및

도 5a 및 도 5b는 종래기술과 본 발명의 BGR회로에 대한 DC 시뮬레이션 결과를 보여주는 그래프이다.

< 도면의 주요부분에 대한 부호의 설명>

320 : 연산증폭기

340 : 제1전압생성부

360 : 제2전압생성부

380 : 기준전압생성부

350 : 바이어스전압생성부

본 발명은 반도체 집적 회로에 관한 것으로, 특히 전원전압 변동에 둔감한 밴드갭 기준 전압 발생 회로에 관한 것이다.

밴드갭 기준 전압 발생 회로(Band-Gap Reference Voltage Generation Circuit: 이하 "BGR 회로"라고 칭한다)는 반도체 집적 회로에 채용되어 안정된 바이어스를 공급한다. BGR 회로는 주로 아날로그-디지털 변환부(Analog-Digital Converter: ADC) 또는 디지털 아날로그 변환부(Digital-Analog Converter: DAC)의 기준 전압을 제공하고 온도나 공정변화에 안정적인 특징을 갖는다. 최근 들어, 배터리로 동작되는 휴대용 장치들이 널리 보급됨에 따라 저전력 및 저전원 동작에 대한 요구들이 증가되고 있다. 이에 따라, 전원 전압(VCC) 레벨이 1.5V 내지 2.0V 정도로 낮아짐에 따라 BGR 회로에서 발생되는 기준 전압의 레벨 또한 1.25V 내지는 1.0V 정도 이하로 낮추어질 것으로 기대한다.

도 1은 종래기술에 따른 BGR 회로도이다.

도 1을 참조하면, 종래의 BGR 회로는 바이어스(VBIAS)를 제공하기 위한 바이어스 회로(110)와. 바이어스 전압(VBIAS)에 의해 구동되고 제1전압(Va)과 제2전압(Vb)을 입력으로 하여 연산증폭신호(amp)를 출력하는 연산증폭기(OP AMP, 120)와, 연산증폭신호(amp)에 응답하여 제1전압(Va)을 출력하기 위한 제1전압생성부(130)와, 연산증폭신호(amp)에 응답하여 제2전압(Vb)을 출력하기 위한 제2전압생성부 (140)와, 연산증폭신호(amp)에 응답하여 기준전압(VREF)을 출력하기 위한 기준전압생성부(150)를 포함한다.

BGR 회로는 연산증폭기(120)의 출력전압에 따라 모스트랜지스터(MP3, MP4, MP5)의 턴온 정도가 변화하게 되어 모스트랜지스터(MP3, MP4, MP5)를 통해 저항으로 공급되는 전류량이 조정된다. 이 동작은 연산증폭기(120)의 두 입력단에 같은 레벨의 전압레벨이 인가될 때까지 계속되며, 연산증폭기(120)의 두 입력단에 같은 전압레벨이 인가되면 일정한 레벨의 기준전압(VREF)이 생성되게 된다.

도 1에서 모스트랜지스터 MP3, MP4 및 MP5의 사이즈는 갖고, 저항 R1과 R2의 저항 값은 같다. 연산증폭기(120)는 제1전압 Va와 제2전압 Vb을 같게 제어한다. 그러므로, 연산증폭기의 출력노드(e)에 게이트가 접속되어 연산증폭신호(amp)에 의해 구동되는 PMOS트랜지스터들(MP3, MP4, MP5)을 통해 흐르는 전류(I1, I2, I3)는 같은 값이 된다. 이 경우, I1a=I2a, I1b=I2b 이다.

이때 기준전압(VREF)는 아래 수학식 1을 통해 구할 수 있다.

한편, 바이어스 회로(110)는 모스트랜지스터를 커런트소스(current source)로 하여 바이어싱하는 회로, 또는 위들라(Widlar) 회로의 출력 전압으로 바이어싱하는 회로가 대표적으로 사용된다.

도 2는 모스트랜지스터를 커런트소스로 하여 바이어싱하는 바이어스회로(110)의 일예이다.

도 2를 참조하면, 바이어스 회로(110)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 다이오드 연결된 PMOS트랜지스터(MP6)와 저항(R5a)이 직렬 연결되어 구성된다. PMOS트랜지스터(MP6)와 저항(R5a) 사이의 연결 노드로부터 연산증폭기(110)의 바이어스 전압(VBIAS)이 출력된다.

바이어스 전압(VBIAS)은 전원 전압(VDD)에서 PMOS트랜지스터(MP6)의 문턱 전 압(Vth) 만큼 강하된 전압 레벨, 즉 VDD-Vth로 나타난다. 그러므로, 바이어스 전압(VBIAS)은 전원 전압(VDD)의 레벨에 따라 그 전압 레벨이 변할 수 있다.

전원 전압(VDD) 레벨에 따라 바이어스 전압(VBIAS)이 바뀌게 되면, 동작 전류들(I1, I2, I3)도 변하게 된다. 특히, 출력 기준전류(I3)의 변화는 기준 전압(VREF)의 변동을 초래하는 문제점이 발생한다. 즉, 전원전압(VDD) 레벨이 상승하면 연산증폭기(100)의 커런트 싱크를 구성하고 있는 NMOS 트랜지스터(MN3)의 게이트전압도 상승하게 되어 NMOS 트랜지스터(MN3)이 포화(saturation)영역에서 트라이오드(triode)로 동작하게 되어 안정된 기준전압(VREF)를 출력하지 못한다.

위들라 회로의 출력전압을 사용하는 바이어스 회로 역시 전원 전압(VDD)의 레벨에 따라 바이어스전압(VBIAS)가 바뀌므로 위에서 설명한 바와 같은 문제점을 갖고 있다.

그러므로, 전원 전압(VDD)의 레벨 변화에 둔감한 BGR 회로가 요구된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전원전압 레벨의 변화에 둔감한 BGR 회로를 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 기준전압 출력을 저항으로 분배하여 연산증폭기를 바이어싱함으로써, 별도의 복잡한 바이어스 회로가 필요치 않는 BGR회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일특징적인 BRG 회로는, 바이어스전압에 의해 구동되고, 제1전압과 제2전압을 입력으로하여 연산증폭신호를 출력하는 연산증폭부; 상기 연산증폭신호에 응답하여 상기 제1전압 및 제2전압을 생성하는 전압생성부; 상기 연산증폭신호에 응답하여 기준전압을 출력하기 위한 기준전압생성부; 및 상기 기준전압을 피드백하여 상기 바이어스전압으로 생성하는 수단을 포함하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명의 다른 특징적인 BRG 회로는, 바이어스전압에 의해 구동되고, 제1전압과 제2전압을 입력으로하여 연산증폭신호를 출력하는 연산증폭부; 상기 연산증폭신호에 응답하여 상기 제1전압 및 제2전압을 생성하는 전압생성부; 상기 연산증폭신호에 응답하여 기준전압을 출력하기 위한 기준전압생성부; 및 상기 기준전압을 저항으로 디바이딩하여 상기 바이어스전압으로 생성하는 수단을 포함하는 것을 특징으로 한다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 BRG 회로도이다.

도 3을 참조하면, 본 발명에 따른 BRG 회로는, 연산증폭부(320)와, 전압생성부(340, 360)과, 기준전압생성부(380)와, 기준전압(VREF)을 피드백하여 바이어스전 압(VREF1)으로 생성하는 바이어스전압생성부(350)를 포함하여 구성된다. 본 실시예에서 기준전압(VREF)이 저항(R4, R5)에 의해 디바이딩되어 바이어스전압(VREF1)을 생성하고 있다.

좀 더 구체적으로 설명하면, 기준전압생성부(380)은 전원전압단과 기준전압(VREF) 출력노드 사이에 소스-드레인 경로가 연결되고 연산증폭신호(amp)를 게이트로 입력받는 PMOS트랜지스터(MP5)와, 기준전압 출력노드와 접지전압단 사이에 직렬연결된 저항(R4) 및 저항(R5)을 포함한다.

바이어스전압생성부(580)은 기준전압생성부(380)을 구성하고 있는 상기 저항(R4) 및 상기 저항(R5)의 접속 노드의 전압을 상기 바이어스전압으로 생성한다.

연산증폭부(320)는 바이어스전압(VREF1)에 의해 구동되고, 제1전압(Va)과 제2전압(Vb)을 입력으로하여 연산증폭신호(amp)를 출력한다. 연산증폭부(320)는 바이어스전압(VREF1)을 인가받는 커런트 싱크(322)를 포함하며, 커런트싱크(322)는 바이어스전압(VREF1)을 게이트로 인가받는 NMOS트랜지스터 또는 PMOS트랜지스터로 구성될수 있다.

본 실시예에서 연산증폭부(320)는, 전원전압(VDD) 단이 소스에 연결되고 게이트와 드레인이 공통접속된 PMOS트랜지스터(MP1)와, 게이트가 상기 PMOS트랜지스터(MP1)의 게이트와 연결되고 전원전압단과 상기 연산증폭신호의 출력노드 사이에 소스-드레인 경로가 접속된 PMOS트랜지스터(MP2)와, 드레인이 상기 PMOS트랜지스터(MP1)의 드레인에 연결되고, 게이트로 상기 제2전압을 인가받는 NMOS트랜지스터(MN1)와, 드레인이 연산증폭신호(amp) 출력노드(e)에 연결되고 게이트로 상기 제1 전압(Va)을 인가받는 NMOS트랜지스터(MN2)와, 상기 NMOS트랜지스터(MN1, MN2)의 공통 소스와 접지전압(Vss)단 사이에 소스-드레인 경로가 접속되고 게이트로 바이어스전압(VREF)을 인가받는 NMOS트랜지스터(MN3)로 구성되어 있다.

전압생성부는 연산증폭신호(amp)에 응답하여 제1전압(Va)을 생성하는 제1전압생성부(340)와, 연산증폭신호(amp)에 응답하여 제2전압(Vb)을 생성하는 제2전압생성부(360)으로 구성된다.

제1전압생성부(340)는 전원전압(VDD)단과 제1전압(Va)단 사이에 소스-드레인 경로가 연결되고 연산증폭신호(amp)를 게이트로 입력받는 PMOS트랜지스터(MP3)와, 일측이 접지단에 접속된 다이오드(Q1)와, 제1전압(Va)단과 접지전압(Vss)단 사이에 연결된 저항(R1)으로 구성되어 있다.

제2전압생성부(360)는 전원전압(VDD)단과 제2전압(Vb)단 사이에 소스-드레인 경로가 연결되고 연산증폭신호(amp)를 게이트로 입력받는 PMOS트랜지스터(MP4)와, 일측이 접지전압(Vss)단에 접속되고 상호 병렬접속된 복수의 다이오드(Q2)과, 일측이 복수의 다이오드들(Q2)의 타측에 접속되고 타측은 제2전압(Vb)단에 접속된 저항(R3), 및 제2전압(Vb)단과 접지전압(Vss)단 사이에 연결된 저항(R2)으로 구성되어 있다.

상술한 바와 같이, 본 발명에 따른 BGR 회로는 종래기술과 개략적으로 유사하지만, 연산증폭부(320)의 바이어스전압(VREF1)을 생성하는 방법이 다르다.

즉, 본 발명에 따른 BGR 회로는 연산증폭부(320)의 출력전압에 따라 모스트랜지스터(MP3, MP4, MP5)의 턴온 정도가 변화하게 되어 모스트랜지스터(MP3, MP4, MP5)를 통해 저항으로 공급되는 전류량(I1, I2, I3)이 조정된다. 이 동작은 연산증폭기(320)의 두 입력단에 같은 레벨의 전압(Va=Vb)이 인가될 때까지 계속되며, 연산증폭기(320)의 두 입력단에 같은 전압레벨이 인가되면 일정한 레벨의 기준전압(VREF)이 생성되게 된다. 모스트랜지스터 MP3, MP4 및 MP5의 사이즈는 갖고, 저항 R1과 R2의 저항값은 같다. 연산증폭기(320)는 제1전압 Va와 제2전압 Vb을 같게 제어한다. 그러므로, 연산증폭기의 출력노드(e)에 게이트가 접속되어 연산증폭신호(amp)에 의해 구동되는 PMOS트랜지스터들(MP3, MP4, MP5)을 통해 흐르는 전류(I1, I2, I3)는 같은 값이 된다. 이 경우, I1a=I2a, I1b=I2b 이다.

아울러, 기준전압(VREF)은 수학식 1을 통해 설명한 바와 같은 수식에 의해 결정된다.

한편, 바이어스전압(VREF1)은 아래 수학식2에 의해 결정된다.

즉, PVT(Process, Supply voltage, Temperature)에 둔감한 기준전압(VREF)를 저항(R4, R5)으로 디바이딩한 전압(VREF1)을 연산증폭부(320)의 커런트싱크를 위한 NMOS트랜지스터(MN3) 게이트에 인가하여 전원전압(VDD)가 변화할지라도 안정된 VREF를 확보하게 된다. 또한, NMOS트랜지스터(MN3)의 스큐(Skew)가 변화할지라도 안정한 기준전압(VREF)를 출력한다.

도 4는 종래기술에 따른 바이어스전압(VBIAS)과 본 발명에 따른 바이어스전압(VREF1)이 각각 전원전압(VDD)가 변화하면서 변화하는 것을 나타낸 시뮬레이션 결과이다. 종래기술과 대비되어 본 발명 따르는 경우, 바이어스전압(VREF1)이 전원전압의 변화에 거의 둔감하게 0.6V를 생성하고 있다.

이는 연산증폭기의 커런트싱크 NMOS트랜지스터가 포화영역에서 동작가능하게한다. 즉 트라이오드 영역으로 빠지는 것을 막아준다.

결국, 동작 전류들(I1, I2, I3)의 변화도 없게 되고, 특히, 출력 기준전류(I3)의 변화가 없어 기준전압(VREF)의 변동을 초래하는 문제점을 막아준다.

도 5a는 온도 -40℃, -10℃, 25℃, 90℃, 125℃에서, TT 그리고 기생BJT의 TT 스큐 적용시 VDD 스윕(sweep) 결과를 보여준다. 종래보다 본 발명에서 출력 기준전압(VREF)의 변화가 적다.

도 5b는 온도 25℃에서, FF, SS, TT, FS, SF 그리고 기생BJT의 모든(all) 스큐 적용시 VDD 스윕(sweep) 결과를 보여준다. 역시 종래보다 본 발명에서 출력 기준전압(VREF)의 변화가 적다.

본 실시예에서, 연산증폭부, 전압발생부, 기준전압발생부를 구성하고 있는 각 기술적 구성요소들은 구체적인 회로적 구성이 도 3과 다르게 다양하게 실시될 수 있다.

이렇듯, 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아 니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명은 기준전압(VREF)을 피드백 또는 저항으로 디바이딩하여 연산증폭기에 바이어스 전압으로 인가함으로써, 전원 전압(VDD)의 변화에 둔감한 안정된 기준전압을 생성할 수 있으며 별도의 복잡한 바이어스 회로가 필요치 않는 효과가 있다.

Claims

바이어스전압에 의해 구동되고, 제1전압과 제2전압을 입력으로하여 연산증폭신호를 출력하는 연산증폭부;

상기 연산증폭신호에 응답하여 상기 제1전압 및 제2전압을 생성하는 전압생성부;

상기 연산증폭신호에 응답하여 기준전압을 출력하기 위한 기준전압생성부; 및

상기 기준전압을 피드백하여 상기 바이어스전압으로 생성하는 수단

을 포함하는 밴드갭 기준전압 발생회로.
제1항에 있어서,

상기 연산증폭부는 상기 바이어스전압을 인가받는 커런트 싱크를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제2항에 있어서,

상기 커런트 싱크는 상기 바이어스전압을 게이트로 인가받는 NMOS트랜지스터 또는 PMOS트랜지스터로 구성되는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제1항에 있어서,

기준전압생성부는,

전원전압단과 기준전압 출력노드 사이에 소스-드레인 경로가 연결되고 상기 연산증폭신호를 게이트로 입력받는 PMOS트랜지스터; 및

상기 기준전압 출력노드와 접지전압단 사이에 직렬연결된 제1저항 및 제2저항을 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제4항에 있어서,

상기 바이어스 전압 생성 수단은,

상기 제1저항 및 제2저항의 접속 노드의 전압을 상기 바이어스전압으로 생성하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제1항에 있어서,

상기 연산증폭부는,

전원전압단이 소스에 연결되고 게이트와 드레인이 공통접속된 제1PMOS트랜지스터;

게이트가 상기 제1PMOS트랜지스터(MP1)의 게이트와 연결되고 전원전압단과 상기 연산증폭신호의 출력노드 사이에 소스-드레인경로가 접속된 제2PMOS트랜지스터;

드레인이 상기 제1PMOS트랜지스터(MP1)의 드레인에 연결되고, 게이트로 상기 제2전압을 인가받는 제1NMOS트랜지스터;

드레인이 상기 출력노드에 연결되고 게이트로 상기 제1전압을 인가받는 제2NMOS트랜지스터; 및

상기 제1 및 제2 NMOS트랜지스터의 공통 소스와 접지전압단 사이에 소스-드레인 경로가 접속되고, 게이트로 상기 바이어스전압을 인가받는 제3NMOS트랜지스터

를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제1항에 있어서,

상기 전압생성부는,

상기 연산증폭신호에 응답하여 상기 제1전압을 생성하는 제1전압생성부와, 상기 연산증폭신호에 응답하여 상기 제2전압을 생성하는 제2전압생성부를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제7항에 있어서,

상기 제1전압생성부는,

전원전압단과 상기 제1전압단 사이에 소스-드레인 경로가 연결되고 상기 연산증폭신호를 게이트로 입력받는 PMOS트랜지스터;

일측이 접지단에 접속된 다이오드; 및

상기 제1전압단과 접지전압단 사이에 연결된 저항

을 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제7항에 있어서,

상기 제2전압생성부는,

전원전압단과 상기 제2전압단 사이에 소스-드레인 경로가 연결되고 상기 연산증폭신호를 게이트로 입력받는 PMOS트랜지스터;

일측이 접지전압단에 접속되어 상호 병렬접속된 복수의 다이오드;

일측이 상기 다이오드의 타측에 접속되고 타측은 상기 제2전압단에 접속된 제1저항; 및

상기 제2전압단과 접지전압단 사이에 연결된 제2저항

을 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
바이어스전압에 의해 구동되고, 제1전압과 제2전압을 입력으로하여 연산증폭신호를 출력하는 연산증폭부;

상기 연산증폭신호에 응답하여 상기 제1전압 및 제2전압을 생성하는 전압생성부;

상기 연산증폭신호에 응답하여 기준전압을 출력하기 위한 기준전압생성부; 및

상기 기준전압을 저항으로 디바이딩하여 상기 바이어스전압으로 생성하는 수단

을 포함하는 밴드갭 기준전압 발생회로.
제10항에 있어서,

상기 연산증폭부는 상기 바이어스전압을 인가받는 커런트 싱크를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제11항에 있어서,

상기 커런트 싱크는 상기 바이어스전압을 게이트로 인가받는 NMOS트랜지스터 또는 PMOS트랜지스터로 구성되는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제10항에 있어서,

기준전압생성부는,

전원전압단과 출력노드 사이에 소스-드레인 경로가 연결되고 상기 연산증폭신호를 게이트로 입력받는 PMOS트랜지스터; 및

상기 기준전압 출력노드와 접지전압단 사이에 직렬연결된 제1저항 및 제2저항을 포함하며,

상기 출력노드에서 상기 기준전압을 출력하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제13항에 있어서,

상기 바이어스 전압 생성 수단은,

상기 제1저항 및 제2저항의 접속 노드의 전압을 상기 바이어스전압으로 생성하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제10항에 있어서,

상기 연산증폭기는,

전원전압단이 소스에 연결되고 게이트와 드레인이 공통접속된 제1PMOS트랜지스터;

게이트가 상기 제1PMOS트랜지스터의 게이트와 연결되고 전원전압단과 상기 연산증폭신호의 출력노드 사이에 소스-드레인경로가 접속된 제2PMOS트랜지스터;

드레인이 상기 제1PMOS트랜지스터의 드레인에 연결되고, 게이트로 상기 제2전압을 인가받는 제1NMOS트랜지스터;

드레인이 상기 출력노드에 연결되고 게이트로 상기 제1전압을 인가받는 제2NMOS트랜지스터; 및

상기 제1 및 제2 NMOS트랜지스터의 공통 소스와 접지전압단 사이에 소스-드레인 경로가 접속되고, 게이트로 상기 바이어스전압을 인가받는 제3NMOS트랜지스터

를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제10항에 있어서,

상기 전압생성부는,

상기 연산증폭신호에 응답하여 상기 제1전압을 생성하는 제1전압생성부와, 상기 연산증폭신호에 응답하여 상기 제2전압을 생성하는 제2전압생성부를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제16항에 있어서,

상기 제1전압생성부는,

전원전압단과 상기 제1전압단 사이에 소스-드레인 경로가 연결되고 상기 연산증폭신호를 게이트로 입력받는 PMOS트랜지스터;

일측이 접지단에 접속된 다이오드; 및

상기 제1전압단과 접지전압단 사이에 연결된 저항

을 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제16항에 있어서,

상기 제2전압생성부는,

전원전압단과 상기 제2전압단 사이에 소스-드레인 경로가 연결되고 상기 연산증폭신호를 게이트로 입력받는 PMOS트랜지스터;

일측이 접지단에 접속되어 상호 병렬접속된 복수의 다이오드;

일측이 상기 다이오드의 타측에 접속되고 타측은 상기 제2전압단에 접속된 제1저항; 및

상기 제2전압단과 접지전압단 사이에 연결된 제2저항

을 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
기준전압을 생성하기 위한 밴드갭 기준전압 발생 장치에 있어서,

바이어스전압에 의해 구동되고, 제1전압과 제2전압을 입력으로하여 연산증폭신호를 출력하는 연산증폭부;

전원전압과 상기 제1전압 사이에 소스-드레인 경로가 접속되고 상기 연산증폭신호에 게이트가 연결되는 제1PMOS트랜지스터;

전원전압과 상기 제2전압 사이에 소스-드레인 경로가 접속되고 상기 연산증폭신호에 게이트가 연결되는 제2PMOS트랜지스터;

전원전압과 상기 기준전압 사이에 소스-드레인 경로가 접속되고 상기 연산증폭신호에 게이트가 연결되는 제3PMOS트랜지스터;

상기 제1전압과 접지전압 사이에 연결되는 제1저항;

상기 제1전압과 접지전압 사이에 연결되는 제1다이오드;

상기 제2전압과 접지전압 사이에 연결되는 제2저항;

상기 제2전압과 접지전압 사이에 직렬 연결되는 제3저항과 제2 다이오드군; 및

상기 기준전압과 상기 접지전압 사이에 직렬 연결된 제4저항 및 제5저항을 포함하며,

상기 제4저항 및 제4저항의 접속 노드의 전압을 상기 바이어스전압으로하여 상기 연산증폭기로 피드백하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제19항에 있어서,

상기 제1, 제2 및 제3 PMOS트랜지스터는 실질적으로 동일한 사이즈를 갖는 특징으로 하는 밴드갭 기준전압 발생회로.
제19항에 있어서.

상기 제1저항과 상기 제2저항은 실질적으로 동일한 저항값을 가지는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
제19항에 있어서.

상기 제2다이오드군은 상호 병렬접속된 복수의 다이오드를 포함하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.