CN114077275A - 基准电压电路 - Google Patents

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Abstract

提供基准电压电路，供给相对于电源电压的变动抑制了电压变动的基准电压。基准电压电路具有：基准电压发生电路，其产生基准电压，并具有向输出端子供给的输出线；以及输出控制电路，该输出控制电路具有：输出晶体管，该输出晶体管具有漏极、源极、以及被输入控制电压的栅极；以及稳定化晶体管，该稳定化晶体管具有漏极、与所述输出晶体管的源极连接的栅极、以及与所述输出晶体管的漏极连接的源极，该稳定化晶体管的栅极‑源极间电压构成为所述输出晶体管的饱和区中的漏极‑源极间电压以上，该输出控制电路控制基准电压向所述输出端子的供给。

Description

基准电压电路
技术领域
本发明涉及基准电压电路。
背景技术
作为生成不依赖于电源电压变动或温度变动的恒定电压作为基准电压的基准电压电路的一例，利用带隙基准(BGR：band-gap reference)电路。例如，存在具备BGR电路的基准电压电路，该BGR电路在输出基准电压的输出端子与电源供给端子之间连接有NMOS晶体管等输出晶体管(例如，参照专利文献1)。
专利文献1：日本特开2019-133569号公报
但是，在现有的基准电压电路中，输出晶体管的漏极与电源供给端子直接连接，因此，输出晶体管的工作点容易受电源电压的变动的影响。因此，在上述现有的基准电压电路中，在电源电压发生了变动的情况下，输出晶体管的工作点发生变动，难以供给电压恒定的基准电压。
发明内容
本发明考虑上述的情况，其目的在于提供一种供给相对于电源电压的变动抑制了电压变动的基准电压的基准电压电路。
本发明的实施方式的基准电压电路的特征在于，具有：基准电压发生电路，其产生基准电压，并具有向输出端子供给所产生的所述基准电压的输出线；以及输出控制电路，该输出控制电路具有：输出晶体管，该输出晶体管具有漏极、源极、以及被输入控制电压的栅极；以及稳定化晶体管，该稳定化晶体管具有漏极、与所述输出晶体管的源极连接的栅极、以及与所述输出晶体管的漏极连接的源极，该输出控制电路控制所述基准电压向所述输出端子的供给，所述稳定化晶体管的栅极-源极间电压构成为所述输出晶体管的饱和区中的漏极-源极间电压以上。
根据本发明，能够供给相对于电源电压的变动抑制了电压变动的基准电压。
附图说明
图1是示出本实施方式的基准电压电路的第1结构例的电路图。
图2是示出本实施方式的基准电压电路的第2结构例的电路图。
图3是示出本实施方式的基准电压电路的第3结构例的电路图。
标号说明
100、200、300：基准电压电路；1：电源供给端子(第1电源供给端子)；2：接地端子(第2电源供给端子)；10、20：基准电压发生电路；11：PNP双极晶体管(第1二极管)；12：PNP双极晶体管(第2二极管)；13：电阻(第1电阻)；15：电阻(第2电阻)；16：电阻(第3电阻)；21：NPN双极晶体管(二极管)；22：NPN双极晶体管(第1双极晶体管)；23：电阻(第1电阻)；24：电阻(第2电阻)；26：电阻(第3电阻)；30、40：输出控制电路；31、41：耗尽型NMOS晶体管(输出晶体管、第1耗尽型NMOS晶体管)；32、42：耗尽型NMOS晶体管(稳定化晶体管、第2耗尽型NMOS晶体管)；33、53：运算放大器；46：NPN双极晶体管(第2双极晶体管)；51：增强型PMOS晶体管(输出晶体管)；52：耗尽型PMOS晶体管(稳定化晶体管)；OL：输出线。
具体实施方式
以下，参照附图说明本发明的实施方式的基准电压电路。另外，在说明本实施方式时，将附图所示的电阻和恒流源的两端中的、位于上侧的端称作第1端、位于下侧的端称作第2端。
图1是作为本实施方式的基准电压电路的第1结构例的基准电压电路100的电路图。
基准电压电路100具有作为带隙基准(BGR)电路的基准电压发生电路10和输出控制电路30。此外，基准电压发生电路10、输出控制电路30和输出端子To在节点N1处相互连接。此处，节点N1是耗尽型NMOS晶体管31的源极、耗尽型NMOS晶体管32的栅极、电阻15的第1端、电阻16的第1端与输出端子To的连接点。
基准电压发生电路10具有2个PNP双极晶体管11、12和3个电阻13、15、16。
作为第1二极管的PNP双极晶体管11的基极和集电极与作为供给第2电源电压的第2电源供给端子的接地端子2连接(接地)。因此，作为第1二极管的阴极的基极和集电极经由接地端子2而连接(短路)。作为第1二极管的阳极的PNP双极晶体管11的发射极与电阻13的第2端连接。
作为第2二极管的PNP双极晶体管12构成为与PNP双极晶体管11相同的尺寸。PNP双极晶体管12的基极和集电极与接地端子2连接(接地)。因此，作为第2二极管的阴极的基极和集电极经由接地端子2而连接(短路)。作为第2二极管的阳极的PNP双极晶体管12的发射极与电阻16的第2端连接。
PNP双极晶体管11的发射极面积与PNP双极晶体管12的发射极面积之比(发射极面积比)设定为N(>0)：1。即，PNP双极晶体管11具有构成为PNP双极晶体管12的发射极面积的N倍的面积的发射极。
作为第2电阻的电阻15具有与节点N1连接的第1端、以及与作为第1电阻的电阻13的第1端及运算放大器33的反相输入端(-)连接的第2端。
作为第3电阻的电阻16具有与节点N1连接的第1端、以及与PNP双极晶体管12的发射极及运算放大器33的同相输入端(+)连接的第2端。
基准电压发生电路10具有将电阻15的第1端、电阻16的第1端和输出端子To连接起来的输出线OL，从输出线OL向输出端子To供给基准电压VREF。
输出控制电路30具有耗尽型NMOS晶体管31、32和运算放大器33，控制基准电压VREF向输出端子To的供给。
作为输出晶体管及第1耗尽型NMOS晶体管的耗尽型NMOS晶体管31具有与运算放大器33的输出端连接的栅极、漏极、以及与输出线OL连接的源极。
作为稳定化晶体管及第2耗尽型NMOS晶体管的耗尽型NMOS晶体管32具有经由输出线OL而与耗尽型NMOS晶体管31的源极连接的栅极、与电源供给端子1连接的漏极、以及与耗尽型NMOS晶体管31的漏极连接的源极。
耗尽型NMOS晶体管32的常数设定为栅极-源极间电压VGS_32为耗尽型NMOS晶体管31的饱和区中的漏极-源极间电压VDS_31s以上。即，耗尽型NMOS晶体管32构成为满足下述式(1)
VGS_32≧VDS_31s……(1)。
运算放大器33包含正侧电源端、负侧电源端、同相输入端(+)、反相输入端(-)和输出端，从输出端供给控制电压。
正侧电源端与作为供给第1电源电压的第1电源供给端子的电源供给端子1连接。负侧电源端与接地端子2连接。同相输入端(+)与PNP双极晶体管12的发射极和电阻16的第2端的节点连接。此外，反相输入端(-)与电阻13的第1端和电阻15的第2端的节点连接。输出端与耗尽型NMOS晶体管31的栅极连接，控制电压输入到耗尽型NMOS晶体管31的栅极。
接着，对基准电压电路100的作用和效果进行说明。
在基准电压电路100中，基准电压发生电路10产生基准电压VREF。基准电压VREF通过输出线OL向输出端子To供给。此外，输出控制电路30控制基准电压VREF向输出端子To的供给。
在输出控制电路30中，耗尽型NMOS晶体管31的漏极-源极间电压VDS_31通过耗尽型NMOS晶体管32的栅极-源极间电压VGS_32偏置为恒定。
耗尽型NMOS晶体管32的源极的电位是比起基准电压VREF高出耗尽型NMOS晶体管32的栅极-源极间电压VGS_32的VREF+VGS_32。耗尽型NMOS晶体管31的源极的电位与耗尽型NMOS晶体管32的栅极的电位相等。
因此，在第1电源电压发生了变动的情况下，虽然耗尽型NMOS晶体管32的漏极-源极间电压发生变动，但是，耗尽型NMOS晶体管31的漏极-源极间电压不发生变动而保持为恒定。此外，在基准电压VREF在启动时从0[V](伏特)起上升而达到预定电压的期间内，耗尽型NMOS晶体管31的漏极-源极间电压也不发生变动而保持为恒定。
根据这样构成的基准电压电路100，即使第1电源电压发生了变动，耗尽型NMOS晶体管31的漏极-源极间电压也不发生变动，因此，耗尽型NMOS晶体管31的工作点不发生变动。因此，能够从输出端子To向外部供给稳定的基准电压VREF。
此外，由于在基准电压VREF在启动时从0[V]起达到预定电压的期间内，耗尽型NMOS晶体管31的漏极-源极间电压不发生变动，因此基准电压电路100能够获得稳定的启动特性。
另外，本实施方式的基准电压电路不限于基准电压电路100，例如，也可以是后述的基准电压电路200(图2)、300(图3)等。
图2是作为本实施方式的基准电压电路的第2结构例的基准电压电路200的电路图。
基准电压电路200具有作为所谓Widlar型BGR电路的基准电压发生电路20和输出控制电路40。此外，基准电压发生电路20、输出控制电路40和输出端子To在节点N3处相互连接。此处，节点N3是耗尽型NMOS晶体管41的源极、耗尽型NMOS晶体管42的栅极、电阻23的第1端、电阻24的第1端与输出端子To的连接点。
基准电压发生电路20具有2个NPN双极晶体管21、22和3个电阻23、24、26。
作为二极管的NPN双极晶体管21与接地端子2直接连接，另一方面，作为第1双极晶体管的NPN双极晶体管22经由电阻26而与接地端子2连接。此外，NPN双极晶体管21是二极管连接而成的，与NPN双极晶体管22一起构成电流镜电路。
在NPN双极晶体管21的集电极与节点N3之间连接有电阻23。在NPN双极晶体管22的集电极与节点N3之间连接有电阻24。
作为第1电阻的电阻23具有与输出线OL连接的第1端、以及与作为二极管的阳极的NPN双极晶体管21的集电极连接的第2端。
作为第2电阻的电阻24具有与输出线OL连接的第1端、以及与NPN双极晶体管22的集电极连接的第2端。
作为第3电阻的电阻26具有与NPN双极晶体管22的发射极连接的第1端、以及与接地端子2连接的第2端。
输出控制电路40具有耗尽型NMOS晶体管41、42、恒流源45和NPN双极晶体管46。
作为输出晶体管和第1耗尽型NMOS晶体管的耗尽型NMOS晶体管41具有与恒流源45的第2端及NPN双极晶体管46的集电极连接的栅极、以及与节点N3连接的源极。
作为稳定化晶体管和第2耗尽型NMOS晶体管的耗尽型NMOS晶体管42具有与节点N3连接的栅极、与电源供给端子1连接的漏极、以及与耗尽型NMOS晶体管41的漏极连接的源极。
与耗尽型NMOS晶体管32同样，耗尽型NMOS晶体管42的常数设定为栅极-源极间电压VGS_42为耗尽型NMOS晶体管41的饱和区中的漏极-源极间电压VDS_41s以上。即，耗尽型NMOS晶体管42构成为满足下述式(2)
VGS_42≧VDS_41s……(2)。
恒流源45具有与电源供给端子1连接的第1端、以及与耗尽型NMOS晶体管41的栅极及NPN双极晶体管46的集电极连接的第2端。
作为第2双极晶体管的NPN双极晶体管46具有与NPN双极晶体管22的集电极及电阻24的第2端连接的基极、与恒流源45的第2端及耗尽型NMOS晶体管41的栅极连接的集电极、以及与接地端子2连接的发射极。
这样构成的基准电压电路200能够与基准电压电路100同样地发挥作用，并获得相同的效果。即，关于基准电压电路200的作用和效果的详细内容，在上述的基准电压电路100的作用和效果的说明中，将输出控制电路30和耗尽型NMOS晶体管31、32分别替换为输出控制电路40和耗尽型NMOS晶体管41、42即可。
图3是作为本实施方式的基准电压电路的第3结构例的基准电压电路300的电路图。
基准电压电路300与基准电压电路100的区别点在于，替代输出控制电路30，具有输出控制电路50，但是其他方面实质上没有差别。因此，针对与基准电压电路100的结构要素实质上没有差别的结构要素，标注相同的标号而省略说明。
输出控制电路50具有作为输出晶体管的增强型PMOS晶体管51、作为稳定化晶体管的耗尽型PMOS晶体管52和运算放大器53。
增强型PMOS晶体管51具有与运算放大器53的输出端连接的栅极、漏极、以及与电源供给端子1连接的源极。耗尽型PMOS晶体管52具有与电源供给端子1连接的栅极、与输出线OL连接的漏极、以及与增强型PMOS晶体管51的漏极连接的源极。
耗尽型PMOS晶体管52的常数设定为栅极-源极间电压VGS_52为增强型PMOS晶体管51的饱和区中的漏极-源极间电压VDS_51s以上。即，耗尽型PMOS晶体管52构成为满足下述式(3)
VGS_52≧VDS_51s……(3)。
运算放大器53与运算放大器33的区别点在于，将同相输入端(+)的连接目标与反相输入端(-)的连接目标进行了调换，但是，共同点在于，包含正侧电源端、负侧电源端、同相输入端(+)、反相输入端(-)和输出端。
在运算放大器53中，同相输入端(+)与电阻13的第1端和电阻15的第2端的节点连接。此外，反相输入端(-)与PNP双极晶体管12的发射极和电阻16的第2端的节点连接。输出端与增强型PMOS晶体管51的栅极连接。
这样构成的基准电压电路300能够与基准电压电路100同样地发挥作用，并获得相同的效果。即，关于基准电压电路300的作用和效果的详细内容，在上述的基准电压电路100的作用和效果的说明中，将输出控制电路30、耗尽型NMOS晶体管31和耗尽型NMOS晶体管32分别替换为输出控制电路50、增强型PMOS晶体管51和耗尽型PMOS晶体管52即可。
另外，本发明不限定于上述实施方式，在实施阶段，除了上述例子以外，还能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换和变更。
例如，在上述基准电压电路100、200、300中，说明了PNP双极晶体管11、12和NPN双极晶体管21为双极晶体管的例子，但是，不限于此。PNP双极晶体管11、12和NPN双极晶体管21中的至少一个也可以是二极管。
例如，图1示出了作为输出晶体管的耗尽型NMOS晶体管31的源极与作为稳定化晶体管的耗尽型NMOS晶体管32的栅极在输出控制电路30的外部连接(短路)的结构例，但不限于附图所示的结构例。输出晶体管的源极与稳定化晶体管的栅极也可以在输出控制电路的内部连接。
具体地进行说明，也可以在输出控制电路30的内部，将耗尽型NMOS晶体管31的源极与耗尽型NMOS晶体管32的栅极连接。也可以在输出控制电路40的内部，将耗尽型NMOS晶体管41的源极与耗尽型NMOS晶体管42的栅极连接。也可以在输出控制电路50的内部，将增强型PMOS晶体管51的源极与耗尽型PMOS晶体管52的栅极连接。
作为本实施方式的基准电压电路的一例，对具有作为BGR电路的基准电压发生电路10的基准电压电路100、300和具有作为BGR电路的基准电压发生电路20的基准电压电路200进行了说明，但是，本实施方式的基准电压电路也可以具有除了BGR电路以外的基准电压发生电路。
这些实施方式及其变形被包含在发明的范围、主旨内，并且包含在权利要求书所记载的发明以及其均等的范围内。

Claims (6)

1.一种基准电压电路，其具有：
基准电压发生电路，其产生基准电压，并具有向输出端子供给所产生的所述基准电压的输出线；以及
输出控制电路，该输出控制电路具有：输出晶体管，该输出晶体管包含漏极、源极、以及被输入控制电压的栅极；以及稳定化晶体管，该稳定化晶体管包含漏极、与所述输出晶体管的源极连接的栅极、以及与所述输出晶体管的漏极连接的源极，该稳定化晶体管的栅极-源极间电压构成为所述输出晶体管的饱和区中的漏极-源极间电压以上，该输出控制电路控制所述基准电压向所述输出端子的供给。
2.根据权利要求1所述的基准电压电路，其中，
所述输出晶体管是第1耗尽型NMOS晶体管，
所述稳定化晶体管是第2耗尽型NMOS晶体管，
所述第1耗尽型NMOS晶体管具有漏极、被输入所述控制电压的栅极、以及与所述输出线连接的源极，
所述第2耗尽型NMOS晶体管具有与所述第1耗尽型NMOS晶体管的源极连接的栅极、与供给第1电源电压的第1电源供给端子连接的漏极、以及与所述第1耗尽型NMOS晶体管的漏极连接的源极。
3.根据权利要求2所述的基准电压电路，其中，
所述基准电压发生电路具有：
第1电阻、第2电阻和第3电阻，它们各自具有第1端和第2端；
第1二极管，其具有与所述第1电阻的第2端连接的阳极、以及与供给第2电源电压的第2电源供给端子连接的阴极；以及
第2二极管，其具有与所述第3电阻的第2端连接的阳极、以及与所述第2电源供给端子连接的阴极，
所述输出控制电路还具有运算放大器，该运算放大器包含与所述第1电阻的第1端及所述第2电阻的第2端连接的反相输入端、与所述第2二极管的阳极及所述第3电阻的第2端连接的同相输入端、以及与所述第1耗尽型NMOS晶体管的栅极连接并供给所述控制电压的输出端。
4.根据权利要求2所述的基准电压电路，其中，
所述基准电压发生电路具有：
构成电流镜电路的二极管和第1双极晶体管；
第1电阻，其具有与所述输出线连接的第1端、以及与所述二极管的阳极连接的第2端；
第2电阻，其具有与所述输出线连接的第1端、以及与所述第1双极晶体管的集电极连接的第2端；以及
第3电阻，其具有与所述第1双极晶体管的发射极连接的第1端、以及与供给第2电源电压的第2电源供给端子连接的第2端，
所述输出控制电路还具有第2双极晶体管，该第2双极晶体管具有与所述第2电阻的第2端及所述第1双极晶体管的集电极连接的基极、与经由恒流源而连接的所述第1电源供给端子及所述第1耗尽型NMOS晶体管的栅极连接的集电极、以及与所述第2电源供给端子连接的发射极。
5.根据权利要求1所述的基准电压电路，其中，
所述输出晶体管是增强型PMOS晶体管，
所述稳定化晶体管是耗尽型PMOS晶体管，
所述增强型PMOS晶体管具有漏极、被输入所述控制电压的栅极、以及与供给第1电源电压的第1电源供给端子连接的源极，
所述耗尽型PMOS晶体管具有与所述增强型PMOS晶体管的源极连接的栅极、与所述输出线连接的漏极、以及与所述增强型PMOS晶体管的漏极连接的源极。
6.根据权利要求5所述的基准电压电路，其中，
所述基准电压发生电路具有：
第1电阻、第2电阻和第3电阻，它们各自具有第1端和第2端；
第1二极管，其具有与所述第1电阻的第2端连接的阳极、以及与供给第2电源电压的第2电源供给端子连接的阴极；以及
第2二极管，其具有与所述第3电阻的第2端连接的阳极、以及与所述第2电源供给端子连接的阴极，
所述输出控制电路还具有运算放大器，该运算放大器包含与所述第2二极管的阳极及所述第3电阻的第2端连接的反相输入端、与所述第1电阻的第1端及所述第2电阻的第2端连接的同相输入端、以及与所述增强型PMOS晶体管的栅极连接并供给所述控制电压的输出端。
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