JP7182452B2 - 電源回路 - Google Patents
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Description
請求項2にかかる発明は、請求項1に記載の電源回路において、前記第1バイポーラトランジスタのベースにベースが接続されコレクタが前記接地端子に接続された第3バイポーラトランジスタと、前記入力端子と前記第3バイポーラトランジスタのエミッタとの間に接続される第3抵抗とデプレッション型の第4MOSトランジスタの直列回路とを備え、前記第4MOSトランジスタのゲートが前記第1MOSトランジスタのソースに接続され、前記第3MOSトランジスタのゲートが前記第1バイポーラトランジスタのエミッタから前記第3バイポーラトランジスタのエミッタに接続替えされていることを特徴とする。
請求項3にかかる発明は、請求項2に記載の電源回路において、前記第2バイポーラトランジスタのコレクタ電流を前記第2バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする。
請求項4にかかる発明は、請求項2又は3のいずれか1つに記載の電源回路において、前記第3バイポーラトランジスタのエミッタと前記第3MOSトランジスタのゲートとの間に挿入した第4抵抗と、ドレインが前記第3MOSトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第5抵抗を介して前記接地端子に接続されたデプレッション型の第7MOSトランジスタとを備えることを特徴とする。
請求項5にかかる発明は、請求項1に記載の電源回路において、前記第1バイポーラトランジスタのエミッタと前記第3MOSトランジスタのゲートとの間に挿入した第4抵抗と、ドレインが前記第3MOSトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第5抵抗を介して前記接地端子に接続されたデプレッション型の第7MOSトランジスタとを備えることを特徴とする。
請求項6にかかる発明は、請求項5に記載の電源回路において、前記第2バイポーラトランジスタのコレクタ電流を前記第2バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする。
図1に第1実施例の電源回路10Aを示す。この電源回路10Aは分圧回路20Aを備えている。この分圧回路20Aは、ベース・コレクタ間が短絡され抵抗R1とR2の間に挿入されたPNP型バイポーラトランジスタQ1と、ベースがトランジスタQ1のベースに接続されエミッタがトランジスタMN2のゲートに接続されコレクタが接地端子3に接続されたPNP型バイポーラトランジスタQ2と、ゲートがトランジスタQ1のエミッタに接続されドレインが入力端子1に接続されソースがトランジスタQ2のエミッタに接続されたデプレッション型NMOSトランジスタMN3とを有する。
であり、電流I1はVbe(Q2)をトランジスタQ2のベース・エミッタ間電圧とすると、
である。
図2に第2実施例の電源回路10Bを示す。この電源回路10Bは、図1の電源回路10Aの特性を向上させるためのものであり、図1の電源回路10Aにおける分圧回路20Aを分圧回路20Bに置き換えたものである。分圧回路20Bは、分圧回路20Aに対して、ゲートがノードN1に接続されドレインが入力端子1に接続されたデプレッション型のNMOSトランジスタMN4と、ベースがトランジスタQ1のベースに接続されコレクタが接地端子3に接続されエミッタがトランジスタMN3のゲートに接続されたPNP型のバイポーラトランジスタQ3と、そのトランジスタQ3のエミッタとトランジスタMN4のソースの間に接続された抵抗R3とを追加している。
図3に第3実施例の電源回路10Cを示す。この電源回路10Cは図2の分圧回路20Bにおいて、トランジスタQ2のベース電流により抵抗R2に流れる電流が変動することを抑えるための構成である。図2の分圧回路20Bにおいては、トランジスタQ2のエミッタ電流が変動すると、そのトランジスタQ2のベース電流により、抵抗R2で発生する電圧が変化し、これが出力端子2の電圧Voutに現れる。
図4に第4実施例の電源回路10Dを示す図1~図3の電源回路10A~10Cにおいては、トランジスタQ2とトランジスタQ3のエミッタ電圧が等しく、分圧回路20A~20Cの定常状態において、トランジスタMN3のドレイン電流Id(MN3)は以下の式(8)で表される。β(MN3)はトランジスタMN3のトランスコンダクタンス係数である。VthndはトランジスタMN3の閾値電圧(<0)である。
以上、本発明の電源回路10A~10Dによれば、抵抗R1,R2の比率を設定することで、ツェナーダイオードDZ1の電圧Vdzを分圧して自由な出力電圧Voutを設定可能である。また、トランジスタMN2にデプレッション型MOSを使用しているので、低い電源電圧VDDで動作する。さらに、トランジスタMN2のゲート電圧が安定化されるので、従来の電源回路10Fに比べ電源電圧VDDの変動、出力電流の変動に対して安定した出力電圧Voutを供給することができる。
20A~20D,20F:分圧回路
Claims (6)
- ドレインが入力端子に接続されゲートとソースが共通接続されたデプレッション型の第1MOSトランジスタと、該第1MOSトランジスタのソースと接地端子の間に接続されたツェナーダイオードと、該ツェナーダイオードの電圧を分圧する分圧回路と、ドレインが前記入力端子に接続されソースが出力端子に接続されゲートに前記分圧回路で生成された電圧が印加されるデプレッション型の第2MOSトランジスタとを有する電源回路において、
前記分圧回路は、前記第1MOSトランジスタのソースに一端が接続された第1抵抗と、エミッタに前記第1抵抗の他端が接続されベースとコレクタが共通接続された第1バイポーラトランジスタと、該第1バイポーラトランジスタのコレクタと前記接地端子の間に接続された第2抵抗と、該第1バイポーラトランジスタのベースにベースが接続されエミッタが前記第2MOSトランジスタのゲートに接続されコレクタが接地端子に接続された第2バイポーラトランジスタと、ゲートが前記第1バイポーラトランジスタのエミッタに接続されドレインが前記入力端子に接続されソースが前記第2バイポーラトランジスタのエミッタに接続されたデプレッション型の第3MOSトランジスタとを備えることを特徴とする電源回路。 - 請求項1に記載の電源回路において、
前記第1バイポーラトランジスタのベースにベースが接続されコレクタが前記接地端子に接続された第3バイポーラトランジスタと、前記入力端子と前記第3バイポーラトランジスタのエミッタとの間に接続される第3抵抗とデプレッション型の第4MOSトランジスタの直列回路とを備え、
前記第4MOSトランジスタのゲートが前記第1MOSトランジスタのソースに接続され、前記第3MOSトランジスタのゲートが前記第1バイポーラトランジスタのエミッタから前記第3バイポーラトランジスタのエミッタに接続替えされていることを特徴とする電源回路。 - 請求項2に記載の電源回路において、
前記第2バイポーラトランジスタのコレクタ電流を前記第2バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする電源回路。 - 請求項2又は3のいずれか1つに記載の電源回路において、
前記第3バイポーラトランジスタのエミッタと前記第3MOSトランジスタのゲートとの間に挿入した第4抵抗と、ドレインが前記第3MOSトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第5抵抗を介して前記接地端子に接続されたデプレッション型の第7MOSトランジスタとを備えることを特徴とする電源回路。 - 請求項1に記載の電源回路において、
前記第1バイポーラトランジスタのエミッタと前記第3MOSトランジスタのゲートとの間に挿入した第4抵抗と、ドレインが前記第3MOSトランジスタのゲートに接続されゲートが前記接地端子に接続されソースが第5抵抗を介して前記接地端子に接続されたデプレッション型の第7MOSトランジスタとを備えることを特徴とする電源回路。 - 請求項5に記載の電源回路において、
前記第2バイポーラトランジスタのコレクタ電流を前記第2バイポーラトランジスタのエミッタから引き抜くカレントミラー回路を備えることを特徴とする電源回路。
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