JP6933620B2

JP6933620B2 - 電源回路

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Publication number: JP6933620B2
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Inventors: 山中　祐司; 祐司山中
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Description

本実施形態は、電源回路に関する。

従来、バンドギャップ基準電圧を出力する電源回路において、バンドギャップ基準電圧が出力されたことを示す信号を出力する回路を備えた構成が知られている。バンドギャップ基準電圧は、シリーズレギュレータやＤＣ／ＤＣコンバータ等の基準電圧として用いられる。バンドギャップ基準電圧が所望の状態でないにも拘らず出力されたことを示す信号が出力された場合には、電源回路からの電圧を受けて動作する回路を誤動作させる原因となる。この為、出力されたことを示す信号は、電源回路が出力するバンドギャップ基準電圧の状態を正確に反映した信号であることが望まれる。

特許第４３１１６８７号公報

一つの実施形態は、バンドギャップ基準電圧の状態を正確に反映して、バンドギャップ基準電圧が出力されたことを示す信号を出力することができる電源回路を提供することを目的とする。

一つの実施形態によれば、電源回路は、エミッタ、ベース及びコレクタを有する第１導電型の第１のバイポーラトランジスタ有する。前記第１のバイポーラトランジスタのエミッタ面積とは異なるエミッタ面積を有し、前記第１のバイポーラトランジスタのエミッタに共通接続されるエミッタを有する第１導電型の第２のバイポーラトランジスタを有する。前記第１のバイポーラトランジスタのエミッタ面積とは異なるエミッタ面積を有し、前記第１のバイポーラトランジスタのエミッタに共通接続されるエミッタを有する第１導電型の第３のバイポーラトランジスタを有する。前記第１のバイポーラトランジスタのベースと前記第２のバイポーラトランジスタのベース間に接続される第１の抵抗と、前記第２のバイポーラトランジスタのベースと前記第３のバイポーラトランジスタのベース間に接続される第２の抵抗を有する出力電圧設定回路を有する。前記第１のバイポーラトランジスタのベースと電源端子との間に順方向に接続されるＰＮ接合ダイオードを有する。前記出力電圧設定回路に接続され、前記ＰＮ接合ダイオードの順方向電圧と前記第１の抵抗に生じる電圧降下を所定倍した電圧の和の電圧によって設定される基準電圧を出力する基準電圧出力端子を有する。前記第３のバイポーラトランジスタのコレクタの電位に応答して、前記基準電圧が所定のしきい値電圧に達したことを示す検出信号を出力する検出信号出力回路を有する。

図１は、第１の実施形態の電源回路を示す説明図である。図２は、第１の実施形態の電源回路のシミュレーション結果を示す図である。図３は、第１の実施形態の温度特性を従来の電源回路と比較したシミュレーション結果を示す図である。図４は、比較の為に用いた従来の電源回路を示す図である。図５は、第２の実施形態の電源回路を示す図である。図６は、第３の実施形態の電源回路を示す図である。

以下に添付図面を参照して、実施形態にかかる電源回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の電源回路の構成を示す図である。本実施形態の電源回路は、エミッタが共通接続された３個のＮＰＮバイポーラトランジスタＱ１〜Ｑ３を有する。トランジスタＱ１〜Ｑ３のエミッタは、電流源１５を介して接地端子１７に接続される。接地端子１７には、接地電位ＧＮＤが印加される。

例えば、トランジスタＱ２、Ｑ３とトランジスタＱ１とのエミッタ面積の比は、１対Ｎ（Ｎは１以上の任意の正数）に設定される。すなわち、トランジスタＱ２とＱ３は同じ面積のエミッタを有し、トランジスタＱ１のエミッタ面積は、トランジスタＱ２とＱ３に対して、Ｎ倍のエミッタ面積を有する。エミッタ面積は、例えば、夫々のトランジスタＱ１〜Ｑ３を構成する並列接続されたトランジスタ（図示せず）の個数によって設定することができる。例えば、トランジスタＱ２とＱ３を構成するトランジスタの数に対して、トランジスタＱ１を構成するトランジスタの数をＮ倍とすることで、エミッタ面積の比を１対Ｎとすることができる。

トランジスタＱ１のベースと接地端子１７との間には、抵抗Ｒ３とＮＰＮバイポーラトランジスタＱ４の直列回路が接続される。トランジスタＱ４は、ベースとコレクタが共通接続され、ＰＮ接合ダイオードが構成される。トランジスタＱ４は、トランジスタＱ１のベースと接地端子１７との間に順方向電圧を生じる方向に接続される。

電源端子１１には、電源１０によって入力電圧ＶＩＮが印加される。トランジスタＱ１〜Ｑ３のコレクタと電源端子１１の間には、カレントミラー回路１２が接続される。カレントミラー回路１２は、ＰＭＯＳトランジスタＭ１〜Ｍ３を有する。トランジスタＭ１は、ドレインがトランジスタＱ１のコレクタに接続され、ソースが電源端子１１に接続される。すなわち、トランジスタＭ１の主電流路であるソース・ドレイン路が、電源端子１１とトランジスタＱ１のコレクタ間に接続される。

トランジスタＭ２、Ｍ３は、ゲートがトランジスタＭ１のゲートに共通接続される。また、トランジスタＭ２、Ｍ３のソースは電源端子１１に接続され、ドレインは、夫々、トランジスタＱ２、Ｑ３のコレクタに接続される。

トランジスタＭ１〜Ｍ３のゲートは共通接続され、夫々のソースが電源端子１１に接続される為、トランジスタＭ１〜Ｍ３のゲート・ソース間電圧ＶＧＳは同じ値となる。この為、トランジスタＭ１〜Ｍ３の寸法比に応じたドレイン電流をトランジスタＱ１〜Ｑ３のコレクタに供給するカレントミラー回路１２を構成する。本実施形態では、トランジスタＭ１〜Ｍ３の寸法は同じに設定されており、同じ値のドレイン電流をトランジスタＱ１〜Ｑ３のコレクタに供給する。

ゲートがトランジスタＱ２のコレクタに接続され、ドレインが電源端子１１に接続され、ソースが基準電圧出力端子１３に接続されたＮＭＯＳトランジスタＭ４を有する。すなわち、トランジスタＭ４の主電流路であるソース・ドレイン路が電源端子１１と基準電圧出力端子１３間に接続される。

トランジスタＭ４のソースとトランジスタＱ１のベース間には、出力電圧設定回路２０が接続される。出力電圧設定回路２０は、直列接続された抵抗Ｒ４１と抵抗Ｒ４２を有する。抵抗Ｒ４１は、トランジスタＱ１のベースとトランジスタＱ２のベース間に接続される。抵抗Ｒ４２は、トランジスタＱ３のベースとトランジスタＱ４のベース間に接続される。また、抵抗Ｒ４２の一端は、抵抗Ｒ２とＲ１を介して基準電圧出力端子１３に接続される。

本実施形態は、検出信号出力回路４０を有する。検出信号出力回路４０は、ゲートがトランジスタＱ４のコレクタに接続され、ソースが電源端子１１に接続され、ドレインが電流源１６に接続されたトランジスタＭ６を有する。トランジスタＭ６の導通は、トランジスタＱ３のコレクタ電位によって制御される。また、検出信号出力回路４０は、ソースが接地端子１７に接続され、ゲートがトランジスタＭ６のドレインに接続され、ドレインが抵抗Ｒ５を介して電源端子１１に接続されると共に検出信号出力端子１４に接続されたＮＭＯＳトランジスタＭ５を有する。

抵抗Ｒ４１には、トランジスタＱ１とＱ２のベース・エミッタ間電圧の差電圧ΔＶｂｅが印加される。トランジスタＱ１とＱ２が完全にオンして安定化した状態においては、差電圧ΔＶｂｅは、次の式（１）で示される。

式（１）において、ｋはボルツマン定数（１．３８０７×１０^−２３［ＪＫ^−１］）、Ｔは絶対温度［Ｋ］、ｑは電子の電荷（１．６０２１７７×１０^−１９［Ｃ］）、ｌｎは自然対数、ＮはトランジスタＱ１とＱ２のエミッタ面積比である。

例えば、エミッタ面積比Ｎが「８」とすると、式（１）のΔＶｂｅは、常温で約５４ｍＶとなる。この場合、抵抗Ｒ４１における電圧降下が、この差電圧ΔＶｂｅより低い状態においては、トランジスタＱ２は完全なオン状態ではない。この為、トランジスタＭ２のドレイン電位、すなわち、トランジスタＭ４のゲート電位は、入力電圧ＶＩＮに従って上昇する。

トランジスタＭ４は、ゲート電位がしきい値電圧を超えると、オンとなる。これにより、出力電圧設定回路２０がトランジスタＭ４を介して電源端子１１に接続される。トランジスタＭ４のドレイン電圧の上昇に従って、出力電圧設定回路２０に接続された基準電圧出力端子１３の電圧が上昇する。

入力電圧ＶＩＮの上昇に従って、抵抗Ｒ４１における電圧降下が、式（１）で示す差電圧ΔＶｂｅに達すると、トランジスタＱ２は完全なオン状態となる。すなわち、トランジスタＱ１とＱ２のエミッタ面積比Ｎで設定される差電圧ΔＶｂｅが抵抗Ｒ４１に生じた状態で安定化する。

抵抗Ｒ４１における電圧降下が、差電圧ΔＶｂｅで安定化した状態の時、基準電圧出力端子１３のバンドギャップ出力電圧ＶＢＧは、次の式（２）で示される。

ここで、Ｖｂｅ（Ｑ４）は、トランジスタＱ４の順方向電圧を示す。尚、式（２）においては、Ｒ１、Ｒ２、Ｒ３、Ｒ４１、Ｒ４２は、夫々対応する抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４１、Ｒ４２の抵抗値を便宜的に示す。以降、各数式において同様である。

差電圧ΔＶｂｅに相当する電圧降下を抵抗Ｒ４１の抵抗値で除して得られる電流が出力電圧設定回路２０を流れ、夫々の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４１、Ｒ４２において電圧降下が生じる。

従って、本実施形態においては、バンドギャップ出力電圧ＶＢＧは、式（２）で示すように、トランジスタＱ４の順方向電圧Ｖｂｅ（Ｑ４）と、式（１）で示される差電圧ΔＶｂｅが出力電圧設定回路２０の各抵抗及び抵抗Ｒ３の抵抗値によって所定倍された電圧との和によって設定される。

また、バンドギャップ出力電圧ＶＢＧの温度係数は、次の式（３）で示される。

Ｖｂｅ（Ｑ４）の温度係数∂Ｖｂｅ（Ｑ４）／∂Ｔは、負の温度特性を示し、例えば、−１．８ｍ（Ｖ／℃）である。従って、式（３）の第２項の値を調整することで、バンドギャップ出力電圧ＶＢＧの温度係数を０（Ｖ／℃）とすることができる。

式（２）の２項目の値を電圧Ｖｂｅ（Ｑ４）に等しい値で、且つ、正の温度係数を有する電圧とすることにより、バンドギャップ出力電圧ＶＢＧの温度係数を０（Ｖ／℃）とする。例えば、Ｖｂｅ（Ｑ４）は、一般的に、約０．６Ｖ程度で有る為、バンドギャップ出力電圧ＶＢＧとして、Ｖｂｅ（Ｑ４）の２倍の電圧、約１．２５Ｖで、温度係数が０（Ｖ／℃）のバンドギャップ出力電圧ＶＢＧを出力する電源回路を構成することができる。

抵抗Ｒ４１とＲ４２の直列接続が、トランジスタＱ１とＱ３のベース間に接続される。従って、抵抗Ｒ４１とＲ４２における電圧降下の和の電圧が、上記式（１）の電圧より小さい状態では、トランジスタＱ３は、完全なオン状態ではない。従って、トランジスタＱ３のコレクタ電位、すなわち、トランジスタＭ６のゲート電位は高い状態にある為、トランジスタＭ６はオフ状態である。

抵抗Ｒ４１とＲ４２における電圧降下の和の電圧が、式（１）で示される差電圧ΔＶｂｅに達すると、トランジスタＱ３は、完全なオン状態となり、トランジスタＭ６のゲート電位が低下する。これにより、トランジスタＭ６はオンとなる。

トランジスタＭ６がオンすることで、トランジスタＭ５はゲート電位が上昇し、オンとなる。これにより、インバータＩＮ１への入力がＬレベルとなり、Ｈレベルの検出信号ＢＧ＿ＯＫが検出信号出力端子１４から出力される。

抵抗Ｒ４１とＲ４２における電圧降下の和の電圧が、式（１）で示される差電圧ΔＶｂｅに達したときの基準電圧出力端子１３の検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）は、次の式（４）で示される。以降、Ｖｓ（ＢＧ＿ＯＫ）を検出しきい値電圧と呼ぶ。

式（３）と式（４）は、第２項における抵抗の分数部分の分母が異なるのみである。従って、抵抗Ｒ４１と抵抗Ｒ４２の値により、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の設定比を任意に設定することができる。例えば、Ｒ４２＝Ｒ４１×０．１２５とすることで、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）を約１．１８（Ｖ）と設定することができる。すなわち、基準電圧出力端子１３の電圧が、設定したバンドギャップ電圧である約１．２５Ｖの９４．４％の電圧に達した時に、Ｈレベルの検出信号ＢＧ＿ＯＫを出力する。従って、出力されるバンドギャップ出力電圧ＶＢＧの状態を正確に反映して、検出信号ＢＧ＿ＯＫを出力する電源回路を提供することができる。

また、抵抗Ｒ４１とＲ４２の抵抗値の調整により、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の温度係数をバンドギャップ出力電圧ＶＢＧの温度係数と略同じ値とすることができる。従って、バンドギャップ出力電圧ＶＢＧの温度係数を略０（Ｖ／℃）に設定することで、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の温度係数も略、０（Ｖ／℃）とすることができる。

従って、本実施形態によれば、温度係数が略０（Ｖ／℃）のバンドギャップ出力電圧ＶＢＧを出力することができると共に、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の温度係数も略、０（Ｖ／℃）とすることができる。この為、バンドギャップ出力電圧ＶＢＧの状態を正確に反映し、且つ、温度変化に対して安定した検出信号ＢＧ＿ＯＫを出力する電源回路を提供することができる。

図２は、第１の実施形態の電源回路のシミュレーション結果を示す図である。横軸に時間（Ｓ）、縦軸に電圧（Ｖ）を示す。温度を−５０℃〜１７５℃の範囲で、入力電圧ＶＩＮを０Ｖから５Ｖに昇圧し、再び０Ｖに降圧した場合の、バンドギャップ出力電圧ＶＢＧと検出信号ＢＧ＿ＯＫを示す。３０−１で示す入力電圧ＶＩＮの上昇に従い、バンドギャップ出力電圧ＶＢＧ（３２）が、３３で示す検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）に達した時に、検出信号ＢＧ＿ＯＫ（３１−１）がＨレベルに変化する。検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の温度係数は、略０（Ｖ／℃）に設定される為、４０＿１に示す様に、検出信号ＢＧ＿ＯＫがＨレベルとなる立上りの温度変化に対するバラツキは小さい。尚、インバータＩＮ１は入力電圧ＶＩＮでバイアスされる為、検出信号ＢＧ＿ＯＫのＨレベルの電圧は入力電圧ＶＩＮの上昇と共に上昇する。

バンドギャップ出力電圧ＶＢＧは、抵抗Ｒ４１における電圧降下が差電圧ΔＶｂｅ、すなわち、約５４ｍＶの状態で安定し、温度変化に対して安定した電圧の値を示す。

破線３０−２に示す様に、入力電圧ＶＩＮを５Ｖから０Ｖに降圧した場合、実線３１−２で示す検出信号ＢＧ＿ＯＫのＨレベルの電圧は低下する。抵抗Ｒ４１とＲ４２における電圧降下の和が差電圧ΔＶｂｅより小さくなると、トランジスタＱ３はオフ状態となり、トランジスタＭ６がオフして検出信号ＢＧ＿ＯＫはＬレベルになる。入力電圧ＶＩＮが降下する場合においても、４０−２で示す様に、検出信号ＢＧ＿ＯＫの立下りの温度変化に対するバラツキは抑制される。

図３は、第１の実施形態の検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の温度変化を、図４に示す従来の電源回路との比較で示す。従来の電源回路は、エミッタが共通接続されたトランジスタＱ１、Ｑ２、カレントミラー回路１２０を有する。出力電圧設定回路２００の抵抗Ｒ４の一端がトランジスタＱ１のベースに接続され、他端がトランジスタＱ２のベースに接続される。出力電圧設定回路２００は、抵抗Ｒ１とＲ２の接続点にゲートが接続されたトランジスタＭ５を備える。トランジスタＭ５は、ゲート電位がしきい値電圧、例えば、０．６Ｖに達した時に、オンとなり、Ｈレベルの検出信号ＢＧ＿ＯＫが検出信号出力端子１４から出力される。

図３において、実線５０は、第１の実施形態の電源回路を示し、破線５１は、図４に示す従来の電源回路を示す。第１の実施形態においては、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の温度係数は、バンドギャップ出力電圧ＶＢＧと同様に、略０（Ｖ／℃）に設定することができる。従って、従来の電源回路に比べて、第１の実施形態の電源回路は、温度変化に対して安定した検出しきい値電圧値を示す。

（第２の実施形態）
図５は、第２の実施形態の電源回路を示す図である。第１の実施形態に対応する構成には同一の符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態の電源回路は、ＰＮＰトランジスタＱ１２１、Ｑ１２２、Ｑ１２３で構成されるカレントミラー回路１２を有する。

本実施形態は、ＮＰＮトランジスタＱ１４を有する。すなわち、トランジスタＱ１４の主電流路であるエミッタ・コレクタ路が電源端子１１と基準電圧出力端子１３間に接続される。トランジスタＱ２のコレクタ電位がトランジスタＱ１４のしきい値電圧より高くなるとトランジスタＱ１４がオンとなる。これにより、出力電圧設定回路２０がトランジスタＱ１４を介して電源端子１１に接続され、トランジスタＱ１４のエミッタ電圧の上昇に従って、基準電圧出力端子１３のバンドギャップ出力電圧ＶＢＧが上昇する。

本実施形態の検出信号出力回路４０は、ＰＮＰトランジスタＱ１６を有する。トランジスタＱ１６は、ゲートがトランジスタＱ３のコレクタに接続され、エミッタが電源端子１１に接続され、コレクタが電流源１６に接続される。

また、検出信号出力回路４０は、ＮＰＮトランジスタＱ１５を有する。トランジスタＱ１５は、エミッタが接地端子１７に接続され、コレクタが抵抗Ｒ５を介して電源端子１１、及び検出信号出力端子１４に接続される。

抵抗Ｒ４１とＲ４２における電圧降下の和が、第１の実施形態と同様、式（１）で示される差電圧ΔＶｂｅに達すると、トランジスタＱ３は、完全なオン状態となり、トランジスタＱ１６はベース電位が低下し、オンとなる。

トランジスタＱ１６がオンすることで、トランジスタＱ１５はベース電位が上昇し、オンとなる。これにより、インバータＩＮ１は入力がＬレベルになる為、出力はＨレベルとなる。よって、Ｈレベルの検出信号ＢＧ＿ＯＫが検出信号出力端子１４から出力される。

抵抗Ｒ４１における電圧降下が差電圧ΔＶｂｅとなり、トランジスタＱ１とＱ２が完全にオンして安定化した状態において、バンドギャップ出力電圧ＶＢＧが式（２）で設定される動作、あるいは、抵抗Ｒ４１、Ｒ４２の値によって、検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）の電圧が式（４）で設定できる動作は、第１の実施形態と同じである。

トランジスタＱ１２１、Ｑ１２２、Ｑ１２３は、トランジスタＭ１、Ｍ２、Ｍ３に比べて相対誤差、オフセットが一般的に小さい。従って、本実施形態においては、カレントミラー回路１２の精度、すなわち、トランジスタＱ１、Ｑ２、Ｑ４に供給される電流の比の精度を高めることができる。

（第３の実施形態）
図６は、第３の実施形態の電源回路を示す。本実施形態の電源回路は、第１の実施形態のトランジスタＱ１〜Ｑ３に代えて、エミッタが共通接続されたＰＮＰトランジスタＱ１０、Ｑ２０及びＱ３０を有する。トランジスタＱ１０は、トランジスタＱ２０、Ｑ３０に対してＮ倍のエミッタ面積を有する。トランジスタＱ１０を構成する並列接続のトランジスタ（図示せず）の個数を、トランジスタＱ２０、Ｑ３０を夫々構成するトランジスタ（図示せず）の個数に対してＮ倍とすることで、トランジスタＱ１０のエミッタ面積をＮ倍にすることができる。

トランジスタＱ１０、Ｑ２０及びＱ３０のコレクタには、カレントミラー回路１２を構成するＮＭＯＳトランジスタＭ１０、Ｍ２０及びＭ３０のドレインが接続される。

本実施形態の出力電圧設定回路２０は、トランジスタＱ１０のベースとトランジスタＱ２０のベース間に接続される抵抗Ｒ４１と、トランジスタＱ２０のベースとトランジスタＱ３０のベース間に接続される抵抗Ｒ４２を有する。

本実施形態は、ゲートがトランジスタＱ２０のコレクタに接続され、ソースが電源端子１１に接続され、ドレインが基準電圧出力端子１３、及び出力電圧設定回路２０に接続されたトランジスタＭ４０を有する。

入力電圧ＶＩＮが低い状態の時、トランジスタＭ４０はゲート電位がＬレベルとなり、オンする。これにより、出力電圧設定回路２０による電圧降下が生じ、バンドギャップ出力電圧ＶＢＧが上昇する。

入力電圧ＶＩＮの上昇に従って、抵抗Ｒ４１と抵抗Ｒ４２における電圧降下の和が、差電圧ΔＶｂｅに達すると、トランジスタＱ３０は、完全なオン状態となり、トランジスタＭ６のゲート電位を上昇させる。これにより、トランジスタＭ６はオフとなる。

トランジスタＭ６がオフすることで、トランジスタＭ５はゲート電位が低下し、オフとなる。これにより、バッファＢＵＦ１は入力がＨレベルになる為、出力はＨレベルとなる。よって、Ｈレベルの検出信号ＢＧ＿ＯＫが検出信号出力端子１４から出力される。

抵抗Ｒ４１とＲ４２における電圧降下の和が、差電圧ΔＶｂｅに達したときの検出しきい値電圧Ｖｓ（ＢＧ＿ＯＫ）は、既述した式（４）で示される。

入力電圧ＶＩＮの上昇に従って、抵抗Ｒ４１における電圧降下が、差電圧ΔＶｂｅになると、トランジスタＱ２０がオン状態となり、負帰還動作によりトランジスタＭ４０のゲート電位が制御される。これにより、トランジスタＱ１０とＱ２０のコレクタ電流、すなわち、トランジスタＭ１０とＭ２０のドレイン電流が夫々等しくなった状態で安定化する。この安定化した状態の時、バンドギャップ出力電圧ＶＢＧは、既述した式（２）で示される。

本実施形態においては、エミッタが共通接続されたトランジスタＱ１０、Ｑ２０、及びＱ３０を備え、トランジスタＭ４０は入力電圧ＶＩＮが低い状態においてオンする為、低電圧での起動が可能で有る。また、トランジスタＱ１０、Ｑ２０、Ｑ３０は、一般的に、ベース・エミッタ間電圧ＶｂｅのバラツキがトランジスタＱ１〜Ｑ３に比べて小さい為、バンドギャップ出力電圧ＶＢＧのバラツキを抑制することができる。

尚、既述した実施形態においては、エミッタが共通に接続されたトランジスタＱ１〜Ｑ３、あるいは、トランジスタＱ１０、Ｑ２０、Ｑ３０のコレクタにカレントミラー回路１２を備える構成としたが、カレントミラー回路１２に代えて、夫々のトランジスタＱ１〜Ｑ３、あるいは、トランジスタＱ１０、Ｑ２０、Ｑ３０のコレクタと電源端子間を抵抗で接続する構成としてもよい。

なお、以下の付記に記載されているような構成が考えられる。

（付記１）前記第１導電型の第１、第２及び第３のバイポーラトランジスタは、ＮＰＮバイポーラトランジスタであることを特徴とする請求項１に記載の電源回路。

（付記２）前記第１導電型の第１、第２及び第３のバイポーラトランジスタは、ＰＮＰバイポーラトランジスタであることを特徴とする請求項１に記載の電源回路。

（付記３）前記ＰＮ接合ダイオードは、第１導電型のバイポーラトランジスタのベース・コレクタが共通接続された構成を有することを特徴とする請求項１に記載の電源回路。

（付記４）前記第２のバイポーラトランジスタのコレクタに制御電極が接続され、主電流路が電源供給端子と前記基準電圧出力端子の間に接続されたスイッチングトランジスタを具備することを特徴とする請求項１に記載の電源回路。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１電源端子、１２カレントミラー回路、１３基準電圧出力端子、１４検出信号出力端子、１７接地端子、２０出力電圧設定回路、４０検出信号出力回路。

Claims

エミッタ、ベース及びコレクタを有する第１導電型の第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタ面積とは異なるエミッタ面積を有し、前記第１のバイポーラトランジスタのエミッタに共通接続されるエミッタを有する第１導電型の第２のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのエミッタ面積とは異なるエミッタ面積を有し、前記第１のバイポーラトランジスタのエミッタに共通接続されるエミッタを有する第１導電型の第３のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのベースと前記第２のバイポーラトランジスタのベース間に接続される第１の抵抗と、前記第２のバイポーラトランジスタのベースと前記第３のバイポーラトランジスタのベース間に接続される第２の抵抗を有する出力電圧設定回路と、
前記第１のバイポーラトランジスタのベースと接地端子との間に順方向に接続されるＰＮ接合ダイオードと、
前記出力電圧設定回路に接続され、前記ＰＮ接合ダイオードの順方向電圧と前記第１の抵抗に生じる電圧降下を所定倍した電圧の和の電圧によって設定される基準電圧を出力する基準電圧出力端子と、
前記第３のバイポーラトランジスタのコレクタの電位に応答して、前記基準電圧が所定のしきい値電圧に達したことを示す検出信号を出力する検出信号出力回路と、
を具備することを特徴とする電源回路。
前記第２のバイポーラトランジスタと前記第３のバイポーラトランジスタは同じエミッタ面積を有し、前記第１のバイポーラトランジスタは、前記第２のバイポーラトランジスタと前記第３のバイポーラトランジスタに対して、Ｎ倍（Ｎは１より大きい任意の正数）のエミッタ面積を有することを特徴とする請求項１に記載の電源回路。
前記第１、第２、及び第３のバイポーラトランジスタのコレクタに接続されるカレントミラー回路を具備することを特徴とする請求項１または２に記載の電源回路。
前記検出信号出力回路は、前記第３のバイポーラトランジスタのコレクタに制御電極が接続されたスイッチングトランジスタを備え、前記スイッチングトランジスタの導通に応じて前記検出信号を出力することを特徴とする請求項１から３のいずれか一項に記載の電源回路。
前記基準電圧は、前記ＰＮ接合ダイオードの順方向電圧の２倍の電圧に設定されることを特徴とする請求項１から４のいずれか一項に記載の電源回路。