KR20220058410A - 기준 전압 회로 - Google Patents

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KR20220058410A
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히데유키 사와이
츠토무 토미오카
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에이블릭 가부시키가이샤
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Abstract

온도 의존성이 적은 기준 전압 회로를 제공한다. 컬렉터와 베이스가 단락되어 다이오드 접속된 제1 NPN 트랜지스터와, 컬렉터와 베이스가 단락되어 다이오드 접속되고 에미터가 제1 전위 노드에 접속되어 제1 NPN 트랜지스터보다 큰 전류 밀도로 동작하는 제2 NPN 트랜지스터와, 제1 NPN 트랜지스터와 직렬로 접속된 제1 저항과, 제1 NPN 트랜지스터 및 제1 저항이 직렬 접속된 회로에 일단이 접속되어 있는 제2 저항과, 제2 NPN 트랜지스터의 컬렉터에 일단이 접속되어 있는 제3 저항과, 제2 저항의 타단과 제3 저항의 타단이 접속되는 접속점과, 제2 저항의 일단에 반전 입력 단자가 접속되고 제3 저항의 일단에 비반전 입력 단자가 접속되며 접속점에 출력 단자가 접속되어 있는 연산 증폭 회로와, 제1 NPN 트랜지스터의 컬렉터에 접속된 전류 공급 회로를 구비하는 기준 전압 회로를 제공한다.

Description

기준 전압 회로 {Reference voltage circuit}
본 발명은, 기준 전압 회로에 관한 것이다.
NPN 트랜지스터를 이용한 기준 전압 회로가 제안되어 있다(예를 들어, 특허문헌 1 참고).
도 5에 나타내는 특허문헌 1에 기재되는 기준 전압 회로는 제1 NPN 트랜지스터(Q41), 제2 NPN 트랜지스터(Q42), 연산 증폭기 (OP), 및 저항들 (41, 42, 43)을 포함하며, 여기에서 제1 NPN 트랜지스터(Q41)와 제2 NPN 트랜지스터(Q42)에 같은 값의 전류를 흘려서, 저항(44)을 조정(트리밍)함으로써 온도 특성이 없는 기준 전압을 얻고 있다.
특허문헌 1: 일본 공개특허 2005-182113호 공보
도 6은, NPN 트랜지스터의 단면 모식도이다. NPN 트랜지스터는 에미터(31), 베이스(32), 컬렉터(33)로 구성되어 있다. NPN 트랜지스터를 PSUB 기반(34) 상에 형성하는 경우, NPN 트랜지스터는, 도 7에 나타낸 바와 같이 컬렉터(33)와 PSUB 기반(34) 사이에 기생 다이오드(35)가 존재한다. 이 기생 다이오드(35)를 경유하여, 고온시에 본래 NPN 트랜지스터에 흘러야 할 전류의 일부가 기생 다이오드(35)의 누설 전류로서 흐른다.
또한, 도 5의 기준 전압 회로에서, 제1 NPN 트랜지스터(Q41)의 사이즈는, 제2 NPN 트랜지스터(Q42)보다 크게 설정되어 있다. 그 때문에, 기생 다이오드의 사이즈도 마찬가지로, 제1 NPN 트랜지스터(Q41)의 기생 다이오드의 사이즈가 제2 NPN 트랜지스터(Q42)의 기생 다이오드의 사이즈보다 크다. 또한, 누설 전류는 기생 다이오드의 사이즈가 클수록 증가한다. 따라서, 기생 다이오드에 흐르는 누설 전류는, 제1 NPN 트랜지스터(Q41) 쪽이 제2 NPN 트랜지스터(Q42)보다 커진다. 이와 같이 제1 NPN 트랜지스터(Q41)와 제2 NPN 트랜지스터(Q42)에 흐르는 전류는, 고온시에 본래 설정한 같은 전류값에서 벗어나 버려서, 도 5의 기준 전압 회로는, 큰 온도 의존성을 갖게 된다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 온도 의존성이 적은 기준 전압 회로를 제공하는 것을 목적으로 한다.
본 발명에 관한 기준 전압 회로는, 컬렉터와 베이스가 단락(短絡)되어 다이오드 접속된 제1 NPN 트랜지스터와, 컬렉터와 베이스가 단락되어 다이오드 접속되고, 에미터가 제1 전위 노드에 접속되어, 상기 제1 NPN 트랜지스터보다도 큰 전류 밀도로 동작하는 제2 NPN 트랜지스터와, 상기 제1 NPN 트랜지스터와 직렬로 접속된 제1 저항과, 상기 제1 NPN 트랜지스터 및 제1 저항이 직렬 접속된 회로에 일단이 접속되어 있는 제2 저항과, 상기 제2 NPN 트랜지스터의 컬렉터에 일단이 접속되어 있는 제3 저항과, 상기 제2 저항의 타단과 상기 제3 저항의 타단이 접속되는 접속점과, 상기 제2 저항의 일단에 반전 입력 단자가 접속되고, 상기 제3 저항의 일단에 비반전 입력 단자가 접속되며, 상기 접속점에 출력 단자가 접속되어 있는 연산 증폭 회로와, 상기 제1 NPN 트랜지스터의 컬렉터에 접속된 전류 공급 회로를 구비한다.
본 발명에 의하면, 온도 의존성이 적은 기준 전압을 제공할 수 있다.
도 1은 본 발명의 실시형태에 관한 기준 전압 회로의 제1 구성예를 나타내는 회로도이다.
도 2는 본 발명의 실시형태에 관한 기준 전압 회로의 제2 구성예를 나타내는 회로도이다.
도 3은 본 발명의 실시형태에 관한 기준 전압 회로의 제3 구성예를 나타내는 회로도이다.
도 4는 본 발명의 실시형태에 관한 기준 전압 회로의 제4 구성예를 나타내는 회로도이다.
도 5는 종래의 NPN 트랜지스터를 가진 기준 전압 회로의 일 예를 나타내는 회로도이다.
도 6은 일반적인 NPN 트랜지스터의 구조를 나타내는 단면도이다.
도 7은 일반적인 NPN 트랜지스터의 등가 회로를 나타내는 회로도이다.
이하, 본 발명의 실시형태에 관한 기준 전압 회로를, 도면을 참조하여 설명한다.
도 1은, 실시형태에 관한 기준 전압 회로의 일 예(제1 구성예)인 기준 전압 회로(10)의 회로도이다. 기준 전압 회로(10)는, 종래의 기준 전압 회로(20)와 전류 공급 회로(21)를 구비하고 있다.
종래의 기준 전압 회로(20)는, NPN 트랜지스터(1, 2)와, 저항(3, 4, 5)과, 연산 증폭기(operational amplifier)(6)와, OUT 단자를 구비하고 있다. 여기에서 NPN 트랜지스터(2)는, NPN 트랜지스터(1)보다 트랜지스터 사이즈가 큰 트랜지스터이다. 저항(4)과 저항(5)은, 동일한 저항값으로 한다. 전류 공급 회로(21)는, NPN 트랜지스터(7)와, P채널형 MOS 트랜지스터(8, 9)를 구비하고 있다.
종래의 기준 전압 회로(20)의 접속을 설명한다. NPN 트랜지스터(1)는, 베이스 단자와 컬렉터 단자가 접속되고, 저항(4)의 일단에 접속되어 있다. 에미터 단자는, GND 전원에 접속되어 있다. NPN 트랜지스터(2)는, 베이스 단자와 컬렉터 단자가 접속되고, 저항(5)의 일단에 접속되어 있다. 에미터 단자는, 저항(3)을 통해 GND 전원에 접속되어 있다. 또한, NPN 트랜지스터(2)의 베이스 단자와 컬렉터 단자는, 전류 공급 회로(21)의 P채널형 MOS 트랜지스터(9)의 드레인 단자에 접속되어 있다. 저항(4)의 타단과 저항(5)의 타단은, 접속점(17)에 접속되어 있다. 연산 증폭기(6)는, 비반전 입력 단자가 NPN 트랜지스터(1)의 컬렉터 단자에 접속되고, 반전 입력 단자가 NPN 트랜지스터(2)의 컬렉터 단자에 접속되며, 출력 단자가 접속점(17)과 OUT 단자에 접속되어 있다. 연산 증폭기(6)의 전원은, 설명을 생략한다.
전류 공급 회로(21)의 접속을 설명한다. P채널형 MOS 트랜지스터(8)는, 소스 단자가 VDD 전원에 접속되고, 게이트 단자가 드레인 단자와 P채널형 MOS 트랜지스터(9)의 게이트 단자와 NP 트랜지스터(7)의 컬렉터 단자에 접속되어 있다. P채널형 MOS 트랜지스터(9)는, 소스 단자가 VDD 전원에 접속되고, 게이트 단자가 P채널형 MOS 트랜지스터(8)의 게이트 단자에 접속되며, 드레인 단자가 종래의 기준 전압 회로(20)의 NPN 트랜지스터(2)의 컬렉터 단자에 접속되어 있다. NPN 트랜지스터(7)는, 컬렉터 단자가 P채널형 MOS 트랜지스터(8)의 드레인 단자와 접속되고, 베이스 단자가 에미터 단자와 GND 전원에 접속되어 있다. P채널형 MOS 트랜지스터(8)와 P채널형 MOS 트랜지스터(9)는, 커런트 미러(current mirror) 회로를 구성하고 있다.
종래의 기준 전압 회로(20)의 동작에 대해 설명한다. 연산 증폭기(6)는, 저항(3)에 발생하는 전압과 NPN 트랜지스터(2)의 베이스·에미터간 전압(VBE2)을 합산한 전압과, NPN 트랜지스터(1)의 베이스·에미터간 전압(VBE1)과의 차의 전압을 증폭하여, 연산 증폭기(6)의 출력 전압을 저항(4)과 저항(5)에 인가한다.
여기에서 연산 증폭기(6)의 출력 전압이 규정값보다 낮은 경우, 저항(4)과 저항(5)에 흐르는 전류는 규정값보다 감소한다. 여기에서, 저항(4)과 저항(5)의 저항값은 비교적 크게 설정되며, 저항(4)과 저항(5)의 전압 강하값이, NPN 트랜지스터(1)의 베이스·에미터간 전압(VBE1) 및 NPN 트랜지스터(2)의 베이스·에미터간 전압(VBE2)보다 커지도록 설정되어 있다. NPN 트랜지스터(1)의 베이스·에미터간 전압(VBE1)과 NPN 트랜지스터(2)의 베이스·에미터간 전압(VBE2)은, 규정값일 때와 거의 같은 값이 된다. 이 때문에, 저항(3)의 저항값을 저항값(R3), 저항(3)에 흐르는 전류를 전류값(IR3)으로 하면, 연산 증폭기(6)의 비반전 입력 단자의 입력 전위는 전압(VBE1)으로, 반전 입력 단자의 입력 전위는 전압(VBE2)＋저항값(R3)·전류값(IR3)으로 정해진다. 전류값(IR3)은 출력 전압이 규정값일 때보다 적어지고 있으므로, 비반전 입력 단자의 입력 전압이 반전 입력 단자의 입력 전위보다도 낮아지고, 연산 증폭기(6)의 출력 전압은 상승하도록 동작하여, 정상값까지 오른다.
연산 증폭기(6)의 출력 전압이 규정값보다 높은 경우, 저항(3)에 발생하는 전압은 높아지고, 상기 설명과 같은 이유로, 연산 증폭기(6)의 반전 입력 단자의 입력 전압이 비반전 입력 단자의 입력 전압보다 높아져서, 연산 증폭기의 출력 전압은 정상값까지 내려간다.
기준 전압 회로(20)의 동작이 안정 상태가 되었을 때, 연산 증폭기(6)의 비반전 입력 단자와 반전 입력 단자의 입력 전압은 동(同)전위가 된다. 따라서, NPN 트랜지스터(1)와 NPN 트랜지스터(2)에는 같은 값의 전류가 흐른다. 전술한 바와 같이 NPN 트랜지스터(2)의 트랜지스터 사이즈는, NPN 트랜지스터(1)의 트랜지스터 사이즈보다 크다. NPN 트랜지스터(1)는, NPN 트랜지스터(2)보다 큰 전류 밀도로 동작한다. NPN 트랜지스터(1)의 베이스·에미터간 전압(VBE1)과 NPN 트랜지스터(2)의 베이스·에미터간 전압(VBE2)과의 차이 전압(△VBE)은, 다음 식으로 표시된다.
Figure pat00001
여기에서, K는 볼츠만 상수, T는 절대 온도, q는 전하량, N은 NPN 트랜지스터(1)와 NPN 트랜지스터(2)의 트랜지스터 사이즈의 비이다.
따라서, 저항(3)에는 전압(△VBE)/저항값(R3)이 되는 전류가 흐르고, 그 전류는 저항(5)에도 흐른다. NPN 트랜지스터(1)와 NPN 트랜지스터(2)에는 같은 값의 전류가 흐르고, 저항(4)과 저항(5)에는 같은 값의 전류가 흐르므로, 연산 증폭기(6)의 출력 전압은, 다음 식으로 표시된다.
Figure pat00002
여기에서 R4는 저항(4)의 저항값이다. 전압(△VBE)의 값은 이전 식에 나타낸 바와 같이 절대 온도(T)에 비례하고 있으므로 온도가 높아지면 커지지만, 전압(VBE1)은 온도가 높아지면 내려가므로, 저항(3, 4, 5)의 저항값을 적절히 선택하면, 온도 특성이 없는 기준 전압을 발생시키는 것이 가능해진다.
그런데, 기준 전압 회로를 집적 회로에 내장하는 경우, NPN 트랜지스터는, PSUB 기반상에 형성되는 경우가 있다. 도 6은, PSUB 기반상에 형성되는 NPN 트랜지스터의 단면도를 나타낸다. 또한, 도 7은, PSUB 기반상에 형성된 NPN 트랜지스터의 등가 회로를 나타낸다.
PSUB 기반(34)에 형성되는 NPN 트랜지스터는, 제1 N형 확산층이 컬렉터(33)로, P형 확산층이 베이스(32)로, 제2 N형 확산층이 에미터(31)로 된다. 동시에, PSUB 기반(34)과 컬렉터(33)인 제1 N형 확산층에 의해, 기생 다이오드(35)가 형성된다.
기생 다이오드(35)는, NPN 트랜지스터의 동작시는 역바이어스 전압이 인가되어 있으므로, 통상은 NPN 트랜지스터의 동작에 영향은 없다. 그러나, 역바이어스 전압이 인가된 기생 다이오드(35)는, 음극에서 양극을 향해 아주 작은 누설 전류가 흐른다. 이 기생 다이오드(35)에 흐르는 누설 전류는, 온도 의존성을 가지며, 고온일 때만큼 큰 누설 전류가 흐른다.
도 1에 나타내는 종래의 기준 전압 회로(20)는, NPN 트랜지스터(1)와 NPN 트랜지스터(2)의 양방에 기생 다이오드가 있고, NPN 트랜지스터(1)와 NPN 트랜지스터(2)의 각각에 흐르는 전류의 일부가 기생 다이오드를 경유하여 GND 전원으로 흐른다. 여기에서 NPN 트랜지스터(2)의 트랜지스터 사이즈가, NPN 트랜지스터(1)의 트랜지스터 사이즈보다 크므로, NPN 트랜지스터(2)의 기생 다이오드도 NPN 트랜지스터(1)의 기생 다이오드보다 다이오드 사이즈가 크다.
온도 의존성이 적은 기준 전압을 생성하려면 , NPN 트랜지스터(1)와 NPN 트랜지스터(2)에는 같은 전류가 흐를 필요가 있다. 그러나, NPN 트랜지스터(2)에 존재하는 기생 다이오드 쪽이 NPN 트랜지스터(1)보다도 다이오드 사이즈가 크기 때문에, 고온시에 기생 다이오드에 흐르는 누설 전류도 크다. 고온시에는, NPN 트랜지스터(1)에 흐르는 전류보다도 NPN 트랜지스터(2)에 흐르는 전류 쪽이, 많은 전류가 감소한다. 이에 의해, NPN 트랜지스터(1)와 NPN 트랜지스터(2)에 흐르는 전류에 차이가 생긴다. PSUB 기반에 형성된 종래의 기준 전압 회로는, 온도 의존성이 적은 기준 전압을 생성하지 못하고, 생성하는 기준 전압이 온도 의존성을 갖게 된다.
이 때문에, 본 실시형태는, NPN 트랜지스터(2)의 컬렉터에 전류 공급 회로(21)를 접속했다. 전류 공급 회로(21)의 NPN 트랜지스터(7)는, 기생 다이오드를 가지며, NPN 트랜지스터(2)와 같이 누설 전류가 흐른다. 전류 공급 회로(21)는, NPN 트랜지스터(7)로 흐르는 누설 전류를, P채널형 MOS 트랜지스터(8)와 P채널형 MOS 트랜지스터(9)로 형성하는 커런트 미러 회로를 통해 NPN 트랜지스터(2)의 컬렉터에 공급한다.
NPN 트랜지스터(7)의 트랜지스터 사이즈와, 커런트 미러 회로의 미러비를 조정함으로써, NPN 트랜지스터(1)와 NPN 트랜지스터(2)에 흐르는 전류가 같아지도록 설정할 수 있다. 구체적으로, NPN 트랜지스터(7)의 트랜지스터 사이즈 조정은, 복수의 NPN 트랜지스터를 병렬로 접속함으로써 NPN 트랜지스터(7)를 형성하고, 필요에 따라 복수의 트랜지스터의 일부를 트리밍 등에 의해 회로에서 떼어냄으로써 실현할 수 있다. 마찬가지로, 커런트 미러 회로의 미러비의 조정은, 커런트 미러 회로를 구성하는 한쪽의 트랜지스터를 복수의 P채널형 MOS 트랜지스터를 병렬로 접속함으로써 형성하고, 필요에 따라 복수의 P채널형 MOS 트랜지스터의 일부를 트리밍 등에 의해 회로에서 떼어냄으로써 실현할 수 있다.
또, 여기에서, 저항(3)은, NPN 트랜지스터(2)와 GND 전원과의 사이에 접속했지만, 도 2에 나타내는 제2 구성예의 기준 전압 회로(11)와 같이, 저항(3)을 저항(5)과 NPN 트랜지스터(2)와의 사이에 접속하고, 연산 증폭기(6)의 반전 입력 단자는 저항(3)과 저항(5)의 접속점에 접속하며, 전류 공급 회로(21)는 도 1과 같이 NPN 트랜지스터(2)의 컬렉터에 접속하고, NPN 트랜지스터(2)의 에미터는 GND 전원에 접속해도 된다.
또한, NPN 트랜지스터(7)는, 도 3에 나타내는 제3 구성예의 기준 전압 회로(12)와 같이, 다이오드(7a)로 해도 된다. 다이오드(7a)의 음극 단자는 P채널형 MOS 트랜지스터(8)의 드레인 단자에 접속되고, 양극 단자는 GND 전원에 접속된다. 다이오드(7a)는, NPN 트랜지스터(7)의 기생 다이오드만을 설치한 것이며, NPN 트랜지스터(7)와 같은 누설 전류가 흐른다.
또한, 저항(4)과 저항(5)은, 도 4에 나타내는 제4 구성예의 기준 전압 회로(13)와 같이, 저항(14)과 저항(15)과 저항(16)으로 구성해도 된다. 저항(14)의 일단은 NPN 트랜지스터(1)의 컬렉터 단자에 접속되고, 타단은 접속점(18)에 접속된다. 저항(15)의 일단은 NPN 트랜지스터(2)의 컬렉터 단자에 접속되고, 타단은 접속점(18)에 접속된다. 저항(16)의 일단은 접속점(18)에 접속되고, 타단은 연산 증폭기(6)의 출력 단자에 접속된다. 제4 구성예는, 저항(4)과 저항(5)의 일부를 저항(16)으로 치환한 구성이다.
본 실시형태의 기준 전압 회로(10)는, 종래의 기준 전압 회로(20)과 전류 공급 회로(21)를 구비하고, NPN 트랜지스터(2)의 기생 다이오드에 흐르는 누설 전류를 전류 공급 회로(21)으로 보상함으로써, 기준 전압을 생성하는 NPN 트랜지스터(1) 본체와 NPN 트랜지스터(2) 본체에 흐르는 전류를 온도에 따르지 않고 동일하게 할 수 있으며, 온도 의존성이 적은 기준 전압을 생성할 수 있다.
또, 본 발명은, 상술한 실시형태 그대로에 한정되는 것이 아니라, 실시 단계에서는, 상술한 예 이외에도 다양한 형태로 실시하는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지 생략, 치환, 변경을 할 수 있다. 예를 들어, 발명의 실시형태에서 설명한 각 스위치는, PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성되어 있어도 된다. 이러한 실시형태나 그 변형은, 발명의 범위나 요지에 포함됨과 아울러, 특허청구의 범위에 기재된 발명과 그 균등한 범위에 포함된다.
1, 2, 7: NPN 트랜지스터
3, 4, 5: 저항
6: 연산 증폭기
8, 9: P채널형 MOS 트랜지스터
7a: 다이오드

Claims (4)

  1. 컬렉터와 베이스가 단락되어 다이오드 접속된 제1 NPN 트랜지스터와,
    컬렉터와 베이스가 단락되어 다이오드 접속되고, 에미터가 제1 전위 노드에 접속되어, 상기 제1 NPN 트랜지스터보다도 큰 전류 밀도로 동작하는 제2 NPN 트랜지스터와,
    상기 제1 NPN 트랜지스터와 직렬로 접속된 제1 저항과,
    상기 제1 NPN 트랜지스터 및 제1 저항이 직렬 접속된 회로에 일단이 접속되어 있는 제2 저항과,
    상기 제2 NPN 트랜지스터의 컬렉터에 일단이 접속되어 있는 제3 저항과,
    상기 제2 저항의 타단과 상기 제3 저항의 타단이 접속되는 접속점과,
    상기 제2 저항의 일단에 반전 입력 단자가 접속되고, 상기 제3 저항의 일단에 비반전 입력 단자가 접속되며, 상기 접속점에 출력 단자가 접속되어 있는 연산 증폭 회로와,
    상기 제1 NPN 트랜지스터의 컬렉터에 접속된 전류 공급 회로를 구비하는 것을 특징으로 하는 기준 전압 회로.
  2. 청구항 1에 있어서,
    상기 전류 공급 회로는, 양극이 상기 제1 전위 노드에 접속된 다이오드와, 커런트 미러 회로를 구성하는 제4 트랜지스터 및 제5 트랜지스터를 가지며,
    상기 다이오드에 흐르는 전류가 상기 커런트 미러 회로를 통해 상기 제1 NPN 트랜지스터의 컬렉터에 공급되는 기준 전압 회로.
  3. 청구항 1에 있어서,
    상기 전류 공급 회로는, 에미터와 베이스가 단락되어 다이오드 접속된 제3 NPN 트랜지스터와, 커런트 미러 회로를 구성하는 제4 트랜지스터 및 제5 트랜지스터를 가지며,
    상기 제3 NPN 트랜지스터에 흐르는 전류가 상기 커런트 미러 회로를 통해 상기 제1 NPN 트랜지스터의 컬렉터에 공급되는 기준 전압 회로.
  4. 청구항 1에 있어서,
    상기 접속점은, 제4 저항을 통해 상기 연산 증폭 회로의 출력 단자가 접속되는 기준 전압 회로.
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