JP6413005B2 - 半導体装置及び電子システム - Google Patents

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Description

本発明は、電流生成回路、それを備えたバンドギャップリファレンス回路及び半導体装置に関し、例えば精度の高い電流を生成するのに適した電流生成回路、それを備え、温度に依存せずに一定の基準電圧を出力し続けるのに適したバンドギャップリファレンス回路及び半導体装置に関する。
バンドギャップリファレンス回路は、温度に依存せずに一定の基準電圧を出力し続けることが求められている。バンドギャップリファレンス回路に関する技術が非特許文献１に開示されている。
非特許文献１に開示されたバンドギャップリファレンス回路は、２つのバイポーラトランジスタ、オペアンプ及び抵抗素子により形成された電流経路上を流れる電流に正の温度依存性を持たせ、かつ、当該電流に比例する電流を、ベース−エミッタ間電圧が負の温度依存性を有するバイポーラトランジスタに流すことで、温度に依存しない一定の基準電圧を生成している。
その他、特許文献１及び特許文献２には、オペアンプのオフセット電圧に起因して生じる基準電圧の誤差を低減する技術が開示されている。
特開２０１１−１９８０９３号公報 特開２０１１−８１５１７号公報
H. Neuteboom, B. M. J. Kup, and M. Janssens, "A DSP-based hearing instrument IC", IEEE J. Solid-State Circuits, vol. 32, pp. 1790-1806, Nov. 1997.
非特許文献１に開示されたバンドギャップリファレンス回路は、温度に依存しない一定の基準電圧を出力するためには、正の温度依存性を有する電流を精度よく生成する必要がある。しかしながら、正の温度依存性を有する電流が流れる電流経路上にはオペアンプが設けられているため、そのオフセット電圧の影響により当該電流経路を流れる電流には誤差が生じてしまう。
このように、非特許文献１に開示されたバンドギャップリファレンス回路に設けられた電流生成部分は、オペアンプのオフセット電圧の影響を受けて、正の温度依存性を有する電流を精度よく生成することができないという問題があった。その結果、このバンドギャップリファレンス回路は、温度に依存せずに一定の基準電圧を出力し続けること、ができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、電流生成回路は、第１及び第２バイポーラトランジスタと、前記第１及び前記第２バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第１制御電圧に応じた第１及び第２電流を流す第１電流分配回路と、前記第１バイポーラトランジスタと前記第１電流分配回路との間に設けられ、ゲートに第２制御電圧が供給される第１ＮＭＯＳトランジスタと、前記第２バイポーラトランジスタと前記第１電流分配回路との間に設けられ、ゲートに前記第２制御電圧が供給される第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと前記第２バイポーラトランジスタとの間に設けられた第１抵抗素子と、前記第１ＮＭＯＳトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第２制御電圧を生成する第１オペアンプと、前記第２ＮＭＯＳトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第１制御電圧を生成する第２オペアンプと、を備える。
一実施の形態によれば、電流生成回路は、第１及び第２バイポーラトランジスタと、制御電圧に基づいて、前記第１及び前記第２バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に第１及び第２電流を流す電流分配回路と、前記第１バイポーラトランジスタと前記電流分配回路との間に設けられ、ゲート及びドレイン間が接続された第１ＮＭＯＳトランジスタと、前記第２バイポーラトランジスタと前記電流分配回路との間に設けられ、ゲートが前記第１ＮＭＯＳトランジスタのゲート及びドレインに接続された第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタと前記第２バイポーラトランジスタとの間に設けられた第１抵抗素子と、前記第１及び前記第２ＮＭＯＳトランジスタのそれぞれのドレイン電圧に応じた前記制御電圧を生成するオペアンプと、を備える。
前記一実施の形態によれば、精度の高い電流を生成することが可能な電流生成回路、それを備え、温度に依存せずに一定の基準電圧を出力し続けることが可能なバンドギャップリファレンス回路及び半導体装置を提供することができる。
実施の形態１に係る電流生成回路を示す回路図である。 図１に示す電流生成回路に設けられた電流分配回路の詳細を示す回路図である。 図１に示す電流生成回路に設けられた電流分配回路の変形例を示す回路図である。 図１に示す電流生成回路に設けられたオペアンプを示す回路図である。 トリプルウェルプロセスにて形成されたトランジスタを示す断面図である。 シングルウェルプロセスにて形成されたトランジスタを示す断面図である。 図１に示す電流生成回路の変形例を示す回路図である。 実施の形態２に係るバンドギャップリファレンス回路を示す回路図である。 図８に示すバンドギャップリファレンス回路のＰＴＡＴ電流生成ループ上に設けられたＭＯＳトランジスタの詳細を示す図である。 比較例に係るバンドギャップリファレンス回路を示す回路図である。 基準電圧Ｖｂｇｒのばらつき特性を示す図である。 図８に示すバンドギャップリファレンス回路の変形例を示す回路図である。 実施の形態３に係るバンドギャップリファレンス回路を示す回路図である。 実施の形態４に係るバンドギャップリファレンス回路を示す回路図である。 図１４に示すバンドギャップリファレンス回路の第１具体例を示す回路図である。 図１４に示すバンドギャップリファレンス回路の第２具体例を示す回路図である。 実施の形態５に係るバンドギャップリファレンス回路を示す回路図である。 ２次特性の補償前後の基準電圧Ｖｂｇｒの特性を示す図である。 実施の形態６に係る電流生成回路を示す回路図である。 図１９に示す電流生成回路が適用されたバンドギャップリファレンス回路を示す回路図である。 実施の形態７に係る電流生成回路を示す回路図である。 図２１に示す電流生成回路が適用されたバンドギャップリファレンス回路を示す回路図である。 実施の形態８に係る電流生成回路を示す回路図である。 図２３に示す電流生成回路が適用されたバンドギャップリファレンス回路を示す回路図である。 実施の形態９に係る基準電圧＆基準電流生成回路を示す図である。 図２５に示す基準電圧＆基準電流生成回路に設けられた内部基準電流生成回路を示す図である。 図２５に示す基準電圧＆基準電流生成回路に設けられた基準電圧＆基準電流生成部を示す回路図である。 図２５に示す基準電圧＆基準電流生成回路が搭載された半導体装置を備えた電子システムを示すブロック図である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
図１は、実施の形態１に係る電流生成回路１０を示す回路図である。電流生成回路１０は、温度上昇に伴って電流値が大きくなる電流経路（即ち、ＰＴＡＴ（proportional to absolute temperature）電流生成ループ）上に、オペアンプに代えてゲート接地回路を備える。それにより、電流生成回路１０は、ＰＴＡＴ電流生成ループ上にオペアンプを設ける必要が無くなるため、正の温度依存性を有する出力電流を精度良く生成することができる。以下、具体的に説明する。
図１に示すように、電流生成回路１０は、電流分配回路１１と、Ｎチャネル型のＭＯＳトランジスタ（第１ＮＭＯＳトランジスタ）Ｍ１と、Ｎチャネル型のＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）Ｍ２と、ＰＮＰ型のバイポーラトランジスタ（第１バイポーラトランジスタ）Ｑ１と、ＰＮＰ型のバイポーラトランジスタ（第２バイポーラトランジスタ）Ｑ２と、抵抗素子（第１抵抗素子）Ｒ１と、オペアンプ（第２オペアンプ）Ａ１と、オペアンプ（第１オペアンプ）Ａ２と、基準バイアス源１２と、を備える。
バイポーラトランジスタＱ１では、ベース及びコレクタが互いに接続されている。バイポーラトランジスタＱ２では、ベース及びコレクタが互いに接続されている。より具体的には、バイポーラトランジスタＱ１では、ベース及びコレクタが接地電圧ＧＮＤの供給される接地電圧端子（以下、接地電圧端子ＧＮＤと称す）に共通接続されている。バイポーラトランジスタＱ１では、ベース及びコレクタが接地電圧端子ＧＮＤに共通接続されている。本実施の形態では、バイポーラトランジスタＱ２のサイズ（エミッタ面積）がバイポーラトランジスタＱ１のサイズ（エミッタ面積）のｎ（１以上の正の数）倍である場合について説明する。
ＭＯＳトランジスタＭ１では、ソースがバイポーラトランジスタＱ１のエミッタに接続され、ドレインがノードＮ１を介して電流分配回路１１に接続され、ゲートにオペアンプＡ１からの制御電圧Ｖ１が供給されている。ＭＯＳトランジスタＭ１は、カスコード（ゲート接地回路）の役割を果たす。
ＭＯＳトランジスタＭ２では、ソースが抵抗素子Ｒ１の一端に接続され、ドレインがノードＮ２を介して電流分配回路１１に接続され、ゲートにオペアンプＡ１からの制御電圧Ｖ１が供給されている。抵抗素子Ｒ１の他端は、バイポーラトランジスタＱ１のエミッタに接続されている。ＭＯＳトランジスタＭ２は、カスコード（ゲート接地回路）の役割を果たす。
電流分配回路１１は、例えば、カレントミラー回路であって、オペアンプＡ２からの制御電圧Ｖ２に応じた電流Ｉ１及び当該電流Ｉ１に比例する電流Ｉ２を、それぞれノードＮ１，Ｎ２に出力する。これら電流Ｉ１，Ｉ２は、バイポーラトランジスタＱ１，Ｑ２のそれぞれのコレクタ−エミッタ間を流れる。
（電流分配回路１１の詳細）
図２は、電流分配回路１１の詳細を示す回路図である。
図２を参照すると、電流分配回路１１は、Ｐチャネル型のＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４と、バイアス源１４と、を有する。
ＭＯＳトランジスタＭＰ２１では、ソースが電源電圧ＶＤＤの供給される電源電圧端子（以下、電源電圧端子ＶＤＤと称す）に接続され、ゲートにオペアンプＡ２からの制御電圧Ｖ２が供給されている。ＭＯＳトランジスタＭＰ２３では、ソースがＭＯＳトランジスタＭＰ２１のドレインに接続され、ドレインがノードＮ１に接続され、ゲートにバイアス源１４からのバイアス電圧が供給されている。
ＭＯＳトランジスタＭＰ２２では、ソースが電源電圧端子ＶＤＤに接続され、ゲートにオペアンプＡ２からの制御電圧Ｖ２が供給されている。ＭＯＳトランジスタＭＰ２４では、ソースがＭＯＳトランジスタＭＰ２２のドレインに接続され、ドレインがノードＮ２に接続され、ゲートにバイアス源１４からのバイアス電圧が供給されている。
かかる構成により、ノードＮ１（即ち、バイポーラトランジスタＱ１のコレクタ及びエミッタ間）には、電流Ｉ１が流れ、ノードＮ２（即ち、バイポーラトランジスタＱ２のコレクタ及びエミッタ間）には、電流Ｉ１に比例する電流Ｉ２が流れる。
例えば、制御電圧Ｖ２が大きい場合、ＭＯＳトランジスタＭＰ２１，ＭＰ２２のそれぞれのオン抵抗が大きくなるため、ノードＮ１，Ｎ２のそれぞれに流れる電流Ｉ１，Ｉ２は小さくなる。他方、制御電圧Ｖ２が小さい場合、ＭＯＳトランジスタＭＰ２１，ＭＰ２２のそれぞれのオン抵抗が小さくなるため、ノードＮ１，Ｎ２のそれぞれに流れる電流Ｉ１，Ｉ２は大きくなる。
（電流分配回路１１ａの詳細）
図３は、電流分配回路１１の変形例を電流分配回路１１ａとして示す回路図である。
図３を参照すると、電流分配回路１１ａは、Ｐチャネル型のＭＯＳトランジスタＭＰ２１，ＭＰ２２と、抵抗素子Ｒ２１，Ｒ２２と、を有する。
ＭＯＳトランジスタＭＰ２１では、ソースが電源電圧端子ＶＤＤに接続され、ゲートにオペアンプＡ２からの制御電圧Ｖ２が供給されている。抵抗素子Ｒ２１では、一端がＭＯＳトランジスタＭＰ２１のドレインに接続され、他端がノードＮ１に接続されている。
ＭＯＳトランジスタＭＰ２２では、ソースが電源電圧端子ＶＤＤに接続され、ゲートにオペアンプＡ２からの制御電圧Ｖ２が供給されている。抵抗素子Ｒ２２では、一端がＭＯＳトランジスタＭＰ２２のドレインに接続され、他端がノードＮ２に接続されている。また、ＭＯＳトランジスタＭＰ２１，ＭＰ２２のそれぞれのドレインは互いに接続されている。
かかる構成により、ノードＮ１（即ち、バイポーラトランジスタＱ１のコレクタ及びエミッタ間）には、電流Ｉ１が流れ、ノードＮ２（即ち、バイポーラトランジスタＱ２のコレクタ及びエミッタ間）には、電流Ｉ１に比例する電流Ｉ２が流れる。
例えば、制御電圧Ｖ２が大きい場合、ＭＯＳトランジスタＭＰ２１，ＭＰ２２のそれぞれのオン抵抗が大きくなるため、ノードＮ１，Ｎ２のそれぞれに流れる電流Ｉ１，Ｉ２は小さくなる。他方、制御電圧Ｖ２が小さい場合、ＭＯＳトランジスタＭＰ２１，ＭＰ２２のそれぞれのオン抵抗が小さくなるため、ノードＮ１，Ｎ２のそれぞれに流れる電流Ｉ１，Ｉ２は大きくなる。
電流分配回路１１は、図２や図３に示す構成と同等の機能を有する他の構成に適宜変更可能である。
図１に戻る。オペアンプＡ１は、反転入力端子ＩＮＮに入力された基準バイアス源１２からの基準バイアス電圧Ｖｂと、非反転入力端子ＩＮＰに入力されたＭＯＳトランジスタＭ１のドレイン電圧（ノードＮ１の電圧）と、の電位差に応じた制御電圧Ｖ１を出力端子ＯＵＴＡから出力する。
オペアンプＡ２は、反転入力端子ＩＮＮに入力された基準バイアス源１２からの基準バイアス電圧Ｖｂと、非反転入力端子ＩＮＰに入力されたＭＯＳトランジスタＭ２のドレイン電圧（ノードＮ２の電圧）と、の電位差に応じた制御電圧Ｖ２を出力端子ＯＵＴＡから出力する。
オペアンプＡ１の２つの入力端子が仮想接地しており、かつ、オペアンプＡ２の２つの入力端子が仮想接地しているため、ノードＮ１，Ｎ２のそれぞれの電位は実質的に同じ値を示す。
（オペアンプＡ１，Ａ２の詳細）
図４は、オペアンプＡ１の詳細を示す回路図である。オペアンプＡ２はオペアンプＡ１と同じ構成であるため、ここでは、オペアンプＡ１のみについて説明する。
図４を参照すると、オペアンプＡ１は、Ｐチャネル型のＭＯＳトランジスタＭＰ１１〜ＭＰ１３と、Ｎチャネル型のＭＯＳトランジスタＭＮ１１〜ＭＮ１５と、定電流源１３と、を備える。本実施の形態では、入力差動対がＮチャネル型のＭＯＳトランジスタである場合を例に説明するが、これに限られない。適切に動作するならば、入力差動対は、Ｐチャネル型のＭＯＳトランジスタであってもよい。
定電流源１３及びＭＯＳトランジスタＭＮ１４は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられている。より具体的には、定電流源１３では、入力端子が電源電圧端子ＶＤＤに接続され、出力端子がＭＯＳトランジスタＭＮ１４のドレイン及びゲートに接続されている。ＭＯＳトランジスタＭＮ１４では、ソースが接地電圧端子ＧＮＤに接続されている。
ＭＯＳトランジスタＭＰ１１では、ソースが電源電圧端子ＶＤＤに接続され、ドレイン及びゲートがＭＯＳトランジスタＭＮ１１のドレインに接続されている。ＭＯＳトランジスタＭＮ１１では、ソースがＭＯＳトランジスタＭＮ１３のドレインに接続され、ゲートが反転入力端子ＩＮＮに接続されている。
ＭＯＳトランジスタＭＰ１２では、ソースが電源電圧端子ＶＤＤに接続され、ドレイン及びゲートがＭＯＳトランジスタＭＮ１２のドレインに接続されている。ＭＯＳトランジスタＭＮ１２では、ソースがＭＯＳトランジスタＭＮ１３のドレインに接続され、ゲートが非反転入力端子ＩＮＰに接続されている。
ＭＯＳトランジスタＭＮ１３では、ソースが接地電圧端子ＧＮＤに接続され、ゲートがＭＯＳトランジスタＭＮ１４のドレイン及びゲートに接続されている。
ＭＯＳトランジスタＭＰ１３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが出力端子ＯＵＴＡに接続され、ゲートがＭＯＳトランジスタＭＰ１２のドレイン及びゲートに接続されている。
ＭＯＳトランジスタＭＮ１５では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが出力端子ＯＵＴＡに接続され、ゲートがＭＯＳトランジスタＭＮ１４のドレイン及びゲートに接続されている。
なお、オペアンプＡ１，Ａ２の構成は、図４に示す構成と同等の機能を有する他の構成に適宜変更可能である。
ここで、バイポーラトランジスタＱ１，Ｑ２のそれぞれのベース−エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２は、温度上昇に伴って低くなる負の温度依存性を有する。そのため、バイポーラトランジスタＱ２のエミッタ面積をバイポーラトランジスタＱ１のエミッタ面積より大きくすると、Ｖｂｅ１，Ｖｂｅ２の差電圧ΔＶｂｅ（＝Ｖｂｅ１−Ｖｂｅ２）は、温度上昇に伴って高くなる正の温度依存性を有することになる。
このことから、バイポーラトランジスタＱ１、ＭＯＳトランジスタＭ１、ＭＯＳトランジスタＭ２、抵抗素子Ｒ１、及び、バイポーラトランジスタＱ２によって形成される電流経路においても、抵抗素子Ｒ１の抵抗値やバイポーラトランジスタＱ２のエミッタ面積などを調整することにより、正の温度依存性を有する電流を流すことが可能になる。以下、正の温度依存性を有する電流が流れるこの電流経路をＰＴＡＴ電流生成ループと称す。
このＰＴＡＴ電流生成ループ上にはオペアンプが設けられていない。そのため、オペアンプのオフセット電圧の影響でＰＴＡＴ電流生成ループ上を流れる電流に誤差が生じることはない。つまり、電流生成回路１０は、正の温度依存性を有する電流（例えば、電流Ｉ２）を精度良く生成することができる。
また、電流生成回路１０は、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２を用いてオペアンプを含まないＰＴＡＴ電流生成ループを形成している。そのため、電流生成回路１０は、ＮＰＮ型のバイポーラトランジスタを使用できない環境下でも構成されることができる。
図５は、トリプルウェルプロセスにて形成されたトランジスタを示す断面図である。図６は、シングルウェルプロセス（本例はＮウェルプロセス）にて形成されたトランジスタを示す断面図である。
トリプルウェルプロセスでは、Ｐ−ｓｕｂ中にＤｅｅｐＮウェルを形成することで、Ｐ−ｓｕｂとＰウェルとが分離している。それにより、ＰＮＰ型のバイポーラトランジスタ以外にも、ＮＰＮ型のバイポーラトランジスタを形成することが可能である。
それに対し、シングルウェルプロセスでは、Ｐ−ｓｕｂ中にＤｅｅｐＮウェルが形成されないため、ＰＮＰ型のバイポーラトランジスタの形成はできるものの、ＮＰＮ型のバイポーラトランジスタを形成することができない。
電流生成回路１０は、トリプルウェルプロセスのみならず、ＮＰＮ型のバイポーラトランジスタを使用できないシングルウェルプロセスにおいても構成されることができる。
なお、本実施の形態では、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２が設けられた場合を例に説明したが、これに限られず、ＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａが設けられてもよい。
図７は、電流生成回路１０の変形例を電流生成回路１０ａとして示す回路図である。
図７に示すように、電流生成回路１０ａは、電流生成回路１０と比較して、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２に代えてＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａを備える。なお、電流生成回路１０ａは、ＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａを備えているため、トリプルウェルプロセスにて構成される必要がある。電流生成回路１０ａのその他の構成については、電流生成回路１０と同様であるため、その説明を省略する。
電流生成回路１０ａは、電流生成回路１０と同等の効果を奏することができる。
＜実施の形態２＞
図８は、実施の形態２に係るバンドギャップリファレンス回路１を示す回路図である。なお、バンドギャップリファレンス回路１には、電流生成回路１０が適用されている。
図８に示すように、バンドギャップリファレンス回路１は、電流生成回路１０を構成する電流分配回路１１、ＭＯＳトランジスタＭ１，Ｍ２、バイポーラトランジスタＱ１，Ｑ２、オペアンプＡ１，Ａ２、抵抗素子Ｒ１、及び、基準バイアス源１２に加えて、固定抵抗である抵抗素子（第２抵抗素子）Ｒ２及びバイポーラトランジスタ（第３バイポーラトランジスタ）Ｑ３をさらに備える。電流生成回路１０については既に説明しているため、以下では、電流生成回路１０以外の構成について説明する。
バイポーラトランジスタＱ３は、バイポーラトランジスタＱ１，Ｑ２と同一導電型であるＰＮＰ型のバイポーラトランジスタである。また、本例では、バイポーラトランジスタＱ３のサイズ（エミッタ面積）は、バイポーラトランジスタＱ１のサイズ（エミッタ面積）と同じである。
バイポーラトランジスタＱ３では、ベース及びコレクタが互いに接続されている。より具体的には、バイポーラトランジスタＱ３では、ベース及びコレクタが接地電圧端子ＧＮＤに共通接続されている。
抵抗素子Ｒ２は、バイポーラトランジスタＱ３のエミッタと、電流分配回路１１と、の間に設けられている。
電流分配回路１１は、電流Ｉ１，Ｉ２に加えて、当該電流Ｉ１，Ｉ２に比例する電流Ｉ３をさらに出力する。この電流Ｉ３は、抵抗素子Ｒ２、及び、バイポーラトランジスタＱ３のコレクタ−エミッタ間を流れる。
そして、バンドギャップリファレンス回路１は、電流分配回路１１から抵抗素子Ｒ２までの電流経路上のノードの電圧を基準電圧Ｖｂｇｒとして出力端子ＯＵＴから外部に出力する。
ここで、バンドギャップリファレンス回路１は、電流分配回路１１から出力された正の温度依存性を有する電流Ｉ３を、ベース−エミッタ間電圧Ｖｂｅ３が負の温度依存性を有するバイポーラトランジスタＱ３に流すことで、温度に依存しない一定の基準電圧Ｖｂｇｒを生成することができる。
さらに、バンドギャップリファレンス回路１は、ＰＮＰ型のバイポーラトランジスタを用いてオペアンプを含まないＰＴＡＴ電流生成ループを形成している。そのため、バンドギャップリファレンス回路１は、ＮＰＮ型のバイポーラトランジスタを使用できないシングルウェルプロセス等においても構成されることができる。
続いて、ＰＴＡＴ電流生成ループ上にオペアンプを設けないことにより当該オペアンプのオフセット電圧の影響がどれほど低減されるかについて説明する。なお、バイポーラトランジスタＱ１〜Ｑ３のそれぞれのエミッタ面積の比は、１：ｎ：１である。
まず、バイポーラトランジスタＱ１，Ｑ２のそれぞれのベース−エミッタ間電圧Ｖｂｅ１，Ｖｂｅ２は、以下の式（１），（２）のように表される。
Figure 0006413005
Figure 0006413005
なお、Ｊｓはバイポーラトランジスタの飽和電流密度を示し、Ａは単位面積を示す。また、ｋをボルツマン定数、Ｔを絶対温度、ｑを電荷素量とすると、Ｖｔ＝ｋＴ／ｑが成り立つ。
ここで、接地電圧ＧＮＤとオペアンプＡ１の制御電圧Ｖ１との電位差は、接地電圧端子ＧＮＤからバイポーラトランジスタＱ１を介して当該ＭＯＳトランジスタＭ１のゲートに至るまでの経路と、接地電圧端子ＧＮＤからバイポーラトランジスタＱ２を介して当該ＭＯＳトランジスタＭ２のゲートに至るまでの経路と、から、以下の式（３）のように表される。
Figure 0006413005
なお、Ｖｇｓ１，Ｖｇｓ２は、ＭＯＳトランジスタＭ１，Ｍ２のそれぞれのゲート−ソース間電圧を示し、Ｒ１は、抵抗素子Ｒ１の抵抗値を示し、Ｉ２は、電流Ｉ２の電流値を示す。
図９は、ＭＯＳトランジスタＭ１，Ｍ２の詳細を示す図である。
図９を参照すると、短チャネル効果によりＭＯＳトランジスタＭ１のソース−ドレイン間に形成される電流経路の抵抗成分がｒｏ１と表され、同じく、短チャネル効果によりＭＯＳＭ２のソース−ドレイン間に形成される電流経路の抵抗成分がｒｏ２と表されている。
このとき、ＭＯＳトランジスタＭ１に供給される電流Ｉ１のうち、ＭＯＳトランジスタＭ１のソース−ドレイン間には２乗則を仮定したときの電流Ｉが流れ、抵抗成分ｒｏ１には電流Ｉ１ｒｏが流れる。また、ＭＯＳトランジスタＭ２に供給される電流Ｉ２のうち、ＭＯＳトランジスタＭ２のソース−ドレイン間には２乗則を仮定したときの電流Ｉが流れ、抵抗成分ｒｏ２には電流Ｉ２ｒｏが流れる。つまり、電流Ｉ１，Ｉ２の電流値Ｉ１，Ｉ２は、以下の式（４），（５）のように表される。
Figure 0006413005
Figure 0006413005
オペアンプＡ１，Ａ２のそれぞれのオフセット電圧Ｖｏｓ１，Ｖｏｓ２を考慮しない場合、ＭＯＳトランジスタＭ１，Ｍ２のそれぞれのソース−ドレイン間電圧Ｖｄｓ１，Ｖｄｓ２は、以下の式（６），（７）のように表される。
Figure 0006413005
Figure 0006413005
他方、オペアンプＡ１，Ａ２のそれぞれのオフセット電圧Ｖｏｓ１，Ｖｏｓ２を考慮した場合、ＭＯＳトランジスタＭ１，Ｍ２のそれぞれのソース−ドレイン間電圧Ｖｄｓ１＿ｏｓ，Ｖｄｓ２＿ｏｓは、以下の式（８），（９）のように表される。
Figure 0006413005
Figure 0006413005
また、このとき、電流値Ｉ１ｒｏ，Ｉ２ｒｏは、以下の式（１０），（１１）のように表される。なお、ｒｏは、抵抗成分ｒｏ１，ｒｏ２の抵抗値を示す。
Figure 0006413005
Figure 0006413005
ここで、ＭＯＳトランジスタＭ１，Ｍ２は同じサイズであるため、Ｖｇｓ１＝Ｖｇｓ２＝Ｖｇｓ、Ｖｄｓ１＝Ｖｄｓ２＝Ｖｄｓが成り立つ。このとき、式（１），（２），（３），（４），（１０），（１１）より、以下の式（１２）が成り立つ。
Figure 0006413005
ここで、Ｉ２＝Ｉ３であるから、基準電圧Ｖｂｇｒは、以下の式（１３）のように表される。
Figure 0006413005
ここで、短チャネル効果によりＭＯＳトランジスタＭ１，Ｍ２のソース−ドレイン間に形成される電流経路の抵抗成分ｒｏ１，ｒｏ２の抵抗値ｒｏは、通常、非常に大きくなるように設計される。式（１３）を参照すると、ｒｏが非常に大きい場合、オフセット電圧Ｖｏｓ１，Ｖｏｓ２は、基準電圧Ｖｂｇｒにほとんど影響を与えないことがわかる。つまり、バンドギャップリファレンス回路１は、オフセット電圧Ｖｏｓ１，Ｖｏｓ２の影響をほとんど受けることなく、精度の高い基準電圧Ｖｂｇｒを生成することができる。
図１０は、比較例に係るバンドギャップリファレンス回路５０を示す回路図である。
図１０に示すように、バンドギャップリファレンス回路５０は、電流分配回路５１と、オペアンプＡ５２と、バイポーラトランジスタＱ５１〜Ｑ５３と、抵抗素子Ｒ５１，Ｒ５２と、を備える。電流分配回路５１、オペアンプＡ５２、バイポーラトランジスタＱ５１〜Ｑ５３、抵抗素子Ｒ５１，Ｒ５２、及び、ノードＮ５１，Ｎ５２は、それぞれ、電流分配回路１１、オペアンプＡ２、バイポーラトランジスタＱ１〜Ｑ３、抵抗素子Ｒ１，Ｒ２、及び、ノードＮ１，Ｎ２に対応する。ここで、オペアンプＡ５２は、ノードＮ５１，Ｎ５２の電位差に応じた制御電圧Ｖ５２を生成する。バンドギャップリファレンス回路５０のその他の構成については、バンドギャップリファレンス回路１と同様であるため、その説明を省略する。
バンドギャップリファレンス回路５０では、バイポーラトランジスタＱ５１、オペアンプＡ５２、抵抗素子Ｒ５１、及び、バイポーラトランジスタＱ５２によってＰＴＡＴ電流生成ループが形成される。このＰＴＡＴ電流生成ループ上にはオペアンプＡ５２が設けられている。
まず、バイポーラトランジスタＱ５１，Ｑ５２のそれぞれのベース−エミッタ間電圧Ｖｂｅ５１，Ｖｂｅ５２は、以下の式（１４），（１５）のように表される。
Figure 0006413005
Figure 0006413005
また、オペアンプＡ５２が正常に帰還動作しているとすると、式（１６）が成り立つ。
Figure 0006413005
なお、Ｒ５１は、抵抗素子Ｒ５１の抵抗値を示し、Ｉ５２は、電流Ｉ５２の電流値を示し、Ｖｏｓ５０は、オペアンプＡ５２のオフセット電圧を示す。
式（１４）〜（１６）より、電流Ｉ５２は、以下の式（１７）のように表される。
Figure 0006413005
ここで、Ｉ５２＝Ｉ５３であるから、基準電圧Ｖｂｇｒ５０は、以下の式（１８）のように表される。
Figure 0006413005
式（１８）に見ると、基準電圧Ｖｂｇｒ５０は、オフセット電圧Ｖｏｓ５０の影響を受けて変動する可能性があることがわかる。つまり、バンドギャップリファレンス回路５０は、オフセット電圧Ｖｏｓ５０の影響を受けて、精度の高い基準電圧Ｖｂｇｒ５０を生成することができない。
図１１は、バンドギャップリファレンス回路１，５０のそれぞれの基準電圧Ｖｂｇｒ，Ｖｂｇｒ５０のばらつき特性を示す図である。なお、バンドギャップリファレンス回路１に設けられたＭＯＳトランジスタＭ１，Ｍ２と、バンドギャップリファレンス回路５０のオペアンプＡ２の入力作動対に用いられるＭＯＳトランジスタと、は同一構成である。
図１１に示すように、ＰＴＡＴ電流生成ループ上にオペアンプの無いバンドギャップリファレンス回路１のほうが、ＰＴＡＴ電流生成ループ上にオペアンプの有るバンドギャップリファレンス回路５０よりも、基準電圧Ｖｂｇｒのばらつきが小さいことがわかる。
本実施の形態では、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２，Ｑ３が設けられた場合を例に説明したが、これに限られず、ＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａが設けられてもよい。
図１２は、バンドギャップリファレンス回路１の変形例をバンドギャップリファレンス回路１ａとして示す回路図である。
図１２に示すように、バンドギャップリファレンス回路１ａは、バンドギャップリファレンス回路１と比較して、ＰＮＰ型のバイポーラトランジスタＱ１〜Ｑ３に代えてＮＰＮ型のバイポーラトランジスタＱ１ａ〜Ｑ３ａを備える。なお、バンドギャップリファレンス回路１ａは、ＮＰＮ型のバイポーラトランジスタＱ１ａ〜Ｑ３ａを備えているため、トリプルウェルプロセスにて構成される必要がある。バンドギャップリファレンス回路１ａのその他の構成については、バンドギャップリファレンス回路１と同様であるため、その説明を省略する。
バンドギャップリファレンス回路１ａは、バンドギャップリファレンス回路１と同等の効果を奏することができる。
＜実施の形態３＞
図１３は、実施の形態３に係るバンドギャップリファレンス回路１ｂを示す回路図である。なお、バンドギャップリファレンス回路１ｂには、電流生成回路１０が適用されている。
図１３に示すように、バンドギャップリファレンス回路１ｂは、バンドギャップリファレンス回路１と比較して、抵抗素子Ｒ２及びバイポーラトランジスタＱ３に並列に接続された抵抗素子（第３抵抗素子）Ｒ３をさらに備える。バンドギャップリファレンス回路１ｂのその他の構成については、バンドギャップリファレンス回路１と同様であるため、その説明を省略する。
バンドギャップリファレンス回路１ｂは、抵抗素子Ｒ３を用いることにより、基準電圧Ｖｂｇｒを例えば１．２Ｖから０．８Ｖに分圧して出力することができる。
＜実施の形態４＞
図１４は、実施の形態４に係るバンドギャップリファレンス回路１ｃを示す回路図である。なお、バンドギャップリファレンス回路１ｃには、電流生成回路１０が適用されている。
図１４に示すように、バンドギャップリファレンス回路１ｃは、バンドギャップリファレンス回路１と比較して、抵抗素子Ｒ２に代えて可変抵抗ＶＲ１を備える。バンドギャップリファレンス回路１ｃのその他の構成については、バンドギャップリファレンス回路１と同様であるため、その説明を省略する。
（バンドギャップリファレンス回路１ｃの第１具体例）
図１５は、バンドギャップリファレンス回路１ｃの第１具体例を示す回路図である。
図１５に示すバンドギャップリファレンス回路１ｃでは、可変抵抗ＶＲ１として可変抵抗ＶＲ１ａが設けられている。
可変抵抗ＶＲ１ａは、抵抗素子Ｒ２と、抵抗素子Ｒ２上の複数のノードと抵抗素子Ｒ２及び電流分配回路１１間のノードとの間にそれぞれ設けられた複数のスイッチＳＷ１と、抵抗素子Ｒ２上の複数のノードと出力端子ＯＵＴとの間にそれぞれ設けられた複数のスイッチＳＷ２と、を備える。外部からの制御信号により、複数のスイッチＳＷ１のうち何れか一つがオンするとともに、複数のスイッチＳＷ２のうち何れか一つがオンする。
かかる構成により、可変抵抗ＶＲ１ａは、制御信号に基づいてスイッチＳＷ２を制御することで、出力端子ＯＵＴとバイポーラトランジスタＱ３との間の抵抗値を可変することができる。それにより、図１５に示すバンドギャップリファレンス回路１ｃは、基準電圧Ｖｂｇｒの温度依存性を微調整することが可能になる。また、可変抵抗ＶＲ１ａは、制御信号に基づいてスイッチＳＷ１を制御することで、電流分配回路１１とバイポーラトランジスタＱ３との間の抵抗値を可変することができる。それにより、抵抗素子Ｒ２の上端電圧（電流分配回路１１に接続される側の電圧）の上昇を防ぐことができるため、電流分配回路１１の動作を正常に保つことができる。
（バンドギャップリファレンス回路１ｃの第２具体例）
図１６は、バンドギャップリファレンス回路１ｃの第２具体例を示す回路図である。
図１６に示すバンドギャップリファレンス回路１ｃでは、可変抵抗ＶＲ１として可変抵抗ＶＲ１ｂが設けられている。
可変抵抗ＶＲ１ｂは、抵抗素子Ｒ２と、抵抗素子Ｒ２上の複数のノードと出力端子ＯＵＴとの間にそれぞれ設けられた複数のスイッチＳＷ２と、を備える。外部からの制御信号により、複数のスイッチＳＷ２のうち何れか一つがオンする。
かかる構成により、可変抵抗ＶＲ１ｂは、制御信号に基づいてスイッチＳＷ２を制御することで、出力端子ＯＵＴとバイポーラトランジスタＱ３との間の抵抗値を可変することができる。それにより、図１６に示すバンドギャップリファレンス回路１ｃは、基準電圧Ｖｂｇｒの温度依存性を微調整することが可能になる。
＜実施の形態５＞
図１７は、実施の形態５に係るバンドギャップリファレンス回路１ｄを示す回路図である。なお、バンドギャップリファレンス回路１ｄには、電流生成回路１０が適用されている。
図１７に示すように、バンドギャップリファレンス回路１ｄは、バンドギャップリファレンス回路１と比較して、電流分配回路（第２電流分配回路）１５と、Ｎチャネル型のＭＯＳトランジスタ（第３ＮＭＯＳトランジスタ）Ｍ４と、抵抗素子（第４抵抗素子）Ｒ４と、をさらに備える。
ＭＯＳトランジスタＭ４では、ソースが抵抗素子Ｒ４の一端に接続され、ドレインが電流分配回路１５に接続され、ゲートにオペアンプＡ１からの制御電圧Ｖ１が供給されている。抵抗素子Ｒ４の他端は、接地電圧端子ＧＮＤに接続されている。
電流分配回路１５は、例えば、カレントミラー回路であって、電流Ｉ４及び当該電流Ｉ４に比例する電流Ｉ５を出力する。電流Ｉ４は、ＭＯＳトランジスタＭ４のソース−ドレイン間、及び、抵抗素子Ｒ４を流れ、電流Ｉ５は、抵抗素子Ｒ２を流れる。つまり、抵抗素子Ｒ２には、電流分配回路１１からの電流Ｉ３に加え、電流分配回路１５からの電流Ｉ５が流れる。
そして、バンドギャップリファレンス回路１ｄは、電流分配回路１１，１５から抵抗素子Ｒ２までの電流経路上のノードの電圧を基準電圧Ｖｂｇｒとして出力端子ＯＵＴから外部に出力する。
ここで、接地電圧端子ＧＮＤからバイポーラトランジスタＱ１、ＭＯＳトランジスタＭ１、ＭＯＳトランジスタＭ４、及び、抵抗素子Ｒ４を介して、再び接地電圧端子ＧＮＤに至るまでの経路から、以下の式（１９）が成り立つ。
Figure 0006413005
なお、Ｖｇｓ４は、ＭＯＳトランジスタＭ４のゲート−ソース間電圧を示し、Ｖｒ４は、抵抗素子Ｒ４の両端に発生する電圧を示す。
式（１９）を見ると、ＭＯＳトランジスタＭ１，Ｍ４のサイズが同じである場合、Ｖｂｅ１＝Ｖｒ４が成り立つように思われるが、ＭＯＳトランジスタＭ１，Ｍ４のそれぞれのソース−ドレイン間に流れる電流Ｉ１，Ｉ４が異なるため、実際にはＶｂｅ１とＶｒ４とは異なる値を示す。
ここで、ΔＶｇｓ＝Ｖｇｓ１−Ｖｇｓ４とすると、以下の式（２０）が成り立つ。
Figure 0006413005
１次近似では、Ｖｒ４は負の温度依存性を有する。したがって、抵抗素子Ｒ４の抵抗値Ｒ４及び電圧値Ｖｒ４によって決まる電流Ｉ４（及びそれに比例する電流Ｉ５）は、負の温度依存性を有する。他方、電流Ｉ２（及びそれに比例する電流Ｉ３）は、既に述べたように、正の温度依存性を有する。
バンドギャップリファレンス回路１ｄは、電流分配回路１１から出力された正の温度依存性を有する電流Ｉ３と、電流分配回路１５から出力された負の温度依存性を有する電流Ｉ５と、をともに抵抗素子Ｒ２に流すことで、温度に依存しない一定の基準電圧Ｖｂｇｒを生成することができる。
ここで、一般的にバイポーラトランジスタのベース−エミッタ間電圧は２次の項を含むことが知られている。そのため、例えば、バンドギャップリファレンス回路１のように、正の温度依存性を有する差電圧ΔＶｂｅと、負の温度依存性を有するベース−エミッタ間電圧Ｖｂｅ３と、で温度依存性を打ち消す構成にしただけでは、ベース−エミッタ間電圧Ｖｂｅ３の２次の項が残ってしまう。その結果、基準電圧Ｖｂｇｒは、温度変化に対して不安定になってしまう可能性がある。この不安定さを解消するには、基準電圧Ｖｂｇｒに３次の特性を持つ信号を含ませると良いことがわかっている。
それに対し、バンドギャップリファレンス回路１ｄでは、電流Ｉ４，Ｉ５が、Ｖｂｅ１のみの関数ではなく、Ｖｂｅ１及びΔＶｇｓの関数である（式（２０）参照）。これら電流Ｉ４，Ｉ５は、シミュレーション等により、３次の項まで含むことが確認されている。したがって、基準電圧Ｖｂｇｒは、３次の特性を持つ信号が含まれることになるため、温度が変化しても安定する。
図１８は、２次特性の補償前後の基準電圧Ｖｂｇｒの特性を示す図である。図中の破線は２次特性補償前の基準電圧Ｖｂｇｒを示し、実線は２次特性補償後の基準電圧Ｖｂｇｒを示す。
図１８に示すように、２次特性補償前の基準電圧Ｖｂｇｒが温度変化に対して不安定であるのに対し、２次特性補償後の基準電圧Ｖｂｇｒは、補償前と比較して、温度が変化しても安定している。
＜実施の形態６＞
図１９は、実施の形態６に係る電流生成回路１０ｂを示す回路図である。電流生成回路１０ｂは、電流生成回路１０と比較して、エンハンスメント型のＭＯＳトランジスタＭ１，Ｍ２に代えて、ディプレション型のＭＯＳトランジスタＭ１ａ，Ｍ２ａを備える。電流生成回路１０ｂのその他の構成については、電流生成回路１０と同様であるため、その説明を省略する。
電流生成回路１０ｂは、ＭＯＳトランジスタＭ１ａ，Ｍ２ａのゲート電位を低くすることができる。それにより、オペアンプＡ１に対する出力電圧範囲の要求が緩和されるため、電流生成回路１０ｂを低電圧で駆動することが可能となる。
このように、電流生成回路１０ｂは、電流生成回路１０と同等の効果を奏することができるとともに、低電圧で動作することが可能である。
本実施の形態では、エンハンスメント型のＭＯＳトランジスタＭ１，Ｍ２に代えて、ディプレション型のＭＯＳトランジスタＭ１ａ，Ｍ２ａが設けられた場合を例に説明したが、これに限られず、ネイティブ型のＭＯＳトランジスタＭ１ａ，Ｍ２ａが設けられてもよい。
また、電流生成回路１０ｂでは、図７の例のように、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２をＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａに置き換えてもよい。
（電流生成回路１０ｂが適用されたバンドギャップリファレンス回路１ｅ）
図２０は、電流生成回路１０ｂが適用されたバンドギャップリファレンス回路１ｅを示す回路図である。
図２０に示すように、バンドギャップリファレンス回路１ｅは、電流生成回路１０ｂの構成に加えて、抵抗素子Ｒ２及びバイポーラトランジスタＱ３をさらに備える。つまり、バンドギャップリファレンス回路１ｅは、バンドギャップリファレンス回路１に設けられた電流生成回路１０を電流生成回路１０ｂに置き換えたものである。
バンドギャップリファレンス回路１ｅは、バンドギャップリファレンス回路１と同等の効果を奏することができる。さらに、バンドギャップリファレンス回路１ｅは、ディプレション型又はネイティブ型のＭＯＳトランジスタＭ１ａ，Ｍ２ａを用いることで、低電圧で動作することができる。
なお、バンドギャップリファレンス回路１ｅは、図１３の例のように、抵抗素子Ｒ２及びバイポーラトランジスタＱ３に並列に抵抗素子Ｒ３をさらに備えたり、図１４の例のように、抵抗素子Ｒ２を可変抵抗ＶＲ１に置き換えたり、図１７の例のように、電流分配回路１５、ＭＯＳトランジスタＭ４及び抵抗素子Ｒ４をさらに備えたりしてもよい。
また、バンドギャップリファレンス回路１ｅは、図１２の例のように、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２，Ｑ３をＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａ，Ｑ３に置き換えてもよい。
＜実施の形態７＞
図２１は、実施の形態７に係る電流生成回路１０ｃを示す回路図である。電流生成回路１０ｃは、電流生成回路１０と比較して、バイポーラトランジスタＱ１，Ｑ２のそれぞれのコレクタ−エミッタ間に抵抗素子（補助抵抗素子）Ｒ１１，Ｒ１２をさらに備える。電流生成回路１０ｃのその他の構成については、電流生成回路１０と同様であるため、その説明を省略する。
電流生成回路１０ｃは、バイポーラトランジスタＱ１，Ｑ２のそれぞれのコレクタ−エミッタ間に抵抗素子Ｒ１１，Ｒ１２をさらに備えることにより、基準電圧Ｖｂｇｒのレベルを例えば１．２Ｖから０．８Ｖに低く設定することが可能となる。また、抵抗素子Ｒ１１，Ｒ１２に負の温度依存性を有する電流が流れ、バイポーラトランジスタＱ１，Ｑ２には正の温度依存性を有する電流が流れるため、結果として、温度に依存しない一定の電流Ｉ２を生成することができる。
このように、電流生成回路１０ｃは、温度に依存しない一定の電流Ｉ２を精度良く生成することができる。
電流生成回路１０ｃでは、図７の例のように、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２をＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａに置き換えてもよい。
（電流生成回路１０ｃが適用されたバンドギャップリファレンス回路１ｆ）
図２２は、電流生成回路１０ｃが適用されたバンドギャップリファレンス回路１ｆを示す回路図である。
図２２に示すように、バンドギャップリファレンス回路１ｆは、電流生成回路１０ｃの構成に加えて、抵抗素子Ｒ２をさらに備える。つまり、バンドギャップリファレンス回路１ｆは、バンドギャップリファレンス回路１に設けられた電流生成回路１０を電流生成回路１０ｃに置き換え、かつ、バイポーラトランジスタＱ３を取り除いたものである。なお、バイポーラトランジスタＱ３が取り除かれたのは、電流生成回路１０ｃが温度に依存しない一定の電流Ｉ２を生成するため、バイポーラトランジスタＱ３を用いて基準電圧Ｖｂｇｒの温度依存性の調整をする必要がないからである。
バンドギャップリファレンス回路１ｆは、バンドギャップリファレンス回路１と同等の効果を奏することができる。
なお、バンドギャップリファレンス回路１ｆは、抵抗素子Ｒ２に並列に抵抗素子Ｒ３を備えたり、抵抗素子Ｒ２を可変抵抗ＶＲ１に置き換えたり、電流分配回路１５、ＭＯＳトランジスタＭ４及び抵抗素子Ｒ４をさらに備えたりしてもよい。
また、バンドギャップリファレンス回路１ｆは、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２をＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａに置き換えてもよい。
＜実施の形態８＞
図２３は、実施の形態８に係る電流生成回路１０ｄを示す回路図である。
図２３に示すように、電流生成回路１０ｄは、電流分配回路１１と、Ｎチャネル型のＭＯＳトランジスタＭ１，Ｍ２と、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２と、抵抗素子Ｒ１と、オペアンプＡ３と、を備える。
バイポーラトランジスタＱ１では、ベース及びコレクタが接地電圧端子ＧＮＤに共通接続されている。バイポーラトランジスタＱ２では、ベース及びコレクタが接地電圧端子ＧＮＤに共通接続されている。
ＭＯＳトランジスタＭ１では、ソースがバイポーラトランジスタＱ１のエミッタに接続され、ドレイン及びゲートがノードＮ１に接続されている。つまり、ＭＯＳトランジスタＭ１はダイオード接続されている。ＭＯＳトランジスタＭ２では、ソースが抵抗素子Ｒ１の一端に接続され、ドレインがノードＮ２に接続され、ゲートがＭＯＳトランジスタＭ１のドレイン及びゲートに接続されている。また、抵抗素子Ｒ１の他端は、バイポーラトランジスタＱ２のエミッタに接続されている。
オペアンプＡ３は、例えばオペアンプＡ１，Ａ２等と同様の機能を有し、ノードＮ１，Ｎ２の電位差に応じた制御電圧Ｖ３を出力する。電流分配回路１１は、オペアンプＡ３からの制御電圧Ｖ３に応じた電流Ｉ１及び当該電流Ｉ１に比例する電流Ｉ２をそれぞれノードＮ１，Ｎ２に出力する。
ＭＯＳトランジスタＭ１，Ｍ２のゲート電位（ノードＮ１の電位）は、Ｖｂｅ１＋Ｖｇｓ１となる。なお、ディプレション型やネイティブ型のＭＯＳトランジスタではダイオード接続できないため、ＭＯＳトランジスタＭ１，Ｍ２は、エンハンスメント型に限られる。
かかる構成により、電流生成回路１０ｄは、電流生成回路１０と同等の効果を奏することができる。さらに、電流生成回路１０ｄは、電流生成回路１０と比較して、オペアンプの数を一つ減らすことができるため、回路規模を縮小することができる。
電流生成回路１０ｄでは、図７の例のように、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２をＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａに置き換えてもよい。
（電流生成回路１０ｄが適用されたバンドギャップリファレンス回路１ｇ）
図２４は、電流生成回路１０ｄが適用されたバンドギャップリファレンス回路１ｇを示す回路図である。
図２４に示すように、バンドギャップリファレンス回路１ｇは、電流生成回路１０ｄの構成に加えて、抵抗素子Ｒ２及びバイポーラトランジスタＱ３をさらに備える。つまり、バンドギャップリファレンス回路１ｇは、バンドギャップリファレンス回路１に設けられた電流生成回路１０を電流生成回路１０ｄに置き換えたものである。
バンドギャップリファレンス回路１ｇは、バンドギャップリファレンス回路１と同等の効果を奏することができる。さらに、バンドギャップリファレンス回路１ｇは、オペアンプの数を一つ減らすことができるため、回路規模を縮小することができる。
なお、バンドギャップリファレンス回路１ｇは、図１３の例のように、抵抗素子Ｒ２及びバイポーラトランジスタＱ３に並列に抵抗素子Ｒ３をさらに備えたり、図１４の例のように、抵抗素子Ｒ２を可変抵抗ＶＲ１に置き換えたり、図１７の例のように、電流分配回路１５、ＭＯＳトランジスタＭ４及び抵抗素子Ｒ４をさらに備えたりしてもよい。
また、バンドギャップリファレンス回路１ｇは、図１２の例のように、ＰＮＰ型のバイポーラトランジスタＱ１，Ｑ２，Ｑ３をＮＰＮ型のバイポーラトランジスタＱ１ａ，Ｑ２ａ，Ｑ３ａに置き換えてもよい。
なお、電流生成回路１０ｂ，１０ｃ，１０ｄの特徴的な構成は組み合わせて用いられてもよい。ただし、電流生成回路１０ｄに用いられるＭＯＳトランジスタＭ１，Ｍ２は、エンハンスメント型に限られる。
＜実施の形態９＞
図２５は、実施の形態９に係る基準電圧＆基準電流生成回路２を示す図である。以下では、基準電圧＆基準電流生成回路２に、バンドギャップリファレンス回路１ｃが適用された場合を例に説明するが、当然ながら、上記した他のバンドギャップリファレンス回路が適用されてもよい。
図２５に示すように、基準電圧＆基準電流生成回路２は、バンドギャップリファレンス回路１ｃと、内部基準電流生成回路１６と、バイアス電圧発生回路１７と、スタートアップ回路１８と、基準電圧＆基準電流生成部（基準電圧電流生成部）１９と、起動検知回路２０と、を備える。内部基準電流生成回路１６及びバイアス電圧発生回路１７により基準バイアス源１２が構成される。
内部基準電流生成回路１６は、基準電流Ｉ０を生成してノードＮ３に向けて出力する。バイアス電圧発生回路１７は、ノードＮ３を介して供給される基準電流Ｉ０と、自己の抵抗成分と、に基づいて基準バイアス電圧Ｖｂを生成する。
（内部基準電流生成回路１６の詳細）
図２６は、内部基準電流生成回路１６の詳細を示す回路図である。
図２６を参照すると、内部基準電流生成回路１６は、スタートアップ回路２１と、Ｐチャネル型のＭＯＳトランジスタＭＰ３１〜ＭＰ３３と、Ｎチャネル型のＭＯＳトランジスタＭＮ３１，ＭＮ３２と、抵抗素子Ｒ３１と、を備える。
ＭＯＳトランジスタＭＰ３１では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ３１に接続され、ゲートがノードＮ３２に接続されている。ＭＯＳトランジスタＭＰ３２では、ソースが電源電圧端子ＶＤＤに接続され、ドレイン及びゲートがノードＮ３２に接続されている。ＭＯＳトランジスタＭＮ３１では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートがノードＮ３１に接続されている。ＭＯＳトランジスタＭＮ３２では、ソースが抵抗素子Ｒ３１の一端に接続され、ドレインがノードＮ３２に接続され、ゲートがノードＮ３１に接続されている。抵抗素子Ｒ３１の他端は、接地電圧端子ＧＮＤに接続されている。ＭＯＳトランジスタＭＰ３３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが内部基準電流生成回路１６の出力端子に接続され、ゲートがノードＮ３２に接続されている。また、スタートアップ回路２１の出力がノードＮ３１に接続されている。なお、スタートアップ回路２１は、電源電圧供給開始時にノードＮ３１に対してスタートアップ電流を供給することで、基準電流Ｉ０を安定化させる。
かかる構成により、内部基準電流生成回路１６は、安定した基準電流Ｉ０を生成することができる。なお、ＭＯＳトランジスタＭＰ３３を複数備えることで、異なる値の複数の基準電流Ｉ０を生成することも可能である。
図２５に戻る。バイアス電圧発生回路１７は、例えば、ノードＮ３と接地電圧端子ＧＮＤとの間に、ダイオード接続されたＮチャネル型のＭＯＳトランジスタＭ３を備える。ＭＯＳトランジスタＭ３に流れる基準電流Ｉ０と、ＭＯＳトランジスタＭ３の抵抗成分と、に基づいて、基準バイアス電圧Ｖｂが発生する。
スタートアップ回路１８は、電源電圧供給開始時にオペアンプＡ２の非反転入力端子（ノードＮ２）に対してスタートアップ電流を供給することで、バンドギャップリファレンス回路１ｃの動作を開始させる。例えば、スタートアップ回路１８は、電源電圧供給開始時にバンドギャップリファレンス回路１ｃが動作していないことを検知すると、オペアンプＡ２の非反転入力端子の電圧を制御することで、当該バンドギャップリファレンス回路１ｃを強制的に動作させる。
起動検知回路２０は、基準電圧Ｖｂｇｒが所定レベルに達すると、外部にその情報を伝える。それにより、外部に設けられた回路は、例えば、モードを停止モードから動作モードに移行する。
基準電圧＆基準電流生成部１９は、基準電圧Ｖｂｇｒに基づいて、外部回路に要求されている複数の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｐ（ｐは任意の自然数）及び複数の基準電流Ｉｒｅｆ１〜Ｉｒｅｆｑ（ｑは任意の自然数）を生成する。
（基準電圧＆基準電流生成部１９の詳細）
図２７は、基準電圧＆基準電流生成部１９の詳細を示す回路図である。
図２７を参照すると、基準電圧＆基準電流生成部１９は、Ｐチャネル型のＭＯＳトランジスタＭＰ４０と、Ｐチャネル型のＭＯＳトランジスタＭＰ４１〜ＭＰ４ｑと、オペアンプＡ４０と、抵抗素子Ｒ４０と、複数のスイッチＳＷと、を備える。
ＭＯＳトランジスタＭＰ４０では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ４１に接続され、ゲートにオペアンプＡ４０の出力電圧が供給される。抵抗素子Ｒ４０の一端は、ノードＮ４１に接続され、抵抗素子Ｒ４０の他端は、接地電圧端子ＧＮＤに接続されている。複数のスイッチＳＷは、抵抗素子Ｒ４０上の複数のノードと、ノードＮ４２と、の間にそれぞれ設けられ、外部からの制御信号に基づいて何れか一つがオンする。オペアンプＡ４０は、基準電圧ＶｂｇｒとノードＮ４２の電位との電位差に応じた電圧を出力する。
ｑ個のＭＯＳトランジスタＭＰ４１〜ＭＰ４ｑでは、それぞれ、ソースが電源電圧端子ＶＤＤに接続され、ゲートにオペアンプＡ４０の出力電圧が供給され、ドレインから基準電流Ｉｒｅｆ１〜Ｉｒｅｆｑが出力される。また、抵抗素子Ｒ４０上の複数のノードの電圧がそれぞれ基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｐとして出力される。
このように、基準電圧＆基準電流生成回路２は、バンドギャップリファレンス回路１ｃを用いることで、温度に依存しない精度の高い基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｐ及び基準電流Ｉｒｅｆ１〜Ｉｒｅｆｑを生成することができる。
（基準電圧＆基準電流生成回路２が搭載された半導体装置３、を備えた電子システム）
図２８は、基準電圧＆基準電流生成回路２が搭載された半導体装置３、を備えた電子システム４を示す図である。
図２８に示すように、電子システム４は、半導体装置３と、外付け部品５と、外部ＬＤＯ（Low Drop Out）レギュレータ６と、コンデンサＣ１と、を備える。半導体装置３は、基準電圧＆基準電流生成回路２と、センサ部７と、ＬＤＯレギュレータ８と、ディジタル部９と、を備える。
基準電圧＆基準電流生成回路２は、外部ＬＤＯレギュレータ６からの電源電圧よって駆動され、基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆを出力する。ＬＤＯレギュレータ８は、外部ＬＤＯレギュレータ６からの電源電圧によって駆動され、基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆに応じた内部電源電圧を生成する。内部電源電圧はコンデンサＣ１によってノイズ除去された後、センサ部７やディジタル部９などの内部回路に供給される。
センサ部７は、外部ＬＤＯレギュレータ６からの電源電圧、及び、ＬＤＯレギュレータ８からの内部電源電圧等によって駆動され、例えば、外部入力されたアナログ信号を基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆ等を用いてディジタル信号に変換して、ディジタル部９に送信する。センサ部７は、外付け部品５との信号の送受信も行う。ディジタル部９は、センサ部７から受け取ったディジタル信号に対して所定の処理を実行し、処理結果を例えば外部回路に出力する。
電子システム４は、基準電圧＆基準電流生成回路２が搭載されたシステムの一例を示したにすぎず、基準電圧＆基準電流生成回路２が搭載される他の回路構成に適宜変更可能である。
以上のように、上記実施の形態１，６〜８に係る電流生成回路は、ＰＴＡＴ電流生成ループ上に、オペアンプに代えてゲート接地回路（ＭＯＳトランジスタＭ１，Ｍ２）を備える。それにより、上記実施の形態１，６〜８に係る電流生成回路は、ＰＴＡＴ電流生成ループ上にオペアンプを設ける必要がなくなるため、正の温度依存性を有する電流を精度よく出力することができる。
また、上記実施の形態１，６〜８に係る電流生成回路は、ＰＮＰ型のバイポーラトランジスタを用いてオペアンプを含まないＰＴＡＴ電流生成ループを形成している。そのため、ＮＰＮ型のバイポーラトランジスタを使用できない環境下でも構成されることができる。
さらに、上記実施の形態１，６〜８に係る電流生成回路は、オペアンプＡ１，Ａ２を用いてＭＯＳトランジスタＭ１，Ｍ２のドレイン電圧を固定している。それにより、ＭＯＳトランジスタＭ１，Ｍ２のドレイン電圧を低くバイアスすることができるため、低電圧での動作が可能となる。
また、上記実施の形態２〜８に係るバンドギャップリファレンス回路は、上記した電流生成回路を用いることで、温度に依存しない一定の基準電圧Ｖｂｇｒを生成することができる。さらに、上記実施の形態９に係る基準電圧＆基準電流生成回路、及び、それを用いた半導体装置は、上記したバンドギャップリファレンス回路を用いることで、所望の動作を実現することが可能である。
（関連技術との差異）
特許文献１及び特許文献２に開示された構成は、何れも、オペアンプのオフセット電圧の影響を低減するための追加の回路が必要になる。そのため、回路規模が増大したり、コストが増大したりしてしまう。
さらに、特許文献１の構成では、オフセット量の測定、及び、基準電圧の補正制御が必要になるため、出荷時のテストコストが大きくなる。また、特許文献２の構成では、オペアンプの入力端子及び出力端子の接続先の切り替えを行っているが、この切り替えを後段のローパスフィルタのカットオフ周波数以上で繰り返す必要がある。そのため、基準電圧が供給される外部回路が切り替えタイミングに同期していない場合や連続時間回路の場合、ローパスフィルタで落としきれなかった残留誤差により特性劣化が起きる可能性がある。
それに対し、上記実施の形態に係る電流生成回路及びそれを備えたバンドギャップリファレンス回路は、そもそも正の温度依存性を有する電流が流れる電流経路上にオペアンプを有しないため、このような問題は生じない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１ バンドギャップリファレンス回路
１ａ〜１ｇ バンドギャップリファレンス回路
２ 基準電圧＆基準電流生成回路
３ 半導体装置
４ 電子システム
５ 外付け部品
６ 外部ＬＤＯレギュレータ
７ センサ部
８ ＬＤＯレギュレータ
９ ディジタル部
１０ 電流生成回路
１０ａ〜１０ｄ 電流生成回路
１１ 電流分配回路
１１ａ 電流分配回路
１２ 基準バイアス源
１３ 定電流源
１４ バイアス源
１５ 電流分配回路
１６ 内部基準電流生成回路
１７ バイアス電圧発生回路
１８ スタートアップ回路
１９ 基準電圧＆基準電流生成部
２０ 起動検知回路
２１ スタートアップ回路
Ａ１〜Ａ３ オペアンプ
Ａ４０ オペアンプ
Ｃ１ 容量素子
ＩＮＰ 非反転入力端子
ＩＮＮ 反転入力端子
Ｍ１〜Ｍ４ ＭＯＳトランジスタ
Ｍ１ａ，Ｍ２ａ ＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１５ ＭＯＳトランジスタ
ＭＮ３１，ＭＮ３２ ＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１３ ＭＯＳトランジスタ
ＭＰ２１〜ＭＰ２４ ＭＯＳトランジスタ
ＭＰ３１〜ＭＰ３３ ＭＯＳトランジスタ
ＭＰ４０ ＭＯＳトランジスタ
ＭＰ４１〜ＭＰ４ｎ ＭＯＳトランジスタ
Ｎ１〜Ｎ３ ノード
Ｎ３１，Ｎ３２ ノード
Ｎ４１，Ｎ４２ ノード
ＯＵＴ 出力端子
ＯＵＴＡ 出力端子
Ｑ１〜Ｑ３ バイポーラトランジスタ
Ｑ１ａ〜Ｑ３ａ バイポーラトランジスタ
Ｒ１〜Ｒ４ 抵抗素子
Ｒ１１，Ｒ１２ 抵抗素子
Ｒ３１ 抵抗素子
Ｒ４０ 抵抗素子
ＳＷ，ＳＷ１，ＳＷ２ スイッチ
ｒｏ１，ｒｏ２ 抵抗成分
ＶＲ１，ＶＲ１ａ，ＶＲ１ｂ 可変抵抗

Claims (5)

  1. 基準電圧及び基準電流の少なくとも何れかを生成する基準電圧電流生成回路と、
    前記基準電圧及び前記基準電流の少なくとも何れかに応じた内部電源電圧を生成する内部ＬＤＯレギュレータと、
    前記内部電源電圧によって駆動され、外部から入力されたアナログ信号をディジタル信号に変換するセンサ部と、
    前記内部電源電圧によって駆動され、前記センサ部から受け取った前記ディジタル信号に対して所定の処理を実行し、処理結果を出力するディジタル部と、
    を備え、
    前記基準電圧電流生成回路は、
    バンドギャップリファレンス回路と、
    前記バンドギャップリファレンス回路から出力された電圧に基づいて前記基準電圧及び前記基準電流の少なくとも何れかを生成する基準電圧電流生成部と、
    を備え、
    前記バンドギャップリファレンス回路は、
    第２抵抗素子と、
    ベース及びコレクタ間が接続された第１バイポーラトランジスタと、
    ベース及びコレクタ間が接続された第２バイポーラトランジスタと、
    前記第１及び前記第２バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第１制御電圧に応じた第１電流及び当該第１電流に比例する第２電流を流すとともに、前記第２抵抗素子に対し前記第１及び前記第２電流に比例する第３電流をさらに流す、第１電流分配回路と、
    前記第１バイポーラトランジスタと前記第１電流分配回路との間に設けられ、ゲートに第２制御電圧が供給される第１ＮＭＯＳトランジスタと、
    前記第２バイポーラトランジスタと前記第１電流分配回路との間に設けられ、ゲートに前記第２制御電圧が供給される第２ＮＭＯＳトランジスタと、
    前記第２ＮＭＯＳトランジスタと前記第２バイポーラトランジスタとの間に設けられた第１抵抗素子と、
    前記第１ＮＭＯＳトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第２制御電圧を生成する第１オペアンプと、
    前記第２ＮＭＯＳトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第１制御電圧を生成する第２オペアンプと、
    第３抵抗素子と、
    前記第３抵抗素子に対し第４電流を流すとともに、前記第３電流の流れる前記第２抵抗素子に対し前記第４電流に比例する第５電流をさらに流す、第２電流分配回路と、
    前記第３抵抗素子と前記第２電流分配回路との間に設けられ、ゲートに前記第２制御電圧が供給される第３ＮＭＯＳトランジスタと、を備え、
    前記第２抵抗素子の抵抗値及び前記第２抵抗素子に流れる電流の値に応じた前記電圧を出力する、半導体装置。
  2. 前記第１及び前記第２バイポーラトランジスタは、何れもＰＮＰ型バイポーラトランジスタである、請求項１に記載の半導体装置。
  3. 前記第１及び前記第２ＮＭＯＳトランジスタは、何れもディプレション型又はネイティブ型のＭＯＳトランジスタである、請求項１に記載の半導体装置。
  4. 前記バンドギャップリファレンス回路は、
    前記第１バイポーラトランジスタのコレクタ及びエミッタ間に設けられた第１補助抵抗素子と、
    前記第２バイポーラトランジスタのコレクタ及びエミッタ間に設けられた第２補助抵抗素子と、をさらに備えた、請求項１に記載の半導体装置。
  5. 半導体装置と、
    外部ＬＤＯレギュレータと、
    外部コンデンサと、
    を備え、
    前記半導体装置は、
    前記外部ＬＤＯレギュレータからの電源電圧によって駆動され、基準電圧及び基準電流の少なくとも何れかを生成する基準電圧電流生成回路と、
    前記外部ＬＤＯレギュレータからの電源電圧によって駆動され、前記基準電圧及び前記基準電流の少なくとも何れかに応じた内部電源電圧を生成する内部ＬＤＯレギュレータと、
    前記外部ＬＤＯレギュレータからの電源電圧、及び、前記外部コンデンサによってノイズが除去された前記内部電源電圧、によって駆動され、外部から入力されたアナログ信号をディジタル信号に変換するセンサ部と、
    前記内部電源電圧によって駆動され、前記センサ部から受け取った前記ディジタル信号に対して所定の処理を実行し、処理結果を出力するディジタル部と、
    を備え、
    前記基準電圧電流生成回路は、
    バンドギャップリファレンス回路と、
    前記バンドギャップリファレンス回路から出力された電圧に基づいて前記基準電圧及び前記基準電流の少なくとも何れかを生成する基準電圧電流生成部と、
    を備え、
    前記バンドギャップリファレンス回路は、
    第２抵抗素子と、
    ベース及びコレクタ間が接続された第１バイポーラトランジスタと、
    ベース及びコレクタ間が接続された第２バイポーラトランジスタと、
    前記第１及び前記第２バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第１制御電圧に応じた第１電流及び当該第１電流に比例する第２電流を流すとともに、前記第２抵抗素子に対し前記第１及び前記第２電流に比例する第３電流をさらに流す、第１電流分配回路と、
    前記第１バイポーラトランジスタと前記第１電流分配回路との間に設けられ、ゲートに第２制御電圧が供給される第１ＮＭＯＳトランジスタと、
    前記第２バイポーラトランジスタと前記第１電流分配回路との間に設けられ、ゲートに前記第２制御電圧が供給される第２ＮＭＯＳトランジスタと、
    前記第２ＮＭＯＳトランジスタと前記第２バイポーラトランジスタとの間に設けられた第１抵抗素子と、
    前記第１ＮＭＯＳトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第２制御電圧を生成する第１オペアンプと、
    前記第２ＮＭＯＳトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第１制御電圧を生成する第２オペアンプと、
    第３抵抗素子と、
    前記第３抵抗素子に対し第４電流を流すとともに、前記第３電流の流れる前記第２抵抗素子に対し前記第４電流に比例する第５電流をさらに流す、第２電流分配回路と、
    前記第３抵抗素子と前記第２電流分配回路との間に設けられ、ゲートに前記第２制御電圧が供給される第３ＮＭＯＳトランジスタと、を備え、
    前記第２抵抗素子の抵抗値及び前記第２抵抗素子に流れる電流の値に応じた前記電圧を出力する、電子システム。
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