CN110291486B - 基准电压产生电路和方法 - Google Patents

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Abstract

基准电压产生电路包括：第一电压产生电路，第一电阻与第一PN结元件串联连接，并产生第一直流电压；第二电压产生电路，第二电阻及第三电阻与彼此并联连接的多个第二PN结元件串联连接，并产生第二直流电压；以及运算放大器，产生第一直流电压与第二直流电压的差电压，通过基于差电压来控制流过第一电压产生电路和第二电压产生电路的各电流，来产生基于带隙的基准电压，基准电压产生电路包括与第一电压产生电路并联连接的第三电压产生电路，第三电压产生电路是第四电阻与晶体管串联连接而成的，第三电压产生电路产生与流过第三PNP型双极型晶体管的基极电流对应的第三直流电压，并将第三直流电压与第一直流电压一同施加给运算放大器。

Description

基准电压产生电路和方法
技术领域
本发明涉及例如带隙基准电压产生电路等基准电压产生电路和方法。
背景技术
在许多系统或者半导体电路中，作为用于产生相对于温度适度稳定的DC基准电压的手段，采用带隙(band gap)基准电压产生电路。以往，有很多减小该输出的温度依赖性来生成相对于温度的精度良好的基准电压的尝试。
以往的带隙基准电压产生电路通过将温度倾斜彼此相反且平衡的2个电压相加，来产生基准电压。其中，一个电压是PN结的正向电压，且是具有负的温度特性的基极-发射极间电压Vbe(即双极型晶体管的基极-发射极间电压，其温度系数是-2mV/℃)。另一个电压是基于PN结的正向电压差(ΔVbe)所具有的正的温度特性的电压。
例如，专利文献1的目的在于，提供兼具高温特性和低温特性且扩大了可得到良好电压精度的温度范围的基准电压产生电路。该基准电流产生电路是输出基于带隙的基准电压的基准电压产生电路。基准电压产生电路具有基准电压输出部，该基准电压输出部具有PN结元件和多个电阻元件并输出由所述多个电阻元件校正所述PN结元件的带隙后的电压。此外，所述基准电压产生电路具有变更所述基准电压输出部的输出电压的温度特性的开关、以及通过温度来操作所述开关的开关操作部。
发明内容
发明要解决的课题
将所述的2个电压相加而得到的电压也包含基极-发射极间电压Vbe的非线性项，因此输出电压具有以某个温度为中心向上凸起的曲线。但是，根据使用对象的用途，会存在温度特性不足够的情况。
本发明的目的在于，解决以上的问题，提供与以往技术相比能够通过更简单的电路来改善输出电压的温度依赖性的基准电压产生电路。
用于解决课题的手段
本发明的一个方式所涉及的基准电压产生电路包括：
第一电压产生电路，第一电阻与第一PN结元件串联连接，并产生第一直流电压；
第二电压产生电路，第二电阻及第三电阻与彼此并联连接的多个第二PN结元件串联连接，并产生第二直流电压；以及
运算放大器，产生所述第一直流电压与所述第二直流电压的差电压，
所述第一PN结元件和所述第二PN结元件分别由进行二极管连接的第一PNP型双极型晶体管和第二PNP型双极型晶体管构成，
所述基准电压产生电路通过基于所述差电压来控制流过所述第一电压产生电路和所述第二电压产生电路的各电流，来产生基于带隙的基准电压，所述基准电压产生电路的特征在于，
所述基准电压产生电路包括与所述第一电压产生电路并联连接的第三电压产生电路，所述第三电压产生电路是第四电阻与第三PNP型双极型晶体管串联连接而成，
所述第三电压产生电路产生与流过所述第三PNP型双极型晶体管的基极电流对应的第三直流电压，并将所述第三直流电压与所述第一直流电压一同施加给所述运算放大器。
发明效果
根据本发明所涉及的基准电压产生电路，由于还具有校正电路，该校正电路是由1个电阻和1个晶体管的电压产生电路构成的第三电压产生电路，与以往技术相比较，不会增大电路规模，因温度引起的输出电压的温度偏差减少，能够提供高精度的基准电压。
附图说明
图1是示出比较例1所涉及的带隙基准电压产生电路的结构例的电路图。
图2是示出比较例2所涉及的带隙基准电压产生电路的结构例的电路图。
图3是示出图2的带隙基准电压产生电路的输出电压的温度特性的曲线图。
图4是示出本发明的实施方式1所涉及的带隙基准电压产生电路的结构例的电路图。
图5是说明图4的校正电路31的动作的曲线图，该曲线图示出晶体管Q1的基极-发射极间电压Vbe1的温度特性。
图6是示出在图4的带隙基准电压产生电路中温度Temp<阈值温度Tvth时的工作电路的电路图。
图7是示出在图4的带隙基准电压产生电路中温度Temp≥阈值温度Tvth时的工作电路的电路图。
图8是示出图8的工作中的电流I3的温度特性的曲线图。
图9是示出图8的工作中的电流I1的温度特性的曲线图。
图10是示出用于得到实施方式1所涉及的输出电压的温度特性的第一设定过程的曲线图。
图11是示出用于得到实施方式1所涉及的输出电压的温度特性的第二设定过程的曲线图。
图12是示出用于得到实施方式1所涉及的输出电压的温度特性的第三设定过程的曲线图。
图13是示出本发明的实施方式2所涉及的带隙基准电压产生电路的结构例的电路图。
图14是示出图13的带隙基准电压产生电路的输出电压的温度特性的曲线图。
具体实施方式
以下，针对比较例以及本发明所涉及的实施方式，参照附图进行说明。另外，在以下的各实施方式中，针对同样的构成要素，标记相同的标号。
比较例1.
图1是示出比较例1所涉及的带隙基准电压产生电路的结构例的电路图。在图1中，带隙基准电压产生电路具有2个电流源11和12、晶体管Q1、并联晶体管电路30、电阻23、以及运算放大器10，其中，该并联晶体管电路30是多个即M个晶体管Q2-1～Q2-M并联连接而成。而且，带隙基准电压产生电路基于带隙基准电压来产生规定的基准电压。此处，晶体管Q1、Q2-1～Q2M分别是例如PNP型双极型晶体管，以下同样。此外，电阻23具有电阻值R3，以下同样。
在图1中，流出电流I1的电流源11与晶体管Q1串联连接，电源电压VDD经由电流源11以及晶体管Q1的发射极和集电极而接地，其中，该晶体管Q1的基极与集电极短路。此外，流出电流I2的电流源12、电阻23与并联晶体管电路30串联连接，电源电压VDD经由电流源12和并联晶体管电路30而接地，其中，该并联晶体管电路30由各自的基极与集电极短路的多个即M个晶体管Q2构成。此处，晶体管Q1和Q2-1～Q2-M分别被进行所谓的二极管连接(diode-connected)。晶体管Q1的基极-发射极电压Vbe1被施加给运算放大器10的反相输入端子。将多个即M个晶体管Q2-1～Q2-M的基极-发射极电压Vbe2加上电阻23的电压降而得到的电压(电流源12与电阻23的连接点电压)作为参考电压并施加给运算放大器10的同相输入端子。另外，将Vbe2称为并联晶体管电路30的基极-发射极间电压。进一步地，电源电压VDD作为运算放大器10的电源电压而被施加给运算放大器10。
在如以上所述构成的带隙基准电压产生电路中，从运算放大器10的输出端子输出的输出电压Vout被施加给电流源11、12的控制输入端子，来分别控制电流I1、I2。在该带隙基准电压产生电路的控制系统中，产生输出电压Vout，以使被输入至运算放大器10的2个电压的差电压实质上为0，并将输出电压Vout作为基准电压输出。
比较例2.
图2是示出比较例2所涉及的一般的带隙基准电压产生电路的结构例的电路图。在图2中，带隙基准电压产生电路具有3个电阻R1、R2、R3，晶体管Q1，并联晶体管电路30，以及运算放大器10；其中，该并联晶体管电路30是多个即M个晶体管Q2-1～Q2-M并联连接而成。此处，电阻21具有电阻值R1，电阻R22具有电阻值R2，以下同样。
在图2中，流出电流I1的电阻21与晶体管Q1串联连接而形成第一串联电路，运算放大器10的输出端子经由电阻21和晶体管Q1而被接地，其中，该晶体管Q1的基极与集电极短路。此外，流出电流I2的电阻22、电阻23以及并联晶体管电路30串联连接而形成第二串联电路，其中，该并联晶体管电路30由基极与集电极分别短路的多个即M个晶体管Q2构成。此处，运算放大器10的输出端子经由电阻22、23和并联晶体管电路30而被接地。晶体管Q1的基极-发射极电压Vbe1被施加给运算放大器10的反相输入端子。多个即M个晶体管Q2-1～Q2-M的基极-发射极电压Vbe2加上电阻23的电压降而得到的电压(电阻22与电阻23的连接点电压)作为参考电压而被施加给运算放大器10的同相输入端子。另外，电源电压VDD作为运算放大器10的电源电压而被施加给运算放大器10。
此处，晶体管Q1与电阻21的串联电路构成用于产生与电流I1对应的电压的电压产生电路，并联晶体管电路30与电阻22、23的串联电路构成用于产生与电流I2对应的电压的电压产生电路。
在如以上所述构成的带隙基准电压产生电路中，从运算放大器10的输出端子输出的输出电压Vout被施加给电阻21、22，各电阻21、22中流过电流I1、I2。在该带隙基准电压产生电路的控制系统中，产生输出电压Vout，以使被输入至运算放大器10的2个电压的差电压实质上为0，并将输出电压Vout作为基准电压而输出。
在图2的带隙基准电压产生电路中，利用PN结的正向电压所具有的负的温度特性以及晶体管Q1、Q2-1～Q2-M的PN结的正向电压之差所具有的正的温度特性，来生成输出电压Vout的温度特性。此处，带隙基准电压产生电路利用所述正和负的温度特性，将运算放大器10的输出电压Vout生成为几乎不依赖于温度的带隙基准电压。输出电压Vout通过下式来表示。
Vout
＝R1×I1+Vbe1
＝R2×I2+R3×I2+Vbe2 (1)
此处，基于运算放大器10的假想接地条件通过下式来表示。
R1×I1＝R2×I2 (2)
根据所述式(2)得到下式(3)。
I2＝(R1/R2)×I1 (3)
在图2中，基极-发射极间电压Vbe1和Vbe2的关系通过下式来表示。
Vbe1＝Vbe2+R3×I2 (4)
此处，基极-发射极间电压Vbe1和Vbe2的电压差ΔVbe通过下式来表示。
ΔVbe
＝R3×I2
＝(R1/R2)×R3×I1 (5)
因此，通过将式(5)代入式(1)来得到下式。
Vout
＝Vbe1+R1×(R2/R1×R3)ΔVbe
＝Vbe1+(R2/R3)×ΔVbe (6)
此处，通过下式来表示与绝对温度T成比例的电流Iptat。
Iptat＝R2/(R1×R3)×ΔVbe (7)
各晶体管的基极-发射极电压Vbe1、Vbe2通过下式来表示。
Vbe1＝kT/q×ln(I1/Is) (8)
Vbe2＝kT/q×ln(I2/Is) (9)
此处，k是玻尔兹曼系数，q是电荷量，Is是依赖于晶体管的工艺的系数。此时，输出电压Vout用式(3)通过下式来表示。
Vout
＝Vbe1+(R2/R3)×kT/q×ln (I1/I2)
＝Vbe1+(R2/R3)×kT/q×ln (R1/R2)
(10)
此处，就基极-发射极电压Vbe1的温度倾斜而言，是根据工艺来决定倾斜的，与此相对，若以作为其余项的电流Iptat来抵消温度倾斜，则绝对温度T变为恒定的。上述的说明中，特性仅包含1次的线性成分，实际上也包含非线性成分，并成为如以下的图3所示的特性。
图3是示出图2的带隙基准电压产生电路的输出电压Tout的温度特性101的曲线图。由图3可知，带隙基准电压产生电路的输出电压Tout在温度Tpk处具有峰值电压。
顺带一提，在具有非线性项的温度系数的情况下，一般的基极-发射极电压Vbe(T)通过下式来表示。
Vbe(T)
＝Vbg(1-(T(T))+Vbe0-σ(kT/q)×ln(T(T))+σ(kT/q)×ln(I(T)) (11)
此处，Vbg是带隙能量电压，T0是基准温度，Vbe0是基准温度下的双极型晶体管的基极-发射极电压，σ是由工艺决定的饱和电流温度指数。最终，若用二次泰勒(Taylor)展开将自然对数展开，则能够如下式展开。
Vout＝a+bT+cT2 (12)
此处，a、b、c分别是规定的常数。
呈现具有如图3所示的峰值电压的温度特性101。该非线性成分的各种各样的校正方法被公开在以往的技术文献中。虽然校正方法多种多样，但是包括很多追加其他电路等会导致偏差的主要原因等增加的构成要素。
在本发明所涉及的实施方式中，如以下所示，利用双极型晶体管的特性，通过使电流Iptat相对于温度而变化，使得具有多次上述说明的峰值电压，从而改善温度特性。
实施方式1.
图4是示出本发明的实施方式1所涉及的带隙基准电压产生电路的结构例的电路图。在图4中，实施方式1所涉及的带隙基准电压产生电路与图2的比较例2所涉及的带隙基准电压产生电路相比较，其特征在于，还具有校正电路31，该校正电路31具有电阻R4和晶体管Q3。此处，晶体管Q1、Q2-1～Q2-M、Q3例如是PNP型双极型晶体管。以下，针对上述不同点进行详述。
在图4中，校正电路31与电阻21及晶体管Q1的串联电路并联连接。即，电阻24与晶体管Q3串联连接而形成第三串联电路。此处，运算放大器10的输出端子经由电阻24以及晶体管Q3的发射极和集电极而被接地。此外，晶体管Q3的基极与晶体管Q1的发射极连接。
顺带一提，在先前说明的图2的一般的带隙基准电压产生电路中，一般将峰值电压设为设想的温度范围的中心，相对于产生峰值电压的温度Tpk的温度差越大，电压差也越大。本实施方式的特征在于，通过在图2的比较例2所涉及的带隙基准电压产生电路中追加校正电路31而得到的电路结构，使得具有并非1个而是多个峰值电压，从而抑制电压变动。
校正电路31的动作呈现依赖于晶体管Q1的基极-发射极电压Vbe1的温度特性102，就该温度特性102而言，基极-发射极电压Vbe1相对于温度具有以下的图5的负的斜率。校正电路31的晶体管Q3在基极-发射极电压Vbe1超过该晶体管Q3的阈值电压时导通，基极电流Ib流入晶体管Q1。因此，校正电路31构成如下的电压产生电路，该电压产生电路产生与该基极电流Ib对应的电压。假设产生阈值电压Vbeth的阈值温度为Tvth，则带隙基准电压产生电路按照以下的2个条件1、2来选择性地工作。
(条件1)温度Temp<Tvth
(条件2)温度Temp≥Tvth
(条件1)Temp<Tvth时
图6是示出在图4的带隙基准电压产生电路中温度Temp<阈值温度Tvth时的工作电路的电路图。由图6可知，由于晶体管Q3关断，所以校正电路31不工作，进行与图2的通常的带隙基准电压产生电路相同的动作。
(条件2)Temp≥Tvth时
图7是示出在图4的带隙基准电压产生电路中温度Temp≥阈值温度Tvth时的工作电路的电路图。由图7可知，由于晶体管Q3导通，所以校正电路31工作。此处，由于晶体管Q1的基极-发射极电压Vbe1相对于温度具有负的斜率，因此当变为达到晶体管Q3的阈值电压Vbeth的温度Tvth时，电流I3相对于温度Temp呈现出图8的特性103。
与图2的一般的带隙基准电压产生电路相比较，本实施方式所涉及的带隙基准电压产生电路的电流I1要加上晶体管Q3的基极电流Ib，并通过下式来表示。
I1＝I1+Ib＝I1+I3/hfe (13)
ΔVbe
＝((R1×R3)/R2)×(I1+Ib)
＝((R1×R3)/R2)×(I1+I3/hfe) (14)
此处，hfe是晶体管Q3的电流放大率，ΔVbe是基极-发射极电压的变动成分。在温度特性中，若考虑实际的非线性成分，则本实施方式所涉及的输出电压Vout能够如下式这样展开。
Vout＝a’+b’T+c’T2 (15)
此处，a’、b’、c’分别是规定的常数。与先前示出的图2的一般的带隙基准电压产生电路的输出电压Vout的表达式相比较，能够展开为乘数不同的表达式，因此能够使得具有如下的特性，即，以某个温度为界限，而具有其他峰值电压的特性。因此，图8的工作中的电流I1的温度特性变为图9的104。此处，包含实际的非线性项的温度特性能够依赖于温度Temp并按照以下的设定过程来设定。
图10、图11和图12是示出用于得到实施方式1所涉及的输出电压的温度特性的设定过程的曲线图。
首先，如图10所示，通过调整例如电阻21的电阻值R1来设定温度特性105，以使在阈值温度Tvth以下的温度Tvth1产生峰值电压P1。
接着，如图11所示，若在阈值温度Tvth以上，则通过调整例如电阻24的电阻值R4来设定温度特性106，以使在晶体管Q3的基极电流Ib增加的阈值温度Tvth2的设定中出现旁峰(side peak)电压P2。这是因为，若在阈值温度Tvth以上，则通过校正电路31，与电流Iptat对应的电压Vptat增加。
进一步地，如图12所示，将特性105、106组合，从而实现在各自的电流下具有峰值电压P1、P2的温度特性。由此，与图2的一般的带隙基准电压产生电路相比，温度偏差大幅度地被改善。
如以上说明的那样，根据本实施方式所涉及的基准电压产生电路，若将进行二极管连接的PNP型双极型晶体管Q1的发射极与基极连接，则根据基极-发射极电压Vbe的温度变化而工作。通过工作时基极电流Ib流入所连接的发射极，能够产生相对于温度具有2个倾斜的基极-发射极电压Vbe以及电压Vptat。由此，能够实现相对于2个温度Tvth1、Tvth2分别具有峰值电压且向上凸起的2个电压曲线，并将它们组合来实现温度特性106(图12)。因此，通过构成具有该温度特性106的带隙基准电压产生电路，从而不会增大电路规模，与以往技术相比较，因温度引起的输出电压的温度偏差减少，能够提供高精度的基准电压。
实施方式2.
图13是示出本发明的实施方式2所涉及的带隙基准电压产生电路的结构例的电路图。在图13中，实施方式2所涉及的带隙基准电压产生电路与图4的实施方式1所涉及的带隙基准电压产生电路相比较，有以下不同点。
(1)还包括校正电路32，该校正电路32是具有电阻值R5的电阻25与PNP型双极型晶体管Q4串联连接而成的第三串联电路。
(2)包括串联电路33来取代图4的电阻21，该串联电路33是具有电阻值R1的电阻21与具有电阻值R1a的电阻21a串联连接而成。
以下，针对上述不同点详述。
在图13中，运算放大器10的输出端子经由电阻21、21a以及晶体管Q1的发射极和集电极而接地。此外，运算放大器10的输出端子经由电阻25以及晶体管Q4的发射极和集电极而被接地。此处，晶体管Q4是例如PNP型双极型晶体管。电阻21和电阻21a的连接点连接到晶体管Q4的基极，电阻21a与晶体管Q1的发射极的连接点连接到晶体管Q3的基极。此处，校正电路32构成如下的电压产生电路，该电压产生电路产生与PNP型双极型晶体管Q4的基极电流对应的电压并施加给电阻21和21a的连接点。
图14是示出图13的带隙基准电压产生电路的输出电压的温度特性的曲线图。如图13所示，通过从晶体管Q4的基极在接地侧追加电阻21a，晶体管Q4的基极的电压相对于晶体管Q3的基极的电压仅提升(I×R1a)，晶体管Q4的工作开始温度变得比图4的实施方式1更高。作为结果，温度校正分3个阶段进行，能够得到将分别具有图14的3个峰值电压P1、P2、P3的温度特性105、106、107组合以使其在温度Tq3、Tq4处连结的温度特性。由此，与实施方式1相比较，能够避免在高温下电压跌落。
变形例
在以上的实施方式中，实现分别具有2个峰值电压P1、P2或者3个峰值电压P1、P2、P3的温度特性。本发明不限于此，与实施方式2同样，能够实现具有4个以上的峰值电压的温度特性。
在以上的实施方式中，通过追加校正电路31、32，使流入晶体管Q1的基极的基极电流Ib增加，从而实现具有多个峰值电压的温度特性。本发明不限于此，也可以通过追加用于抽减晶体管Q1的基极电流Ib的校正电路，从而实现具有多个峰值电压的温度特性。
在以上的实施方式中，由进行二极管连接的晶体管Q1、Q2分别构成PN结元件。本发明不限于此，也可以取代进行二极管连接的晶体管Q1、Q2而由PN结元件来构成。
产业上的可利用性
根据本发明所涉及的基准电压产生电路，不会增大电路规模，与以往技术相比较，因温度引起的输出电压的温度偏差减少，能够提供高精度的基准电压。
标号说明
10…运算放大器，
11、12…电流源，
21、21a、22、23、24、25…电阻，
30…并联晶体管电路，
31、32…校正电路，
33…串联电路，
Q1、Q2-1～Q2-M、Q3、Q4…晶体管。
现有技术文献
专利文献
专利文献1：日本特开2007-018377号公报

Claims (4)

1.一种基准电压产生电路，包括：
第一电压产生电路，第一电阻与第一PN结元件串联连接，并产生第一直流电压；
第二电压产生电路，第二电阻及第三电阻与彼此并联连接的多个第二PN结元件串联连接，并产生第二直流电压；以及
运算放大器，产生所述第一直流电压与所述第二直流电压的差电压，
所述第一PN结元件和所述第二PN结元件分别由进行二极管连接的第一PNP型双极型晶体管和第二PNP型双极型晶体管构成，
所述基准电压产生电路通过基于所述差电压来分别控制流过所述第一电压产生电路的电流和流过所述第二电压产生电路的电流，来产生基于带隙的基准电压，
所述基准电压产生电路的特征在于，
所述基准电压产生电路包括与所述第一电压产生电路并联连接的第三电压产生电路，所述第三电压产生电路是第四电阻与第三PNP型双极型晶体管串联连接而成，
所述第三电压产生电路产生与流过所述第三PNP型双极型晶体管的基极电流对应的第三直流电压，并将所述第三直流电压与所述第一直流电压一同施加给所述运算放大器。
2.如权利要求1所述的基准电压产生电路，其特征在于，
所述基准电压产生电路还具有与所述第一电压产生电路并联连接的第四电压产生电路，所述第四电压产生电路是第五电阻与第四PNP型双极型晶体管串联连接而成，
所述第四电压产生电路产生与流过所述第四PNP型双极型晶体管的基极电流对应的第四直流电压，并将所述第四直流电压与所述第一直流电压一同施加给所述运算放大器。
3.一种用于基准电压产生电路的基准电压产生方法，所述基准电压产生电路包括：
第一电压产生电路，第一电阻与第一PN结元件串联连接，并产生第一直流电压；
第二电压产生电路，第二电阻及第三电阻与彼此并联连接的多个第二PN结元件串联连接，并产生第二直流电压；以及
运算放大器，产生所述第一直流电压与所述第二直流电压的差电压，
所述第一PN结元件和所述第二PN结元件分别由进行二极管连接的第一PNP型双极型晶体管和第二PNP型双极型晶体管构成，
所述基准电压产生电路通过基于所述差电压来分别控制流过所述第一电压产生电路的电流和流过第二电压产生电路的电流，来产生基于带隙的基准电压，
所述基准电压产生方法的特征在于，
所述基准电压产生电路包括与所述第一电压产生电路并联连接的第三电压产生电路，所述第三电压产生电路是第四电阻与第三PNP型双极型晶体管串联连接而成，
所述基准电压产生方法包括：所述第三电压产生电路产生与流过所述第三PNP型双极型晶体管的基极电流对应的第三直流电压，并将所述第三直流电压与所述第一直流电压一同施加给所述运算放大器的步骤。
4.如权利要求3所述的基准电压产生方法，其特征在于，
所述基准电压产生电路还具有与所述第一电压产生电路并联连接的第四电压产生电路，所述第四电压产生电路是第五电阻与第四PNP型双极型晶体管串联连接而成，
所述基准电压产生方法包括：所述第四电压产生电路产生与流过所述第四PNP型双极型晶体管的基极电流对应的第四直流电压，并将所述第四直流电压与所述第一直流电压一同施加给所述运算放大器的步骤。
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