JP2009217809A - 基準電圧生成回路、集積回路装置および信号処理装置 - Google Patents
基準電圧生成回路、集積回路装置および信号処理装置 Download PDFInfo
- Publication number
- JP2009217809A JP2009217809A JP2008297731A JP2008297731A JP2009217809A JP 2009217809 A JP2009217809 A JP 2009217809A JP 2008297731 A JP2008297731 A JP 2008297731A JP 2008297731 A JP2008297731 A JP 2008297731A JP 2009217809 A JP2009217809 A JP 2009217809A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistor
- resistance
- reference voltage
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Abstract
【課題】 基準電圧生成回路と温度センサ回路を組み合わせたバンドギャップ回路において、基準電圧のばらつきと、温度センサ出力電圧のばらつきの双方の変動を抑えること。
【解決手段】 素子ばらつきによる基準電圧Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるために、基準電圧の生成に関与する第1の抵抗R3の抵抗値を微調整する場合、温度センサ出力VPTATを生成する第3の抵抗R4の抵抗値も同時に、同比率で微調整する。第1の抵抗R3および第3の抵抗R4は、共に可変抵抗回路で構成され、可変抵抗回路の抵抗値は、トリミング信号によって調整される。抵抗値を調整するためのトリミング信号は、例えば、トリミング回路(ICに搭載されるEEPROM等)300から出力する。
【選択図】 図7
【解決手段】 素子ばらつきによる基準電圧Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるために、基準電圧の生成に関与する第1の抵抗R3の抵抗値を微調整する場合、温度センサ出力VPTATを生成する第3の抵抗R4の抵抗値も同時に、同比率で微調整する。第1の抵抗R3および第3の抵抗R4は、共に可変抵抗回路で構成され、可変抵抗回路の抵抗値は、トリミング信号によって調整される。抵抗値を調整するためのトリミング信号は、例えば、トリミング回路(ICに搭載されるEEPROM等)300から出力する。
【選択図】 図7
Description
本発明は、基準電圧生成回路(特に、基準電圧と共に、温度に依存した電圧を並列に出力する基準電圧生成回路)、集積回路装置および信号処理装置に関する。
集積回路(IC)において、アナログ信号を扱う場合、基準となる電圧が必要となる。この電圧を発生させる回路が、基準電圧生成回路である。例えば、OPアンプ(Operational Amplifier)を用いてアナログ信号を増幅する場合、ある基準電圧値を基にして、増幅を行う事がある。よって、基準電圧値が変動すると、アナログ信号を正しく増幅する事ができなくなってしまう。この基準となる電圧には、外部から集積回路に供給される電源の電圧変動や、集積回路の温度変化に対して、常に一定の値を出力する事が求められる。
また、温度センサ回路は、温度を電圧、もしくは電流に変換して出力し、温度情報を提供する回路である。例えば、温度センサ回路より得られる温度情報を基に、アナログ信号を補正する事がある。一般的に、加速度や角速度などを検出するセンサから出力されるアナログ信号は、温度依存性をもっている。これらのアナログ信号は、温度依存性を取り除くために、温度センサ回路より得られる温度情報を基に補正を行う事がある。よって、同一温度であれば、常に同じ値を出力する温度情報が得られなければ、正しく補正ができない事になる。温度情報には、温度に対して出力される電圧(もしくは電流)が、高い精度での線形性が要求され、かつ、ある温度の時に出力される電圧(もしくは電流)値が、常に一定となる、高い安定性が要求される。
(基準電圧生成回路についての説明)
基準電圧生成回路において、一般的に用いられるのがバンドギャップ回路(Bandgap Reference回路:以下、BGR回路という)である。BGR回路の一例として、図1のような構成があげられる(例えば、特許文献1参照)。図1において、A1はOPアンプ、R1、R2、R3はそれぞれ抵抗を、Q1、Q2はpnp型バイポーラトランジスタ(以下、BJT)を表している。また、nは自然数で、BJTがn個並列に接続されている事を示す。なお、BJTの部分はダイオードでもよい。また、Vrefは基準電圧出力(定電圧出力)を示している。
基準電圧生成回路において、一般的に用いられるのがバンドギャップ回路(Bandgap Reference回路:以下、BGR回路という)である。BGR回路の一例として、図1のような構成があげられる(例えば、特許文献1参照)。図1において、A1はOPアンプ、R1、R2、R3はそれぞれ抵抗を、Q1、Q2はpnp型バイポーラトランジスタ(以下、BJT)を表している。また、nは自然数で、BJTがn個並列に接続されている事を示す。なお、BJTの部分はダイオードでもよい。また、Vrefは基準電圧出力(定電圧出力)を示している。
図1のQ1、Q2ように、ベース(B)−コレクタ(C)間が短絡されたBJTでは、エミッタ(E)から流す電流を一定に保ち続けている状態で温度が上昇すると、ベース(B)−エミッタ(E)間の電圧VEBが減少する。このように、温度上昇に対して、電圧が減少する特性を、「負の温度特性」と呼び、図1のQ1、Q2は、負の温度特性を持つ素子である。
一方、A1のOPアンプの入力端(PIN、NIN)は、仮想的に短絡されているので、これら入力端は各々、同電位となる。つまり、抵抗R1、R2の各々の両端にかかる電圧は同じなので、R1、R2の各々に流れる電流は常に一定の比を保ち、それらの電流がBJTに流れ込むので、Q1、Q2の各々のBJTに流れ込む電流も常に一定の比を保ち続ける。このように、2つのBJTの各々に、一定の比を保ったまま異なる電流を流し込むと、Q1、Q2の各々のBJTのベース(B)−エミッタ(E)間の電圧VEB1、VEB2の電位差VEB1−VEB2は、A1のOPアンプの入力端が、各々仮想的に短絡されている事を考慮すると、抵抗R3の両端にかかる電圧に対応する事がわかる。また、この電圧差は、温度が上昇すると、増加する特性がある。このように、温度上昇に対して、電圧が増大する特性を、「正の温度特性」と呼び、抵抗R3はあたかも正の温度特性を持つように振舞う事が分かる。また、R2、R3は同一の電流が流れ、R1、R2に流れる電流比は一定に保たれているので、R3に対応してR1、R2各々の両端に掛かる電圧も変動することがわかる、よって、R1、R2も正の温度特性を持つように振舞う事が分かる。
図1より、BGR回路の出力Vrefは、BJTのベース(B)−エミッタ(E)間の電圧VEBと、抵抗の両端にかかる電圧の和である。これまで述べてきたように、それぞれの電圧は、負の温度特性を持つ電圧と正の温度特性を持つ電圧であり、それらの和でBGR回路の出力Vrefは構成されている。図2にはその概要を示している。これら正、および負の温度特性を持つ電圧を適切な割合で足し合わせる事で、温度変化に依存しない電圧Vrefが生成される。
しかし、正と負の温度特性を持つ電圧を適切な割合で足し合わせたとしても、Vrefから完全に温度特性を消し去る事はできない。図3に示すように、一般的にVrefの温度依存性は、ある温度で頂点を持つ2次関数に近い曲線をしている。このBGR回路を設計する際は、Vrefの温度依存性曲線の頂点が室温付近になるように設計する。この設計をする上で問題となるのが、素子のばらつきである。集積回路上に抵抗などの素子を形成する際、各々の素子はばらつきが生じる。一般的に、抵抗は設計値から数十%程度のばらつきが生じる。しかし、IC上で近くに配置した素子同士のばらつきは小さく抑える事ができる。つまり、抵抗の場合、絶対値である抵抗値は大きく設計値と異なるが、相対値である抵抗比の値は設計値どおりに作成する事が可能という事である。この点から、集積回路上に回路を設計する際は、絶対値が出力に直接影響する設計を避け、相対値のみが出力に影響するような設計を行う。しかしながら、このBGR回路のVrefの温度依存性曲線の頂点温度は、抵抗の絶対値が直接影響を与えてしまう。抵抗の絶対値は、設計値から大きくずれるので、図3で示す「頂点温度ばらつき」を引き起こす。それと同時に、「出力電圧ばらつき」も生じる。よって、BGR回路では、素子のばらつきに応じて、回路を調整する必要がある。図1に示すBGR回路の場合、R3の抵抗値の絶対値が、出力Vrefの変動に直接影響をする。よって、R3の抵抗値をあらかじめ微調整できるようにして、実際の変動量を調べ、それに応じて調整する。この調整の結果、「頂点温度ばらつき」、および「出力電圧ばらつき」の影響がないVref特性が得られる。
(温度センサ回路についての説明)
温度センサ回路は、温度変化に対して、線形に変化する電圧、もしくは電流を発生させる回路である。一例として、図4のような構成をしている(例えば、特許文献2参照)。A1はOPアンプ、R2、R3はそれぞれ抵抗を、Q1、Q2はpnp型BJTを、M1、M2、M3はそれぞれp型MOS−FETを示している。また、VPTATは温度センサ出力を、VDDは外部から回路に供給される電源電圧を示している。
温度センサ回路は、温度変化に対して、線形に変化する電圧、もしくは電流を発生させる回路である。一例として、図4のような構成をしている(例えば、特許文献2参照)。A1はOPアンプ、R2、R3はそれぞれ抵抗を、Q1、Q2はpnp型BJTを、M1、M2、M3はそれぞれp型MOS−FETを示している。また、VPTATは温度センサ出力を、VDDは外部から回路に供給される電源電圧を示している。
BGR回路に非常に動作が似通っている。一般的な基準電圧生成回路のときと同様に、抵抗R3の両端にかかる電圧は、正の温度特性をもつように振舞う。つまり、抵抗R3に流れる電流は、正の温度特性を持ち、温度の上昇に伴って増大する。この電流は、M1、M2、M3のトランジスタで構成されるカレントミラー回路を介して、コピーされ、抵抗R4には正の温度特性をもつ電流が流れ込む。結果的に、VPTATには、正の温度特性をもつ電圧が現れる。このようにして、温度情報を電圧VPTATに変換するように、温度センサ回路は構成されている。図5には、VPTATの温度特性を示している。一方、この回路の出力VPTATは、BGR回路の出力Vrefと異なり、抵抗の相対値のみで特性が決定され、絶対値が直接影響を与えない。よって、温度センサ回路の場合、「傾きばらつき」と「出力電圧ばらつき」は、素子ばらつきに対する調整をしなくても変動は少ない。
特開2003−258105号公報
特開2004−310444号公報
図1、図4からも分かるように、基準電圧生成回路と温度センサ回路は、回路構成が似通っている。この点に着目し、本発明の発明者は、両方の回路を組み合わせて同一回路で構成する事を検討した。図6には、基準電圧生成回路と温度センサ回路を組み合わせて同一回路で構成した例を示している。A1はOPアンプ、R1、R2、R3、R4はそれぞれ抵抗を、Q1、Q2はpnp型BJTを、M3、M4はそれぞれp型MOS−FETを示している。また、Vrefは定電圧出力を、VPTATは温度センサ出力を、VDDは外部から回路に供給される電源電圧を示している。この回路は、基準電圧生成回路と温度センサ回路の機能を持ち、しかも各々を個別にIC上に構成するよりも、大幅に占有面積を減らす事ができる。
ここで問題となるのが、素子ばらつきに対する調整である。これまで述べてきたように、BGR回路の出力であるVrefの「頂点温度ばらつき」と「出力電圧ばらつき」に対しては、抵抗の絶対値が影響を及ぼし、素子のばらつきに対する調整が必要であるが、温度センサ回路の出力であるVPTATの「傾きばらつき」と「出力電圧ばらつき」に対しては、その必要はない。ここで、Vrefの変動を調整するため、前述のように、R3の抵抗値をあらかじめ微調整できるようにして、実際の変動量を調べ、それに応じて調整したとする。当然、R3の抵抗値を調整したので、相対値である抵抗比も変化する事になる。VPTATの変動は、抵抗の絶対値の影響は受けないが、相対値の影響は受けるので、R3の抵抗値を調整した結果、VPTATの変動に影響が生じる。
このように、図6に示す回路においては、Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」、もしくはVPTATの「傾きばらつき」と「出力電圧ばらつき」の、VrefもしくはVPTATノードのどちらか一方のみの変動しか抑える事ができないという問題点がある。
本発明は、このような考察に基づいてなされたものである。本発明の幾つかの実施形態によれば、例えば、基準電圧生成回路と温度センサ回路を組み合わせた回路構成において、素子ばらつきによるVrefの「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるために、回路中の適当な抵抗の抵抗値を微調整する場合、温度センサ回路側にある適切な抵抗の抵抗値も同時に、同比率で微調整する事で、Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」、及びVPTATの「傾きばらつき」と「出力電圧ばらつき」の両方の変動を抑える事ができる。
(1)本発明の基準電圧生成回路の一態様は、基準電圧を生成する基準電圧生成回路であって、第1の電圧を発生する第1のpn接合と、前記第1のpn接合とは電流密度が異なる第2のpn接合と、前記第1のpn接合の順方向電圧と前記第2のpn接合の順方向電圧との差に相当する電圧に基づいて正の温度係数をもつ第1の電流を生成する第1の抵抗と、前記第1の電流に基づいて、正の温度係数をもつ第1の電圧を生成する第2の抵抗と、とを含み、前記正の温度係数をもつ第1の電圧と負の温度係数をもつ電圧とを加算して、前記基準電圧を生成すると共に、さらに、前記正の温度係数をもつ第1の電流に基づいて、温度に依存する電圧を生成する第3の抵抗と、を含み、前記基準電圧と前記温度に依存する電圧の各々は、第1および第2の出力ノードの各々から並列に出力され、かつ、トリミング信号によって、前記第1の抵抗の抵抗値および前記第3の抵抗の抵抗値が同比率で調整される。
基準電圧生成回路と温度センサ回路を組み合わせた回路構成において、素子ばらつきによる基準電圧の「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるために、回路中の第1の抵抗の抵抗値を微調整する場合、温度センサ回路側にある第3の抵抗の抵抗値も同時に、同比率で微調整する。第1および第3の抵抗の抵抗値は、トリミング信号によって電気的に、高精度に微調整することができる。また、第1および第3の抵抗の抵抗値は、同比率で調整される。よって、基準電圧の「頂点温度ばらつき」と「出力電圧ばらつき」、および温度センサ出力の「傾きばらつき」と「出力電圧ばらつき」の両方の変動を抑えることができる。生成された高精度の基準電圧は、例えば、電子回路における各種の基準電圧や、信号線路の直流バイアス電圧として利用できる。また、温度センサ出力は、例えば、温度補償信号の生成のために使用することができる。また、基準電圧および温度センサ出力の双方を用いて、温度に対する依存が極めて少ない定電流(すなわち、温度に依存しない定電流)を生成することもできる。
(2)本発明の基準電圧生成回路の他の態様では、前記第1の抵抗および前記第3の抵抗は、共通の前記トリミング信号に基づいて各々の抵抗値が同比率で調整される可変抵抗回路によって構成される。
第1の抵抗および第3の抵抗を可変抵抗回路で構成すると共に、可変抵抗回路の制御を、共通のトリミング信号によって行うものである。2つの抵抗の抵抗値を、共通のトリミング信号によって同比率で調整可能とすることによって、抵抗値の調整に必要な回路を共通化でき、回路面積を削減できる。また、基準電圧生成回路と温度センサ回路の調整を同時に行えるため、個々の回路を個別に調整する場合に比べ、調整コストを低減できる。
(3)本発明の基準電圧生成回路の他の態様では、前記可変抵抗回路は、前記第1の抵抗の抵抗値を可変に調整するための、第1のノードと第2のノードとの間に直列に接続された第1〜第m(mは2以上の整数)の分圧抵抗により構成される第1のラダー抵抗回路と、前記第3の抵抗の抵抗値を可変に調整するための、第3のノードと第4のノードとの間に直列に接続された第1〜第mの分圧抵抗により構成される第2のラダー抵抗回路と、前記第1のラダー抵抗回路における第1〜第i(iは2以上の整数)の分割ノードの各々と前記第2のノードとの間の電気的接続/遮断を切り換えるための、第1のラダー抵抗用の第1〜第iのバイパススイッチと、前記第2のラダー抵抗回路における第1〜第i(iは2以上の整数)の分割ノードの各々と前記第4のノードとの電気的接続/遮断を切り換えるための、第2のラダー抵抗用の第1〜第iのバイパススイッチと、を有し、前記第1のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値と、前記第2のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値との比は一定であり、前記第1のラダー抵抗回路用の第k(1≦k≦i)の前記バイパススイッチのオン/オフならびに前記第2のラダー抵抗回路用の第k(1≦k≦i)の前記バイパススイッチのオン/オフは、前記共通のトリミング信号によって制御される。
可変抵抗回路の構成の一例を明確化したものである。第1および第2のラダー抵抗回路における分圧ノードの各々と所定の電位点との間をバイパスするためのバイパススイッチを設け、共通のトリミング信号によって、第1および第2のラダー抵抗における、対応するバイパススイッチのオン/オフを制御する。バイパススイッチがオンされると、そのバイパススイッチより下流の分圧抵抗は無効化される。一つのバイパススイッチのみをオンさせることとし、オンさせるバイパススイッチを選択することによって、抵抗値の微調整が可能である。第1および第2のラダー抵抗の、対応する分圧抵抗の抵抗値の比は一定であるため、第1のラダー抵抗回路を構成する分圧抵抗の抵抗値が増減すれば、第2のラダー抵抗回路を構成する、対応する分圧抵抗の抵抗値も同比率で自動的に増減する。よって、温度に対する依存が極めて少ない高精度の基準電圧(すなわち、温度に依存しない基準電圧)の生成と、高精度の温度センサ出力電圧とを両立できる。
(4)本発明の基準電圧生成回路の他の態様では、前記可変抵抗回路は、前記第1の抵抗の抵抗値を可変に調整するための、第1のノードと第2のノードとの間に直列に接続された第1〜第m(mは2以上の整数)の分圧抵抗により構成される第1のラダー抵抗回路と、前記第3の抵抗の抵抗値を可変に調整するための、第3のノードと第4のノードとの間に直列に接続された第1〜第mの分圧抵抗により構成される第2のラダー抵抗回路と、前記第1のラダー抵抗回路を構成する前記第1〜第mの分圧抵抗の各々に対応して設けられ、前記第1〜第mの分圧抵抗の各々の両端をバイパスするための、第1のラダー抵抗回路用の第1〜第mのバイパススイッチと、前記第2のラダー抵抗回路を構成する前記第1〜第mの分圧抵抗の各々に対応して設けられ、前記第2のラダー抵抗回路を構成する前記第1〜第mの分圧抵抗の各々の両端をバイパスするための、第2のラダー抵抗回路用の第1〜第mのバイパススイッチと、を有し、前記第1のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値と、前記第2のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値との比は一定であり、前記第1のラダー抵抗回路用の第p(1≦p≦m)の前記バイパススイッチのオン/オフならびに前記第2のラダー抵抗回路用の第p(1≦p≦m)の前記バイパススイッチのオン/オフは、前記共通のトリミング信号によって制御される。
可変抵抗回路の構成の他の例を明確化したものである。本態様では、バイパススイッチが各分圧抵抗に対応して設けられている。いずれかのバイパススイッチがオンされると、対応する分圧抵抗の両端がバイパスされ、その分圧抵抗は無効化される。本態様では、バイパススイッチのオン/オフの状態は2n通りであり、よって、より細かく、第1および第3の抵抗の抵抗値を微調整することができる。
(5)本発明の基準電圧生成回路の他の態様では、前記第2のラダー抵抗回路における前記第mの分圧抵抗の、前記第4のノード側のノードの電位を調整するための電位調整抵抗が、前記第mの分圧抵抗と前記第4のノードとの間に設けられる。
例えば、バイパススイッチをトランジスタ(例えば、MOSトランジスタ)で構成する場合を想定する。第1の抵抗と第2の抵抗の比精度を向上させるためには、第1のラダー抵抗回路用のバイパススイッチのオン抵抗および第2のラダー抵抗回路用のバイパススイッチのオン抵抗を同じにすることが望ましい。このためには、バイパススイッチを構成する2つのMOSトランジスタのソース電位を同じにする必要があり、このソース電位の調整のために、例えば、第2のラダー抵抗回路において、第mの分圧抵抗の、第4のノード側のノードの電位を調整するための抵抗を設けるものである。その電位調整用の抵抗の両端電圧を微調整することによって、第2のラダー抵抗回路側のバイパススイッチ(MOSトランジスタ)のソース電位を微調整することができる。共通のトリミング信号が各MOSトランジスタのゲートに印加され、各MOSトランジスタのソース電位が同じであるならば、各MOSトランジスタのオン抵抗は同じになる。つまり、第1,第2のラダー抵抗回路用の、対応するバイパススイッチのオン抵抗が揃い、第1の抵抗と第3の抵抗の比精度が向上する。
(6)本発明の基準電圧生成回路の他の態様では、前記可変抵抗回路は、前記第1の抵抗の抵抗値を可変に調整するための、第1のノードと第2のノードとの間において互いに並列接続され、かつ、一端が共通に接続された、前記第1の抵抗調整用の第1〜第q(qは2以上の整数)の抵抗と、前記第3の抵抗の抵抗値を可変に調整するための、第3のノードと第4のノードとの間において互いに並列接続され、かつ、一端が共通に接続された、前記第3の抵抗調整用の第1〜第qの抵抗と、前記第1の抵抗調整用の第1〜第qの抵抗の各々に対応して設けられ、前記第1の抵抗調整用の第1〜第qの抵抗の各々の他端と前記第2のノードとの間の電気的接続/遮断を切り換えるための、第1の抵抗調整用の第1〜第qのスイッチ回路と、前記第3の抵抗調整用の第1〜第qの抵抗の各々に対応して設けられ、前記第3の抵抗調整用の第1〜第qの抵抗の各々の他端と前記第4のノードとの間の電気的接続/遮断を切り換えるための、第3の抵抗調整用の第1〜第qのスイッチ回路と、を有し、前記第1の抵抗調整用の第r(1≦r≦q)の抵抗の抵抗値と、前記第3の抵抗調整用の第r(1≦r≦q)の抵抗の抵抗値との抵抗比は一定であり、前記第1の抵抗調整用の第x(1≦x≦q)のスイッチ回路のオン/オフならびに前記第3の抵抗調整用の第x(1≦x≦q)のスイッチ回路のオン/オフは、前記共通のトリミング信号によって制御される。
可変抵抗回路のさらに他の態様を明らかにしたものである。本態様では、並列に接続された第1〜第qの抵抗の有効/無効を、各抵抗に対応して設けられるスイッチ回路のオン/オフによって選択する。
(7)本発明の基準電圧生成回路の他の態様では、前記第3の抵抗調整用の第1〜第qのスイッチ回路の一端は、前記第1の抵抗調整用の第1〜第qの抵抗の前記他端に接続され、かつ、前記第3の抵抗調整用の第1〜第qのスイッチ回路の各々の他端は共通に接続されており、前記第3の抵抗調整用の第1〜第qのスイッチ回路の各々の共通接続点の電位を調整するための電位調整抵抗が、前記第1〜第qのスイッチ回路の各々の共通接続点と前記第4のノードとの間に設けられる。
上述の(5)の態様と同様に、対応するスイッチ回路のオン抵抗を同じに設定できるように、電位調整用の抵抗を設けるものである。
(8)本発明の集積回路装置は、上記基準電圧生成回路と、前記トリミング信号を出力するトリミング回路と、を含む。
集積回路装置(IC)内に、トリミング回路を設けることによって、温度センサ出力付きの基準電圧回路の電気的なトリミングを容易に行うことができる。トリミング回路は、例えば、調整テーブル内蔵のROMによって構成される。この場合、ルックアップテーブル方式を用いて、効率的な抵抗トリミングが可能である。
このように、本発明の幾つかの態様によれば、温度センサ出力付きの基準電圧回路において、例えば、基準電圧の「頂点温度ばらつき」と「出力電圧ばらつき」、及び温度センサ出力の「傾きばらつき」と「出力電圧ばらつき」の両方の変動を抑えることができる。
(9)本発明の信号処理装置の一態様は、上記いずれかの基準電圧生成回路を有し、入力されるアナログ信号に対してアナログ信号処理を施すアナログフロントエンドと、前記アナログフロントエンドの出力信号に基づいて所与の信号処理を実行する信号処理部と、を含む。
本態様では、アナログ信号処理のためのアナログフロントエンド(AFE)に、上記いずれかの基準電圧生成回路が設けられる。基準電圧生成回路は、アナログフロントエンド(AFE)に含まれる少なくとも一つの回路のための基準電圧源、あるいは電源電圧源として利用することができる。また、基準電圧生成回路は、温度に依存する電圧を出力することができるため、基準電圧生成回路は、アナログフロントエンド(AFE)の周囲温度を測定する温度センサとしての役割も果たすことができる。温度に依存する信号に基づいて、回路の温度特性を補正するための温度特性補正処理を行うことも可能である。
また、アナログフロントエンド(AFE)の後段には、信号処理部(例えば、デジタルシグナルプロセッサ:DSP)が設けられる。アナログフロントエンド(AFE)ならびに信号処理部は、信号処理装置(例えば、アナログ信号処理装置)を構成する。アナログフロントエンド(AFE)の回路特性が、温度に対して安定していることから、信号処理装置は、温度に影響されずに高精度の信号処理を実行することができる。
(10)本発明の信号処理装置の他の態様では、前記アナログフロントエンドは、アナログ信号をデジタル信号に変換するA/D変換器を有し、前記基準電圧生成回路から出力される前記基準電圧は、前記A/D変換器に供給され、前記基準電圧生成回路から出力される前記温度に依存する電圧は、前記A/D変換器によってデジタル信号に変換され、変換後のデジタル信号が前記信号処理部に入力される。
本態様では、例えば、アナログフロントエンド(AFE)の出力段に、A/D変換器が設けられ、基準電圧生成回路が生成する基準電圧は、A/D変換器に供給される。基準電圧生成回路は、例えばA/D変換器の基準電圧源あるいは電源電圧源として使用することができる。A/D変換器の特性が温度に対して安定していることから、温度に影響されることなく、常に高精度のA/D変換が実現される。
(11)本発明の信号処理装置の他の態様では、前記アナログフロントエンドは、前記A/D変換器の前段に、フィルタ回路およびゲイン調整回路の少なくとも一方を有し、かつ前記アナログフロントエンドには、センサから出力されるセンサ信号が入力され、また、前記信号処理部は、前記A/D変換器から出力される、前記デジタル信号としての前記温度に依存する電圧に基づいて温度信号処理を実行する温度信号処理部を有する。
本態様では、アナログフロントエンド(AFE)には、A/D変換器の前段に、フィルタ回路およびゲイン調整回路の少なくとも一方が設けられる。フィルタ回路は、例えば、ローパスフィルタ(LPF)、ハイパスフィルタ(HPF)、バンドパスフィルタ(BPF)の少なくとも一つを含むことができる。ゲイン調整回路は、例えば、ゲインコントロールアンプにより構成することができ、ゲインコントロールアンプのゲイン調整信号は、例えば、信号処理装置によって生成することができる。
また、本態様では、アナログフロントエンド(AFE)には、センサからのセンサ信号(物理量信号:例えば、ジャイロセンサからの角速度信号)が入力される。また、本態様では、信号処理装置(例えばDSP)には、デジタル信号としての温度に依存する電圧に基づいて温度信号処理を実行する温度信号処理部が設けられる。例えば、温度信号処理部によって温度補正信号(温度補償信号)を生成し、その温度補正信号(温度補償信号)をセンサに戻して、センサの温度特性を制御することができる。また、温度信号処理部から得られる信号に基づいて、周囲温度をユーザに報知すること(例えば、表示パネル上に温度を表示する等)が可能である。本態様では、周囲温度に影響されることなく、常に安定した処理かつ高精度の処理を実行可能なセンサ信号処理装置(センサ信号処理システム)が実現される。
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
(第1の実施形態)
まず、基本的な回路構成の例について説明する。
まず、基本的な回路構成の例について説明する。
(基本的な回路構成の例)
図7(A),図7(B)は、本発明の基準電圧生成回路(温度センサ出力付きの基準電圧生成回路)の構成の一例を示す回路図である。基本的な回路構成は、図6の回路構成と同様である。すなわち、pnp型BJTQ2は、例えば、pnp型BJTQ1と同じサイズのBJTをn個並列に接続して構成される。pnp型BJTQ1を1個のBJTとした場合、pnp型BJTQ2のpn接合面積は、pnp型BJTQ1のn倍となる。pnp型BJTQ1を流れる電流をI1とし、pnp型BJTQ2を流れる電流をI2とし、例えば、I1=I2であるならば、pnp型BJTQ2とQ1の電流密度は、1:nとなる。また、以下の説明では、「抵抗R3」を第1の抵抗、「抵抗R2」を第2の抵抗、「抵抗R4」を第3の抵抗と呼ぶ。
図7(A),図7(B)は、本発明の基準電圧生成回路(温度センサ出力付きの基準電圧生成回路)の構成の一例を示す回路図である。基本的な回路構成は、図6の回路構成と同様である。すなわち、pnp型BJTQ2は、例えば、pnp型BJTQ1と同じサイズのBJTをn個並列に接続して構成される。pnp型BJTQ1を1個のBJTとした場合、pnp型BJTQ2のpn接合面積は、pnp型BJTQ1のn倍となる。pnp型BJTQ1を流れる電流をI1とし、pnp型BJTQ2を流れる電流をI2とし、例えば、I1=I2であるならば、pnp型BJTQ2とQ1の電流密度は、1:nとなる。また、以下の説明では、「抵抗R3」を第1の抵抗、「抵抗R2」を第2の抵抗、「抵抗R4」を第3の抵抗と呼ぶ。
第1の抵抗R3は、異なる電流密度でバイアスされたpnp型BJTQ1とQ2の順方向電圧の差に相当する電圧に基づいて正の温度係数をもつ電流I2を生成する抵抗である。第2の抵抗R2は、正の温度係数をもつ電流I2に基づいて正の温度係数をもつ電圧を生成する。抵抗R2の両端電圧(正の温度係数をもつ)を、負の温度係数をもつpn接合ダイオードQ1の順方向電圧に加算することによって、基準電圧(Vref)が生成される。この基準電圧(Vref)は、温度による変動が極めて少なく、温度に依存しない基準電圧ということができる。
また、正の温度係数をもつ電流I2は、MOSトランジスタM3,M4で構成されるカレントミラーによってコピーされ、正の温度係数をもつ電流IPTATが得られる。正の温度係数をもつ電流IPTATは、第3の抵抗R4によって電圧に変換され、これによって、温度に比例して増減する電圧(温度センサ出力)VPTATが得られる。
但し、図7(A),図7(B)の場合、基準電圧(Vref)の生成において重要な役割を果たす第1の抵抗R3、ならびに、温度センサ出力を生成するための第3の抵抗R4が可変抵抗回路で形成されている。図7(A)では、第1の抵抗R3と第3の抵抗R4は、個別の可変抵抗回路100,200で構成される。図7(B)では、第1の抵抗R3と第3の抵抗R4は、一体型の可変抵抗回路500で構成される。
可変抵抗回路(100,200あるいは500)において、第1の抵抗R3および第3の抵抗R4の抵抗値の調整は、トリミング回路300からのトリミング信号Sに基づいて、連動して実行される。つまり、第1の抵抗R3と第3の抵抗R4の抵抗値の比が常に一定になるように、同時に抵抗値が調整される。
また、温度センサ出力(VPTAT)付きの基準電圧生成回路は、IC400に搭載されており、IC400には、上述のトリミング回路300も搭載されている。IC400内に、トリミング回路300を設けることによって、温度センサ出力付きの基準電圧回路の電気的なトリミングを容易に行うことができる。トリミング回路300は、例えば、調整テーブル内蔵のROM(例えば、EEPROM)によって構成される。トリミング回路300には、例えば、外部から調整量信号Yが入力される。ルックアップテーブル方式を用いてトリミング信号Sを生成する場合、効率的な抵抗トリミングが可能となる。
図8は、温度センサ出力(VPTAT)付きの基準電圧生成回路の回路構成の他の例を示す回路図である。図7では、オペアンプA1を用いていたが、図8では、オペアンプの代わりに、MOSトランジスタM1〜M4からなるカレントミラーを用いる。図8の場合、pn接合ダイオードQ2の接合面積が、pn接合ダイオードQ1の接合面積のn倍となっている。MOSトランジスタM1〜M4からなるカレントミラーのカレントミラー比が1:1ならば、pn接合ダイオードQ1およびQ2に流れる電流の総量は同じとなる。
オペアンプA1を用いた場合と同様に、第1の抵抗R3は、pn接合ダイオードQ1とQ2の順方向電圧の差に相当する電圧に基づいて正の温度係数をもつ電流を生成する抵抗である。また、図7の場合、抵抗R1が第2の抵抗となる。つまり、抵抗R2は、正の温度係数をもつ電流を電圧に変換して正の温度係数をもつ電圧を生成する。この第2の抵抗R1の、正の温度係数をもつ両端電圧を、負の温度係数をもつpn接合ダイオードQ3の順方向電圧に加算することによって、基準電圧(Vref)が生成される。また、正の温度係数をもつ電流を、第3の抵抗R4によって電圧に変換することによって、温度に比例して増減する電圧(温度センサ出力)VPTATが得られる。
図8の回路では、図7(B)と同様に、第1の抵抗R3と第3の抵抗R4は、一体型の可変抵抗回路500にて構成される。図7(A)と同様に、第1の抵抗R3と第3の抵抗R4を個別の可変抵抗回路で構成することもできる。いずれの場合も、第1の抵抗R3と第3の抵抗R4の抵抗値は、トリミング信号Sによって、各抵抗の比が一定に保たれるように連動して調整される。
可変抵抗回路(200,300あるいは500)の具体的な構成とトリミング動作の説明をする前に、以下、基準電圧Vrefの精度の向上のためには、第1の抵抗R3の抵抗値のトリミングが重要となる理由について説明する。また、一方、温度センサ回路単独の場合、第3の抵抗R4については、基準電圧生成回路の場合のようなトリミングは不要である理由についても併せて説明する。温度センサ回路と基準電圧生成回路とを合体させると、基準電圧生成回路における抵抗トリミングの影響が、温度センサ回路に影響を及ぼすようになり、温度センサ出力がばらつくことになる。よって、本実施形態では、第1の抵抗R3と第3の抵抗R4を連動して、同比率で調整する。これによって、双方の回路の出力の精度を高精度に維持することができる。
(基準電圧生成において、第1の抵抗R3のトリミングが必要となる理由)
図7(A)の回路を参照する。バンドギャップ回路(BGR回路)の場合、R3の抵抗値の絶対値が、出力Vrefの変動に直接影響をする。ここで、Q1、Q2の各々のBJTのベース(B)−エミッタ(E)間の電圧VEB1、VEB2は、式1,式2のように表される。
図7(A)の回路を参照する。バンドギャップ回路(BGR回路)の場合、R3の抵抗値の絶対値が、出力Vrefの変動に直接影響をする。ここで、Q1、Q2の各々のBJTのベース(B)−エミッタ(E)間の電圧VEB1、VEB2は、式1,式2のように表される。
なお、kはボルツマン定数、Tは絶対温度、qは素電荷量、bは温度に依存しないBJTに関係する定数、Egはエネルギーギャップである。なお、BJTのベース(B)−エミッタ(E)間の電圧VEBと、コレクタ電流Icの関係は、式3で表される。
ここで、便宜上、mR1=R2とおく。また、抵抗値R1、R2と電流I1、I2の関係から、式4が導かれる。
また、OPアンプの入力端、NIN、PINが同電位であるとすると、式5が導かれる。
上記の式1、2、4、5よりI2を求めると、式6のようになる。
ここで、Vrefを求めると、式1、4、6より、式7が導かれる。
式7を見ると、mはR1、R2の抵抗値の比であり、比で表されていない項目は、LOG項の分母にあるR3だけである。よって、第1の抵抗R3が設計値からばらついた場合、R3の抵抗値をあらかじめ微調整できるようにして、実際の変動量を調べ、それに応じて調整する必要が生じる。この調整の結果、「頂点温度変動」、および「出力電圧変動」の影響がない基準電圧(Vref)が得られる。
(温度センサ回路単独の場合、第3の抵抗R4のトリミングは不要である理由)
図6中の、I1、I2は、上述の式4、6で求められている。ここで、トランジスタM4、M3のカレントミラー比(W/Lの比)が、αであるとすると、式8が成立する。
図6中の、I1、I2は、上述の式4、6で求められている。ここで、トランジスタM4、M3のカレントミラー比(W/Lの比)が、αであるとすると、式8が成立する。
よって、温度センサ出力(VPTAT)は、m=R2/R1である事に注意すると、式9のようになる。
式9は、抵抗の比で表され、孤立してみえる抵抗がない。よって、温度センサ回路単独の場合、温度センサ出力(VPTAT)は抵抗のトリミングの必要がない。
但し、上述のとおり、温度センサ回路と基準電圧生成回路とを合体させると、基準電圧生成回路における抵抗トリミングの影響が、温度センサ回路に影響を及ぼすようになり、温度センサ出力がばらつくことになる。よって、本実施形態では、第1の抵抗R3と第3の抵抗R4を連動して、同比率で調整する。これによって、温度センサ回路と基準電圧生成回路とを合体させた場合でも、双方の回路の出力の精度を高精度に維持することができる。以下、本実施形態の回路について、具体的に説明する。
(本実施形態の回路の具体的な説明)
図7(A),図7(B)を参照する。図7(A)および図7(B)において、A1はOPアンプ、R1、R2、R3、R4はそれぞれ抵抗を、Q1、Q2はpnp型BJTを、M3、M4はそれぞれp型MOS−FETを示している。また、Vrefは定電圧出力を、VPTATは温度センサ出力を、VDDは外部から回路に供給される電源電圧を示している。温度センサの出力電圧VPTATは、下記式10で表される。
図7(A),図7(B)を参照する。図7(A)および図7(B)において、A1はOPアンプ、R1、R2、R3、R4はそれぞれ抵抗を、Q1、Q2はpnp型BJTを、M3、M4はそれぞれp型MOS−FETを示している。また、Vrefは定電圧出力を、VPTATは温度センサ出力を、VDDは外部から回路に供給される電源電圧を示している。温度センサの出力電圧VPTATは、下記式10で表される。
式10では、絶対温度に比例した電圧が出力されている。なお、kはボルツマン定数、Tは絶対温度、qは素電荷量である。従来例でも述べたように、Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるためには、素子のばらつきに対する調整は必須であり、この回路では、R3の抵抗値を調整する。ここで問題となるのが、温度センサ出力である。IC上に形成される素子のばらつきの特徴として、絶対量(例:抵抗値など)のばらつき量は大きいが、相対量(例:抵抗比)のばらつき量は、絶対量のばらつき量に比べて小さい。式1で示しているように、素子ばらつきに対する調整のため、R3の値が変化すると、R4/R3の値が設計値と異なってしまい、VPTATの特性が所望の特性と乖離してしまい、VPTATの「傾きばらつき」と「出力電圧ばらつき」を引き起こしてしまう問題点がある。この問題点を解決する手段として、下記の式11にしたがって、抵抗R4の抵抗値も調整する。
なお、ΔR3、ΔR4はそれぞれ抵抗R3、R4の調整量を表し、R3、R4各々の調整後の抵抗値は、R3+ΔR3、R4+ΔR4になる。R3、R4を同時に調整する事で、温度センサ出力の特性に影響を与えずに、定電圧出力の特性を調整する事が可能となる。
なお、抵抗値を調整する回路は、式11に従って、R3、R4の抵抗を、レーザートリミングやトランジスタなどのアナログスイッチ、もしくはE2PROMなどの不揮発性メモリなどを用いて、個々に調整してもよいが、図7(B)ならびに図9に示すように、抵抗値を調整する回路を共通化する事も可能である。図9は、第1および第3の抵抗を連動して可変に調整するための可変抵抗回路の原理的構成(共通のトリミング信号で可変する例)を示す図である。図9において、xは、トリミング回路300によるトリミング量を示している。また、510a,510bは、可変抵抗回路500に含まれる、抵抗R3ならびに抵抗R4の各々の微調整を行うための回路である。
また、図8の回路(オペアンプの代わりにカレントミラーを用いる回路)においても、同様に、抵抗値のトリミングが可能である。図8において、R1、R3、R4はそれぞれ抵抗を、Q1、Q2、Q3はpnp型BJTを、M1、M2はn型MOS−FETを、M3、M4、M5、M6はp型MOS−FETを示している。また、Vrefは定電圧出力を、VPTATは温度センサ出力を、VDDは外部から回路に供給される電源電圧を示している。図7(A),図7(B)では、オペアンプA1の反転、及び非反転入力端の各々が仮想接地によって同電位に維持されていたが、図8の場合、カレントミラー回路(M1〜M4)がその役割を果たしている。仮にM1−M2、及びM3−M4が同じサイズのトランジスタを用いてカレントミラー回路を構成したとすると、Q1、Q2のBJTには同一の電流が流れる。もちろん、異なるサイズのトランジスタを用いてカレントミラー回路を構成してもよく、その場合は、Q1、Q2のBJTに流れる各々の電流の比が一定となる。ここでは、Q1、Q2のBJTには同一の電流が流れるとすると、図9のR3は従来例を示す図1のR3と同様の働きをするので、Q1、Q2のBJTに流れる電流I1、I2は、式12となる。
M5のトランジスタを用いて式12の電流がコピーされ、R4に電流を流し、電圧VPTATに変換される。つまり、実施例1の図7の回路と図8の回路を見比べると、図8のR3は図7のR3に、図8のR4は図7のR4にそれぞれ対応している事がわかる。よって、Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるためには、素子のばらつきに対する調整は必須であり、図8の回路では、R3の抵抗値を調整する。また、VPTATの「傾きばらつき」と「出力電圧ばらつき」を引き起こさないようする為には、下記の式13にしたがって、R4の抵抗値も調整すればよい事がわかる。
次に、可変抵抗回路500の具体的な構成例について説明する。可変抵抗回路500は、図10に示すように、第1の抵抗R3と第3の抵抗R4の抵抗値を可変に調整するための回路である。図10は、可変抵抗回路が設けられる位置を説明するための回路図である。図10において、可変抵抗回路で構成される第1の抵抗R3は、例えば、第1のノードA1と第2のノードA2との間に設けられる。可変抵抗回路で構成される第3の抵抗R4は、第3のノードB1と第4のノードB2との間に設けられる。
図11(A)および図11(B)は、可変抵抗回路の構成の一例を示す回路図である。図11(A)を参照する。第1のノードA1と第2のノードA2との間には、抵抗R3’と、微調整用の抵抗ΔR30〜ΔR3nとが直列に接続されている。抵抗R3’および微調整用の抵抗ΔR30〜ΔR3nは第1のラダー抵抗回路を構成する。いずれの抵抗も、第1のノードA1と第2のノードA2との間の電圧を分圧する働きをするため、分圧抵抗ということができる。但し、抵抗R3’はメインの抵抗であり、このメインの抵抗R3’に、微調整用の抵抗ΔR30〜ΔR3nの抵抗値が加算されることによって、上述した第1の抵抗R3の実質的な抵抗値が定まる。同様に、第3のノードB1と第4のノードB2との間には、抵抗R4’と、微調整用の抵抗ΔR40〜ΔR4nとが直列に接続されている。抵抗R4’および微調整用の抵抗ΔR40〜ΔR4nは第2のラダー抵抗回路を構成する。いずれの抵抗も、第3のノードB1と第4のノードB2との間の電圧を分圧する働きをするため、分圧抵抗ということができる。但し、抵抗R4’はメインの抵抗であり、このメインの抵抗R4’に、微調整用の抵抗ΔR40〜ΔR4nの抵抗値が加算されることによって、上述の第3の抵抗R4の実質的な抵抗値が定まる。微調整用の抵抗ΔR30〜ΔR3nの各々の抵抗値と、対応する微調整用の抵抗ΔR40〜ΔR4の抵抗値との比は、一定である。すなわち、ΔRi=(R4/R3)ΔR3i(0≦i≦n)が成立する。
また、S0〜Snは共通のトリミング信号(S)が入力される調整用の端子である。図7(A)および図7(B)の回路構成の場合、調整量に応じて、調整用端子S0〜Snのうちの1つの端子のみに、MOSトランジスタ(M0a,M0b〜Mna,Mnb)がONする電圧を、残り全ての端子にはOFFする電圧を加える事で、上記の式11に示すように、R3、R4の抵抗値が同比率で調整される。
NMOSトランジスタ(M0a〜Mna)は、第1のラダー抵抗回路の分圧ノード(W0a〜Wna)の各々と、第2のノードA2との間の電気的接続/遮断を制御するバイパススイッチとして機能する。いずれかのバイパススイッチがオンすると、そのバイパススイッチより下流の分圧抵抗は無効化される。オンさせるバイパススイッチを選択することによって、第1のラダー抵抗回路の実質的な抵抗値を可変に調整することができる。同様に、NMOSトランジスタ(M0b〜Mnb)は、第2のラダー抵抗回路の分圧ノード(W0b〜Wnb)の各々と、第4のノードB2との間の電気的接続/遮断を制御するバイパススイッチとして機能する。いずれかのバイパススイッチがオンすると、そのバイパススイッチより下流の分圧抵抗は無効化される。オンさせるバイパススイッチを選択することによって、第2のラダー抵抗回路の実質的な抵抗値を可変に調整することができる。そして、上述のとおり、微調整用の抵抗ΔR30〜ΔR3nの各々の抵抗値と、対応する微調整用の抵抗ΔR40〜ΔR4nの抵抗値との比は一定であり、よって、共通のトリミング信号(S)によって、一対の対応するバイパストランジスタを同時にオンさせれば、第1のラダー抵抗回路の抵抗値と、第2のラダー抵抗回路の抵抗値は、同比率で変化する。
図11(B)は、可変抵抗回路500の回路構成の変形例(改良版)を示している。図11(A)の基本形の回路でのR4’が、図11(B)ではR4a’とR4b’に分割されている(R4’=R4a’+R4b’)。R4a’とR4b’の分割する割合は、調整用端子に繋がっている全てのMOS−FETのソース電位が同一になる様に設計する。つまり、最も下流の分圧抵抗ΔR4nと第4のノードB2との間に電位調整抵抗R4b’が設けられ、この電位調整抵抗R4b’の両端電圧が調整されることによって、バイパススイッチを構成するMOSトランジスタのソース電位(図中のC1)が、対応するMOSトランジスタのソース電位(図中のC2)に等しくなるように調整される。これによって、第2のラダー抵抗回路に含まれるバイパススイッチのオン抵抗を、対応する第1のラダー抵抗回路に含まれるバイパススイッチのオン抵抗に等しくなるように調整することができる。よって、第1のラダー抵抗回路と第2のラダー抵抗回路の比精度が向上する。つまり、MOSトランジスタのON抵抗は、下記式14で示される。
よって、A1−A2側のMOS−FETのW/LとB1−B2側のMOS−FETのW/Lとの比と1/R3と1/R4との比が同じになるようにMOS−FETのサイズを設計することで、A1−A2間の抵抗値とB1−B2間の抵抗値の比の精度が高まる。
(第2の実施形態)
本実施形態では、可変抵抗回路500の他の構成について説明する。図12(A),図12(B)は、可変抵抗回路の他の構成例を示す回路図である。図12(A),図12(B)において、S0〜Snは調整用端子であるが、図11(A),図11(B)とは、バイパススイッチの構成(調整量を表す信号の入力方法)が異なる。図12(A),図12(B)では、バイパススイッチが、微調整用の抵抗ΔR30〜ΔR3nならびに微調整用の抵抗ΔR40〜ΔR4nの各々に対応して設けられ、一つのバイパススイッチがオンすると、対応する微調整用の抵抗の両端がショートされ、その微調整用の抵抗のみが無効化される。
本実施形態では、可変抵抗回路500の他の構成について説明する。図12(A),図12(B)は、可変抵抗回路の他の構成例を示す回路図である。図12(A),図12(B)において、S0〜Snは調整用端子であるが、図11(A),図11(B)とは、バイパススイッチの構成(調整量を表す信号の入力方法)が異なる。図12(A),図12(B)では、バイパススイッチが、微調整用の抵抗ΔR30〜ΔR3nならびに微調整用の抵抗ΔR40〜ΔR4nの各々に対応して設けられ、一つのバイパススイッチがオンすると、対応する微調整用の抵抗の両端がショートされ、その微調整用の抵抗のみが無効化される。
図11(A),図11(B)では、どれか1つの端子をHにして、残りの端子をLにする必要がある。調整パターンは、調整端子がN個あればN段階の調整しかできない。これに対して、図12(A),図12(B)の場合は、調整端子がN個あれば、2N段階の調整パターンが存在する。例として、S0,S2,S3=L、S1,S4,S5,…Sn=Hの場合、A1−A2間の抵抗はR3’+ΔR30+ΔR32+ΔR33に、B1−B2間の抵抗はR4’+ΔR40+ΔR42+ΔR43に調整される。図12(B)は変形例(改良版)を示している。改良点は図11(B)の場合と同様である。すなわち、最も下流の分圧抵抗ΔR4nと第4のノードB2との間に電位調整抵抗R4b’が設けられ、この電位調整抵抗R4b’の両端電圧が調整されることによって、最も下流のバイパススイッチを構成するMOSトランジスタのソース電位(図中のC3)が、対応するMOSトランジスタのソース電位(図中のC4)に等しくなるように調整される。これによって、第2のラダー抵抗回路に含まれるバイパススイッチの各々のオン抵抗を、対応する第1のラダー抵抗回路に含まれるバイパススイッチの各々のオン抵抗に等しくなるように調整することができる。よって、第1のラダー抵抗回路と第2のラダー抵抗回路の比精度が向上する。
(第3の実施形態)
本実施形態では、可変抵抗回路500のさらに他の構成について説明する。図13(A),図13(B)は、可変抵抗回路のさらに他の構成例を示す回路図である。図13(A),図13(B)において、S0〜Snは調整用端子であるが、図13(A),図13(B)では、調整用の抵抗(ΔR30〜ΔR3n,ΔR40〜ΔR4n)が並列に接続されている。また、スイッチ回路(M0a〜Mna,M0b〜Mnb)が、調整用の抵抗(ΔR30〜ΔR3n,ΔR40〜ΔR4n)毎に設けられている。スイッチ回路(M0a〜Mna,M0b〜Mnb)の一端は、各調整用の抵抗(ΔR30〜ΔR3n,ΔR40〜ΔR4n)に接続され、他端は共通に接続されている。図13(a)では、スイッチ回路(M0a〜Mna)の共通接続点は、第2のノードA2に接続されており、スイッチ回路(M0b〜Mnb)の共通接続点は、第4のノードB2に接続されている。スイッチ回路がオンした場合のみ、対応する調整用抵抗が有効化される。どのスイッチ回路をオンさせるかを選択することによって、A1−A2間の抵抗値ならびにB1−B2間の抵抗値を可変に調整することができる。
本実施形態では、可変抵抗回路500のさらに他の構成について説明する。図13(A),図13(B)は、可変抵抗回路のさらに他の構成例を示す回路図である。図13(A),図13(B)において、S0〜Snは調整用端子であるが、図13(A),図13(B)では、調整用の抵抗(ΔR30〜ΔR3n,ΔR40〜ΔR4n)が並列に接続されている。また、スイッチ回路(M0a〜Mna,M0b〜Mnb)が、調整用の抵抗(ΔR30〜ΔR3n,ΔR40〜ΔR4n)毎に設けられている。スイッチ回路(M0a〜Mna,M0b〜Mnb)の一端は、各調整用の抵抗(ΔR30〜ΔR3n,ΔR40〜ΔR4n)に接続され、他端は共通に接続されている。図13(a)では、スイッチ回路(M0a〜Mna)の共通接続点は、第2のノードA2に接続されており、スイッチ回路(M0b〜Mnb)の共通接続点は、第4のノードB2に接続されている。スイッチ回路がオンした場合のみ、対応する調整用抵抗が有効化される。どのスイッチ回路をオンさせるかを選択することによって、A1−A2間の抵抗値ならびにB1−B2間の抵抗値を可変に調整することができる。
一例として、S0,S2,S3=L、S1,S4,S5,…Sn=Hの場合、A1−A2間の抵抗は、次のようになる。つまり、R3’+(ΔR30||ΔR32||ΔR33||ΔR3)になる。
また、B1−B2間の抵抗はR4’+(ΔR40||ΔR42||ΔR43||ΔR4)に調整される。なお、「||」は並列接続である事を示し、C=A||Bは、C−1=A−1+B−1と同義である。図13(B)では、電位調整抵抗R4b’が、各スイッチ回路の共通接続点と第4のノードB2との間に接続されている。電位調整抵抗R4b’の両端の電圧を調整することによって、対応するバイパススイッチ同士のオン抵抗を同じに調整することができる。
なお、以上説明した回路構成を、組み合わせて使用することができる。つまり、第1、第2、第3のいずれかの実施形態の可変抵抗回路の構成のいずれか、もしくは全てを組み合わせて、トリミング回路を構成することも可能である。組み合わせ方は多々あるが、一例が図14に示される。図14は、可変抵抗回路の、さらに他の回路構成例を示す図である。また、以上の説明で用いた回路は、一例であり、種々、変形が可能である。例えば、図11(A),図11(B)の回路において、分圧ノードの各々にバイパススイッチを設けるのではなく、バイパススイッチを2個おき、あるいは3個おきに設ける、というような変形は自由に行うことができる。
(第4の実施形態)
生成された高精度の基準電圧は、例えば、電子回路における各種の基準電圧や、信号線路の直流バイアス電圧として利用できる。また、温度センサ出力は、例えば、温度補償信号の生成のために使用することができる。また、基準電圧および温度センサ出力の双方を用いて、温度に対する依存が極めて少ない定電流(すなわち温度に依存しない定電流)を生成することもできる。本実施形態では、基準電圧および温度センサ出力の双方を用いて、温度に対する依存が極めて少ない定電流を生成する場合の回路例について説明する。
生成された高精度の基準電圧は、例えば、電子回路における各種の基準電圧や、信号線路の直流バイアス電圧として利用できる。また、温度センサ出力は、例えば、温度補償信号の生成のために使用することができる。また、基準電圧および温度センサ出力の双方を用いて、温度に対する依存が極めて少ない定電流(すなわち温度に依存しない定電流)を生成することもできる。本実施形態では、基準電圧および温度センサ出力の双方を用いて、温度に対する依存が極めて少ない定電流を生成する場合の回路例について説明する。
図15に定電流源回路を示している。この回路はVPTATの温度特性と抵抗の温度特性を利用して定電流を発生させる回路である。なお、オペアンプの非反転入力には、A1倍された基準電圧VrefとA2倍されたVPTATが、足し合わされた電圧が入力されている。抵抗Rに流れる電流Iは、オペアンプの非反転入力と反転入力の電位が等しい事を考慮すると、式15が成立する。
ここで、抵抗Rが温度特性をもっており、以下の式16で表される。
ここで、R0はT=T0における抵抗値、CRは温度係数である。このCRは、どの材料でどのような条件で抵抗を作ったかによって決まる。ここで、Vrefは温度によらず一定の電圧で、VPTATは絶対温度Tに比例する電圧であり、式17が成立する。
なお、a1、a2は定数である。式12、13より、式11の分母、および分子はTに関する1次関数になっていて、a1、a2の値は、A1、A2を適切に選び設計すればよいので、温度に対する依存が極めて少ない電流が生成できることが分かる。トランジスタM1、M2は、抵抗Rに流れる電流をコピーする役割を果たし、温度に対する依存が極めて少ない定電流Irefを出力する事が可能となる。以上のように、定電圧源回路と温度センサ回路があれば、定電流源回路を構成することも可能である。
以上説明したように、本発明のいくつかの実施形態によれば、例えば、以下の効果を得ることができる。すなわち、基準電圧生成回路と温度センサ回路を組み合わせた回路構成において、素子ばらつきによるVrefの「頂点温度ばらつき」と「出力電圧ばらつき」を抑えるために、回路中の適当な抵抗の抵抗値を微調整する場合、温度センサ回路側にある適切な抵抗の抵抗値も同時に、同比率で微調整する事で、Vrefの「頂点温度ばらつき」と「出力電圧ばらつき」、及びVPTATの「傾きばらつき」と「出力電圧ばらつき」の両方の変動を抑える事ができる。
また、上記2つの抵抗の抵抗値を同時に、同比率で調整する事は、抵抗値の調整に必要な回路を共通化でき、回路面積を減少できる利点もある。さらには、基準電圧生成回路と温度センサ回路の調整が同時に行えるので、個々の回路を個別に調整する場合に比べ、調整コストを低減できる。
(第5の実施形態)
本実施形態では、本発明の基準電圧発生回路を利用した信号処理装置の例について説明する。図16は、本発明の基準電圧発生回路を利用した信号処理装置の一例の構成を示す図である。
本実施形態では、本発明の基準電圧発生回路を利用した信号処理装置の例について説明する。図16は、本発明の基準電圧発生回路を利用した信号処理装置の一例の構成を示す図である。
信号処理装置610は、センサ(物理量測定装置)620の出力信号SCが入力されるアナログフロントエンド(AFE)630と、信号処理部(例えばデジタルシグナルプロセッサ:DSP)640と、表示制御部650と、表示部660と、を有する。センサ(物理量測定装置)620は、例えば、物体の動きや姿勢を検出するモーションセンサであり、より具体的には、例えば、ジャイロセンサである。センサ620がジャイロセンサである場合、出力信号SCは角速度信号である。信号処理部640は、ゲイン制御信号生成部641と、信号解析部642と、温度信号処理部としての温度補正回路643と、を有する。アナログフロントエンド(AFE)630は、フィルタ回路631と、ゲイン調整回路としての可変利得増幅回路632と、A/D変換器633と、前掲の実施形態で説明した、いずれかの基準電圧生成回路634と、を有する。また、表示部660は、波形表示部(波形表示ウインドウ)661と、温度表示部(温度表示ウインドウ)662と、を有する。表示制御部650は、表示部660における画像表示を制御する。
アナログフロントエンド(AFE)630は、入力されるアナログ信号SCに対して、所与のアナログ信号処理(例えば、フィルタリング処理や可変利得増幅、あるいはA/D変換等)を施す。アナログフロントエンド(AFE)630には、本発明の基準電圧生成回路634が設けられる。基準電圧生成回路634は、温度による影響が極めて少ない基準電圧Vrefを出力することができるため、アナログフロントエンド(AFE)に含まれる少なくとも一つの回路のための基準電圧源、あるいは電源電圧源として利用することができる。
また、基準電圧生成回路634は、温度に依存する電圧VPTATを出力することができるため、基準電圧生成回路634は、アナログフロントエンド(AFE)630の周囲温度を測定する温度センサとしての役割も果たすことができる。温度に依存する信号VPTATに基づいて、回路の温度特性を補正するための温度特性補正処理を実行することも可能である。
図16において、基準電圧生成回路634が生成する基準電圧Vrefは、A/D変換器633に、例えば、階調電圧生成用のリファレンスとして供給される。これによって、A/D変換器633の特性が温度に対して安定し、よって、温度による影響がほとんどない、高精度のA/D変換が実現される。
センサ620から入力されたアナログ信号SCは、A/D変換器633によって、デジタル信号SC(D)に変換され、デジタル信号SC(D)は、信号処理部(DSP)640に供給される。また、基準電圧生成回路634から出力される温度に依存する電圧VPTATは、A/D変換器633によってデジタル信号VPTAT(D)に変換され、そのデジタル信号VPTAT(D)は、信号処理部(DSP)640に送られる。
信号処理部(例えば、DSP)640は、例えば、信号解析、ゲイン制御信号の生成、温度補正信号の生成等の信号処理(アナログ信号処理)を実行する。アナログフロントエンド(AFE)630の回路特性が、温度に対して安定していることから、信号処理装置610は、温度に影響されずに高精度の信号処理を実行することができる。
信号処理部(例えば、DSP)640に設けられるゲイン制御信号生成部641は、上述のデジタル信号SC(D)に基づいて、ゲイン制御信号GQCを生成する。このゲイン制御信号GQCによって、ゲイン調整回路としての可変利得増幅器632のゲインが調整される。例えば、可変利得増幅回路632の出力信号の振幅が常に一定になるように、可変利得増幅器632のゲインが調整される。
また、信号解析部642は、デジタル信号SC(D)に基づいて所定の解析処理を実行し、例えば、時間軸上における信号の振幅や周波数の変化に関する情報を取得する。信号解析結果は、信号解析部642から表示制御部650に送られる。
また、温度信号処理部としての温度補正回路643は、上述のデジタル信号VPTAT(D)に基づいて、温度補正信号TQC1を生成する。温度補正信号TQC1は、センサ(物理量測定装置)620に供給される。これによって、センサ(物理量測定装置)620の出力信号SCの温度特性がキャンセルされる。また、温度補正回路643は、温度時間軸上における温度の変化に関する情報TQC2を取得する。取得された温度情報TQC2は、温度補正回路643から、表示制御部650に送られる。
表示制御部650は、表示部660における画像表示を制御する。上述のとおり、表示部660は、波形表示部(波形表示ウインドウ)661と、温度表示部(温度表示ウインドウ)662とを有している。波形表示部(波形表示ウインドウ)661には、例えば、センサ620から出力されるアナログ信号SCの信号波形が表示される。また、温度表示部(温度表示ウインドウ)662には、例えば、温度(例えば25℃)がデジタル表示される。
本実施形態によれば、周囲温度に影響されることなく、常に安定した処理かつ高精度の処理を実行可能な信号処理装置、例えばセンサ信号処理装置(センサ信号処理システム)を実現することができる。
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
本発明は、温度に対する依存性が極めて少ない高精度の基準電圧(すなわち、温度に依存しない基準電圧)の生成と、高精度の温度センサ出力電圧とを両立できるという効果を有し、したがって、アナログ半導体集積回路全般、特に、温度補正を必要とする集積回路装置に利用でき、例えば、基準電圧生成回路(基準電圧と共に、温度に依存した電圧を並列に出力する基準電圧生成回路)および、その基準電圧生成回路とトリミング回路を有する集積回路装置に用いて好適である。
100,200 可変抵抗回路、300 トリミング回路、400 集積回路装置、
Q1,Q2 異なる電流密度でバイアスされたpnp型BJT(pn接合ダイオード)、R3 基準電圧を生成する際に調整が必要な抵抗(第1の抵抗)、
R2 正の温度係数をもつ電圧を発生させる抵抗(第2の抵抗)、
R4 温度センサ出力を生成するための抵抗(第3の抵抗)
Q1,Q2 異なる電流密度でバイアスされたpnp型BJT(pn接合ダイオード)、R3 基準電圧を生成する際に調整が必要な抵抗(第1の抵抗)、
R2 正の温度係数をもつ電圧を発生させる抵抗(第2の抵抗)、
R4 温度センサ出力を生成するための抵抗(第3の抵抗)
Claims (11)
- 基準電圧を生成する基準電圧生成回路であって、
第1の電圧を発生する第1のpn接合と、
前記第1のpn接合とは電流密度が異なる第2のpn接合と、
前記第1のpn接合の順方向電圧と前記第2のpn接合の順方向電圧との差に相当する電圧に基づいて正の温度係数をもつ第1の電流を生成する第1の抵抗と、
前記第1の電流に基づいて、正の温度係数をもつ第1の電圧を生成する第2の抵抗と、とを含み、前記正の温度係数をもつ第1の電圧と負の温度係数をもつ電圧とを加算して、前記基準電圧を生成すると共に、さらに、
前記正の温度係数をもつ第1の電流に基づいて、温度に依存する電圧を生成する第3の抵抗と、を含み、前記基準電圧と前記温度に依存する電圧の各々は、第1および第2の出力ノードの各々から並列に出力され、かつ、
トリミング信号によって、前記第1の抵抗の抵抗値および前記第3の抵抗の抵抗値が同比率で調整されることを特徴とする基準電圧生成回路。 - 請求項1記載の基準電圧生成回路であって、
前記第1の抵抗および前記第3の抵抗は、共通の前記トリミング信号に基づいて各々の抵抗値が同比率で調整される可変抵抗回路によって構成されることを特徴とする基準電圧生成回路。 - 請求項2記載の基準電圧生成回路であって、
前記可変抵抗回路は、
前記第1の抵抗の抵抗値を可変に調整するための、第1のノードと第2のノードとの間に直列に接続された第1〜第m(mは2以上の整数)の分圧抵抗により構成される第1のラダー抵抗回路と、
前記第3の抵抗の抵抗値を可変に調整するための、第3のノードと第4のノードとの間に直列に接続された第1〜第mの分圧抵抗により構成される第2のラダー抵抗回路と、
前記第1のラダー抵抗回路における第1〜第i(iは2以上の整数)の分割ノードと前記第2のノードとの間の電気的接続/遮断を切り換えるための、第1のラダー抵抗回路用の第1〜第iのバイパススイッチと、
前記第2のラダー抵抗回路における第1〜第i(iは2以上の整数)の分割ノードと前記第4のノードとの電気的接続/遮断を切り換えるための、第2のラダー抵抗回路用の第1〜第iのバイパススイッチと、
を有し、
前記第1のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値と、前記第2のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値との比は一定であり、
前記第1のラダー抵抗回路用の第k(1≦k≦i)の前記バイパススイッチのオン/オフならびに前記第2のラダー抵抗回路用の第k(1≦k≦i)の前記バイパススイッチのオン/オフは、前記共通のトリミング信号によって制御されることを特徴とする基準電圧生成回路。 - 請求項2記載の基準電圧生成回路であって、
前記可変抵抗回路は、
前記第1の抵抗の抵抗値を可変に調整するための、第1のノードと第2のノードとの間に直列に接続された第1〜第m(mは2以上の整数)の分圧抵抗により構成される第1のラダー抵抗回路と、
前記第3の抵抗の抵抗値を可変に調整するための、第3のノードと第4のノードとの間に直列に接続された第1〜第mの分圧抵抗により構成される第2のラダー抵抗回路と、
前記第1のラダー抵抗回路を構成する前記第1〜第mの分圧抵抗の各々に対応して設けられ、前記第1〜第mの分圧抵抗の各々の両端をバイパスするための、第1のラダー抵抗回路用の第1〜第mのバイパススイッチと、
前記第2のラダー抵抗回路を構成する前記第1〜第mの分圧抵抗の各々に対応して設けられ、前記第2のラダー抵抗回路を構成する前記第1〜第mの分圧抵抗の各々の両端をバイパスするための、第2のラダー抵抗回路用の第1〜第mのバイパススイッチと、
を有し、
前記第1のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値と、前記第2のラダー抵抗回路を構成する第n(1≦n≦m)の前記分圧抵抗の抵抗値との比は一定であり、
前記第1のラダー抵抗回路用の第p(1≦p≦m)の前記バイパススイッチのオン/オフならびに前記第2のラダー抵抗回路用の第p(1≦p≦m)の前記バイパススイッチのオン/オフは、前記共通のトリミング信号によって制御されることを特徴とする基準電圧生成回路。 - 請求項3または請求項4記載の基準電圧生成回路であって、
前記第2のラダー抵抗回路における前記第mの分圧抵抗の、前記第4のノード側のノードの電位を調整するための電位調整抵抗が、前記第mの分圧抵抗と前記第4のノードとの間に設けられることを特徴とする基準電圧生成回路。 - 請求項2記載の基準電圧生成回路であって、
前記可変抵抗回路は、
前記第1の抵抗の抵抗値を可変に調整するための、第1のノードと第2のノードとの間において互いに並列接続され、かつ、一端が共通に接続された、前記第1の抵抗調整用の第1〜第q(qは2以上の整数)の抵抗と、
前記第3の抵抗の抵抗値を可変に調整するための、第3のノードと第4のノードとの間において互いに並列接続され、かつ、一端が共通に接続された、前記第3の抵抗調整用の第1〜第qの抵抗と、
前記第1の抵抗調整用の第1〜第qの抵抗の各々に対応して設けられ、前記第1の抵抗調整用の第1〜第qの抵抗の各々の他端と前記第2のノードとの間の電気的接続/遮断を切り換えるための、第1の抵抗調整用の第1〜第qのスイッチ回路と、
前記第3の抵抗調整用の第1〜第qの抵抗の各々に対応して設けられ、前記第3の抵抗調整用の第1〜第qの抵抗の各々の他端と前記第4のノードとの間の電気的接続/遮断を切り換えるための、第3の抵抗調整用の第1〜第qのスイッチ回路と、
を有し、
前記第1の抵抗調整用の第r(1≦r≦q)の抵抗の抵抗値と、前記第3の抵抗調整用の第r(1≦r≦q)の抵抗の抵抗値との抵抗比は一定であり、
前記第1の抵抗調整用の第x(1≦x≦q)のスイッチ回路のオン/オフならびに前記第3の抵抗調整用の第x(1≦x≦q)のスイッチ回路のオン/オフは、前記共通のトリミング信号によって制御されることを特徴とする基準電圧生成回路。 - 請求項6記載の基準電圧生成回路であって、
前記第3の抵抗調整用の第1〜第qのスイッチ回路の一端は、前記第1の抵抗調整用の第1〜第qの抵抗の前記他端に接続され、かつ、前記第3の抵抗調整用の第1〜第qのスイッチ回路の各々の他端は共通に接続されており、
前記第3の抵抗調整用の第1〜第qのスイッチ回路の各々の共通接続点の電位を調整するための電位調整抵抗が、前記第1〜第qのスイッチ回路の各々の共通接続点と前記第4のノードとの間に設けられることを特徴とする基準電圧生成回路。 - 請求項1〜請求項7のいずれかに記載の基準電圧生成回路と、
前記トリミング信号を出力するトリミング回路と、
を含むことを特徴とする集積回路装置。 - 請求項1〜請求項7のいずれかに記載の基準電圧生成回路を有し、入力されるアナログ信号に対してアナログ信号処理を施すアナログフロントエンドと、
前記アナログフロントエンドの出力信号に基づいて所与の信号処理を実行する信号処理部と、
を含むことを特徴とする信号処理装置。 - 請求項9記載の信号処理装置であって、
前記アナログフロントエンドは、アナログ信号をデジタル信号に変換するA/D変換器を有し、
前記基準電圧生成回路から出力される前記基準電圧は、前記A/D変換器に供給され、
前記基準電圧生成回路から出力される前記温度に依存する電圧は、前記A/D変換器によってデジタル信号に変換され、変換後のデジタル信号が前記信号処理部に入力されることを特徴とする信号処理装置。 - 請求項10記載の信号処理装置であって、
前記アナログフロントエンドは、前記A/D変換器の前段に、フィルタ回路およびゲイン調整回路の少なくとも一方を有し、かつ前記アナログフロントエンドには、センサから出力されるセンサ信号が入力され、
また、前記信号処理部は、前記A/D変換器から出力される、前記デジタル信号としての前記温度に依存する電圧に基づいて温度信号処理を実行する温度信号処理部を有することを特徴とする信号処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008297731A JP2009217809A (ja) | 2008-02-12 | 2008-11-21 | 基準電圧生成回路、集積回路装置および信号処理装置 |
CN2009100073035A CN101510108B (zh) | 2008-02-12 | 2009-02-11 | 基准电压生成电路、集成电路装置以及信号处理装置 |
US12/370,487 US20090201067A1 (en) | 2008-02-12 | 2009-02-12 | Reference voltage generating circuit, integrated circuit device, and signal processing apparatus |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008030043 | 2008-02-12 | ||
JP2008297731A JP2009217809A (ja) | 2008-02-12 | 2008-11-21 | 基準電圧生成回路、集積回路装置および信号処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009217809A true JP2009217809A (ja) | 2009-09-24 |
Family
ID=40938388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008297731A Pending JP2009217809A (ja) | 2008-02-12 | 2008-11-21 | 基準電圧生成回路、集積回路装置および信号処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20090201067A1 (ja) |
JP (1) | JP2009217809A (ja) |
CN (1) | CN101510108B (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012083851A (ja) * | 2010-10-07 | 2012-04-26 | Denso Corp | 半導体装置、及び、その製造方法 |
JP2012243054A (ja) * | 2011-05-19 | 2012-12-10 | Asahi Kasei Electronics Co Ltd | バンドギャップリファレンス回路 |
JP2013033400A (ja) * | 2011-08-02 | 2013-02-14 | Renesas Electronics Corp | 基準電圧発生回路 |
WO2013140852A1 (ja) * | 2012-03-22 | 2013-09-26 | セイコーインスツル株式会社 | 基準電圧回路 |
JP2014099926A (ja) * | 2014-02-20 | 2014-05-29 | Seiko Epson Corp | 定電流生成回路、抵抗回路、集積回路装置及び電子機器 |
KR20140084287A (ko) * | 2011-11-01 | 2014-07-04 | 실리콘 스토리지 테크놀로지 인크 | 저전압, 저전력 밴드갭 회로 |
JP2015026270A (ja) * | 2013-07-26 | 2015-02-05 | Necエンジニアリング株式会社 | 検出回路、温度センサおよび検出方法 |
JP2017211897A (ja) * | 2016-05-27 | 2017-11-30 | ラピスセミコンダクタ株式会社 | 基準電圧生成回路及び半導体装置 |
JP2019082951A (ja) * | 2017-10-31 | 2019-05-30 | シナプティクス インコーポレイテッド | バンドギャップリファレンス回路 |
US10371582B2 (en) | 2013-09-02 | 2019-08-06 | Renesas Electronics Corporation | Signal generation circuit and temperature sensor |
US11835399B2 (en) | 2021-01-20 | 2023-12-05 | Kioxia Corporation | Semiconductor integrated circuit with configurable setting based on temperature information |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7798707B2 (en) | 2006-12-15 | 2010-09-21 | Schnaitter William N | Systems and methods for determining device temperature |
US7876135B2 (en) * | 2008-02-29 | 2011-01-25 | Spectra Linear, Inc. | Power-on reset circuit |
US9004754B2 (en) * | 2009-04-22 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal sensors and methods of operating thereof |
CN102063139B (zh) * | 2009-11-12 | 2013-07-17 | 登丰微电子股份有限公司 | 温度系数调整电路及温度补偿电路 |
DE102010012688B4 (de) * | 2010-03-24 | 2014-05-15 | Dspace Digital Signal Processing And Control Engineering Gmbh | Schaltanordnung mit Temperaturkompensation |
JP5568379B2 (ja) * | 2010-05-27 | 2014-08-06 | ラピスセミコンダクタ株式会社 | 検出装置 |
WO2012073120A2 (en) | 2010-12-03 | 2012-06-07 | Marvell World Trade Ltd. | Process and temperature insensitive inverter |
CN102541138B (zh) * | 2010-12-15 | 2014-06-04 | 无锡华润上华半导体有限公司 | 基准电源电路 |
TWI460409B (zh) * | 2011-03-31 | 2014-11-11 | Global Unichip Corp | 溫度量測電路及溫度量測方法 |
US9347835B2 (en) | 2011-08-17 | 2016-05-24 | Cirrus Logic, Inc. | Systems and methods for peak junction temperature sensing and thermal safe operating area protection |
KR20140029818A (ko) * | 2012-08-30 | 2014-03-11 | 에스케이하이닉스 주식회사 | 반도체 장치의 전압 트리밍 회로 및 트리밍 방법 |
KR20140080725A (ko) * | 2012-12-14 | 2014-07-01 | 에스케이하이닉스 주식회사 | 음전압 조절 회로 및 이를 포함하는 전압 생성 회로 |
CN103425175A (zh) * | 2012-12-14 | 2013-12-04 | 万高(杭州)科技有限公司 | 基准电压源电路及使用此电路的芯片与计量表 |
CN103941792B (zh) * | 2013-01-21 | 2016-06-01 | 西安电子科技大学 | 带隙电压基准电路 |
US8723595B1 (en) * | 2013-02-19 | 2014-05-13 | Issc Technologies Corp. | Voltage generator |
CN104007777B (zh) * | 2013-02-27 | 2016-06-15 | 中兴通讯股份有限公司 | 一种电流源产生器 |
TWI567372B (zh) * | 2014-11-25 | 2017-01-21 | 佑華微電子股份有限公司 | 溫度偵測電路 |
US9886047B2 (en) * | 2015-05-01 | 2018-02-06 | Rohm Co., Ltd. | Reference voltage generation circuit including resistor arrangements |
CN105259969B (zh) * | 2015-11-16 | 2017-04-19 | 西安紫光国芯半导体有限公司 | 一种温度系数小的带隙基准电路 |
CN105487589B (zh) * | 2016-01-15 | 2017-08-22 | 西安紫光国芯半导体有限公司 | 一种高低温下分布集中的带隙基准电路 |
JP6689152B2 (ja) * | 2016-07-21 | 2020-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6765119B2 (ja) * | 2017-02-09 | 2020-10-07 | リコー電子デバイス株式会社 | 基準電圧発生回路及び方法 |
JP2018160193A (ja) | 2017-03-23 | 2018-10-11 | 東芝メモリ株式会社 | 基準電圧回路及び半導体集積回路 |
CN110114638B (zh) * | 2017-03-31 | 2020-08-28 | 三菱电机株式会社 | 模拟输入单元以及基准电压稳定化电路 |
US10788376B2 (en) | 2017-09-27 | 2020-09-29 | Silicon Laboratories Inc. | Apparatus for sensing temperature in electronic circuitry and associated methods |
EP3474632B1 (de) * | 2017-10-19 | 2020-07-15 | ZKW Group GmbH | Schaltungsanordnung zum erzeugen einer referenzspannung für die stromversorgung einer led-anordnung |
JP2019149395A (ja) * | 2018-02-26 | 2019-09-05 | セイコーエプソン株式会社 | 可変抵抗回路、発振回路、及び、半導体装置 |
US11221638B2 (en) * | 2019-02-28 | 2022-01-11 | Qorvo Us, Inc. | Offset corrected bandgap reference and temperature sensor |
TWI720610B (zh) * | 2019-09-10 | 2021-03-01 | 新唐科技股份有限公司 | 帶隙參考電壓產生電路 |
US11566950B2 (en) * | 2020-04-06 | 2023-01-31 | Realtek Semiconductor Corp. | Process and temperature tracking reference load and method thereof |
KR20220148548A (ko) * | 2021-04-29 | 2022-11-07 | 삼성전자주식회사 | 이상 전압 감지 장치, 스토리지 장치 및 차량 |
JP7292339B2 (ja) * | 2021-09-14 | 2023-06-16 | ウィンボンド エレクトロニクス コーポレーション | 温度補償回路およびこれを用いた半導体集積回路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037833A (en) * | 1997-11-10 | 2000-03-14 | Philips Electronics North America Corporation | Generator for generating voltage proportional to absolute temperature |
US6140868A (en) * | 1999-03-09 | 2000-10-31 | Lucent Technologies, Inc. | Master tuning circuit for adjusting a slave transistor to follow a master resistor |
IT1311441B1 (it) * | 1999-11-16 | 2002-03-12 | St Microelectronics Srl | Generatore di tensione programmabile, in particolare per laprogrammazione di celle di memoria non volatili di tipo multilivello. |
US6448823B1 (en) * | 1999-11-30 | 2002-09-10 | Xilinx, Inc. | Tunable circuit for detection of negative voltages |
US6496057B2 (en) * | 2000-08-10 | 2002-12-17 | Sanyo Electric Co., Ltd. | Constant current generation circuit, constant voltage generation circuit, constant voltage/constant current generation circuit, and amplification circuit |
DE10057844A1 (de) * | 2000-11-22 | 2002-06-06 | Infineon Technologies Ag | Verfahren zum Abgleichen eines BGR-Schaltkreises und BGR-Schaltkreis |
US6501256B1 (en) * | 2001-06-29 | 2002-12-31 | Intel Corporation | Trimmable bandgap voltage reference |
US7170274B2 (en) * | 2003-11-26 | 2007-01-30 | Scintera Networks, Inc. | Trimmable bandgap voltage reference |
US7225099B1 (en) * | 2005-02-10 | 2007-05-29 | Xilinx, Inc. | Apparatus and method for temperature measurement using a bandgap voltage reference |
US7170336B2 (en) * | 2005-02-11 | 2007-01-30 | Etron Technology, Inc. | Low voltage bandgap reference (BGR) circuit |
CN101093401A (zh) * | 2006-06-23 | 2007-12-26 | 联发科技股份有限公司 | 能带隙电压参考电路 |
US20080061865A1 (en) * | 2006-09-13 | 2008-03-13 | Heiko Koerner | Apparatus and method for providing a temperature dependent output signal |
US7456678B2 (en) * | 2006-10-10 | 2008-11-25 | Atmel Corporation | Apparatus and method for providing a temperature compensated reference current |
US7726877B1 (en) * | 2007-01-23 | 2010-06-01 | Marvell Israel (M.I.S.L.) Ltd. | Method and apparatus of measuring temperature |
-
2008
- 2008-11-21 JP JP2008297731A patent/JP2009217809A/ja active Pending
-
2009
- 2009-02-11 CN CN2009100073035A patent/CN101510108B/zh not_active Expired - Fee Related
- 2009-02-12 US US12/370,487 patent/US20090201067A1/en not_active Abandoned
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012083851A (ja) * | 2010-10-07 | 2012-04-26 | Denso Corp | 半導体装置、及び、その製造方法 |
JP2012243054A (ja) * | 2011-05-19 | 2012-12-10 | Asahi Kasei Electronics Co Ltd | バンドギャップリファレンス回路 |
JP2013033400A (ja) * | 2011-08-02 | 2013-02-14 | Renesas Electronics Corp | 基準電圧発生回路 |
KR20140084287A (ko) * | 2011-11-01 | 2014-07-04 | 실리콘 스토리지 테크놀로지 인크 | 저전압, 저전력 밴드갭 회로 |
KR101627946B1 (ko) * | 2011-11-01 | 2016-06-13 | 실리콘 스토리지 테크놀로지 인크 | 저전압, 저전력 밴드갭 회로 |
JP2014533397A (ja) * | 2011-11-01 | 2014-12-11 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 低電圧低電力バンドギャップ回路 |
CN104204986A (zh) * | 2012-03-22 | 2014-12-10 | 精工电子有限公司 | 基准电压电路 |
KR20140138184A (ko) * | 2012-03-22 | 2014-12-03 | 세이코 인스트루 가부시키가이샤 | 기준 전압 회로 |
JP2013225282A (ja) * | 2012-03-22 | 2013-10-31 | Seiko Instruments Inc | 基準電圧回路 |
WO2013140852A1 (ja) * | 2012-03-22 | 2013-09-26 | セイコーインスツル株式会社 | 基準電圧回路 |
US9910452B2 (en) | 2012-03-22 | 2018-03-06 | Sii Semiconductor Corporation | Reference-voltage circuit |
KR101995697B1 (ko) * | 2012-03-22 | 2019-07-03 | 에이블릭 가부시키가이샤 | 기준 전압 회로 |
JP2015026270A (ja) * | 2013-07-26 | 2015-02-05 | Necエンジニアリング株式会社 | 検出回路、温度センサおよび検出方法 |
US10371582B2 (en) | 2013-09-02 | 2019-08-06 | Renesas Electronics Corporation | Signal generation circuit and temperature sensor |
JP2014099926A (ja) * | 2014-02-20 | 2014-05-29 | Seiko Epson Corp | 定電流生成回路、抵抗回路、集積回路装置及び電子機器 |
JP2017211897A (ja) * | 2016-05-27 | 2017-11-30 | ラピスセミコンダクタ株式会社 | 基準電圧生成回路及び半導体装置 |
JP2019082951A (ja) * | 2017-10-31 | 2019-05-30 | シナプティクス インコーポレイテッド | バンドギャップリファレンス回路 |
JP7086562B2 (ja) | 2017-10-31 | 2022-06-20 | シナプティクス インコーポレイテッド | バンドギャップリファレンス回路 |
US11835399B2 (en) | 2021-01-20 | 2023-12-05 | Kioxia Corporation | Semiconductor integrated circuit with configurable setting based on temperature information |
Also Published As
Publication number | Publication date |
---|---|
US20090201067A1 (en) | 2009-08-13 |
CN101510108B (zh) | 2012-02-22 |
CN101510108A (zh) | 2009-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009217809A (ja) | 基準電圧生成回路、集積回路装置および信号処理装置 | |
US7541862B2 (en) | Reference voltage generating circuit | |
JP5808116B2 (ja) | 基準電圧回路および半導体集積回路 | |
JP4681983B2 (ja) | バンドギャップ回路 | |
JP4809340B2 (ja) | 絶対温度に比例する電圧回路 | |
US10671109B2 (en) | Scalable low output impedance bandgap reference with current drive capability and high-order temperature curvature compensation | |
US7932772B1 (en) | Curvature-compensated band-gap voltage reference circuit | |
JP2001517334A (ja) | 定電流およびptat電流のためのデュアル源 | |
US20070296392A1 (en) | Bandgap reference circuits | |
KR100233761B1 (ko) | 밴드 갭 기준 회로 | |
JP2003258105A (ja) | 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置 | |
JP2006242894A (ja) | 温度検出回路 | |
JP2011198093A (ja) | 基準電圧回路および半導体集積回路 | |
KR20120080567A (ko) | 보상된 밴드갭 | |
JP2004146576A (ja) | 半導体温度測定回路 | |
US8089260B2 (en) | Low voltage bandgap reference circuit | |
US20120262146A1 (en) | Reference-voltage generation circuit | |
US7625118B2 (en) | Circuit for correcting sensor temperature characteristics | |
JP2004514230A (ja) | Bgr回路を調整する方法およびbgr回路 | |
US9304528B2 (en) | Reference voltage generator with op-amp buffer | |
US7638996B2 (en) | Reference current generator circuit | |
US20080164937A1 (en) | Band gap reference circuit which performs trimming using additional resistor | |
US7633281B2 (en) | Reference current circuit for adjusting its output current at a low power-supply voltage | |
JP4314669B2 (ja) | バンドギャップリファレンス回路 | |
JP2011039620A (ja) | 基準電圧生成回路 |