JP2018160193A - 基準電圧回路及び半導体集積回路 - Google Patents
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Abstract
【課題】一つの実施形態は、基準電圧を安定的に発生できる基準電圧回路を提供することを目的とする。【解決手段】一つの実施形態によれば、基準電圧回路において、オペアンプは、第1の入力端子、第2の入力端子、及び出力端子を有する。第1のダイオード素子は、出力端子側に配された第1のラインに電気的に挿入されている。第1のダイオード素子は、第1のラインにおける第1のノードを介して第1の入力端子に電気的に接続されている。第2のダイオード素子は、出力端子側に配された第2のラインに電気的に挿入されている。第2のダイオード素子は、第2のラインにおける第2のノードを介して第2の入力端子に電気的に接続されている。抵抗素子は、第2のラインにおける第2のダイオード素子に対して直列となる位置に電気的に挿入されている。ダミーリーク発生回路は、第1のライン及び第2のラインのいずれかに電気的に接続されている。【選択図】図1
Description
本実施形態は、基準電圧回路及び半導体集積回路に関する。
基準電圧回路は、基準電圧を発生して所定の回路へ供給する。このとき、基準電圧回路で発生される基準電圧が安定していることが望まれる。
一つの実施形態は、基準電圧を安定的に発生できる基準電圧回路及び半導体集積回路を提供することを目的とする。
一つの実施形態によれば、オペアンプと第1のダイオード素子と第2のダイオード素子と抵抗素子とダミーリーク発生回路とを有する基準電圧回路が提供される。オペアンプは、第1の入力端子、第2の入力端子、及び出力端子を有する。第1のダイオード素子は、出力端子側に配された第1のラインに電気的に挿入されている。第1のダイオード素子は、第1のラインにおける第1のノードを介して第1の入力端子に電気的に接続されている。第2のダイオード素子は、出力端子側に配された第2のラインに電気的に挿入されている。第2のダイオード素子は、第2のラインにおける第2のノードを介して第2の入力端子に電気的に接続されている。抵抗素子は、第2のラインにおける第2のダイオード素子に対して直列となる位置に電気的に挿入されている。ダミーリーク発生回路は、第1のライン及び第2のラインのいずれかに電気的に接続されている。
以下に添付図面を参照して、実施形態にかかる基準電圧回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(実施形態)
実施形態にかかる基準電圧回路について説明する。基準電圧回路は、半導体集積回路内に設けられ、半導体集積回路における基準電圧(出力電圧)を生成するための基準となる基準電圧を生成する。
実施形態にかかる基準電圧回路について説明する。基準電圧回路は、半導体集積回路内に設けられ、半導体集積回路における基準電圧(出力電圧)を生成するための基準となる基準電圧を生成する。
例えば、半導体集積回路100は、図1に示すように、基準電圧回路10及び電圧分圧回路20を有する。図1は、基準電圧回路10を含む半導体集積回路100の構成を示す回路図である。
基準電圧回路10は、半導体のバンドギャップエネルギーに応じたバンドギャップ電圧(例えば、ダイオードの順方向電圧)を利用したバンドギャップレファレンス回路である。すなわち、基準電圧回路10は、電源ノードN10で外部から電源電圧を受け、電源電圧のレベルをバンドギャップ電圧に応じた基準電圧のレベルに調整し、調整された基準電圧をラインL10に供給する。基準電圧回路10はラインL10を介して電圧分圧回路20に接続される。nを2以上の整数とするとき、電圧分圧回路20は、外部からの制御信号φCTR−1〜φCTR−nによりn段のステップに分圧が可能になっており、トリミング等で分圧比が設定される。基準電圧回路10で生成された基準電圧Vvgrに応じた参照電圧Vrefは、電圧分圧回路20で設定された分圧比で分圧されて他の回路(例えば、他のアナログ回路)へ基準電圧(出力電圧)Vibとして出力される。
例えば、電圧分圧回路20は、基準電圧(出力電圧)Vibを生成する際に、基準電圧回路10から受けた基準電圧Vvgrに応じた参照電圧Vrefを、抵抗素子22〜25と制御信号φCTR−1〜φCTR−nにより選択されるスイッチ回路23−1〜23−nとにより所望の電圧に分圧して使用する。半導体集積回路100では、電圧分圧回路20における選択されていないスイッチ回路23−1〜23−nが高温でオフリークする(オフ状態でリークする)ことで基準電圧Vibが所望の値から変動しやすい。すなわち、基準電圧回路10により生成される基準電圧Vvgrの温度に応じた変動が抑制されていても(図5(a)に破線で示す特性参照)、電圧分圧回路20で分圧されて出力される基準電圧Vibが温度に応じて変動することがある(図5(b)に破線で示す特性参照)。基準電圧Vibが変動すると、基準電圧Vibを受け動作する他の回路(例えば、他のアナログ回路)の特性が悪化する可能性がある。
そこで、本実施形態では、基準電圧回路10において、スイッチ回路23−1〜23−nと同様のオフリーク特性を示すダミーリーク発生回路16を設け、オフリーク特性に応じて基準電圧Vvgrを変化させることで、電圧分圧回路20から出力される基準電圧Vibの温度変動の抑制を図る。
具体的には、基準電圧回路10は、図1に示すように、オペアンプ11、電流源13、電流源14、抵抗素子15、ダミーリーク発生回路16、ダイオード17、及びダイオード18を有する。
オペアンプ11は、非反転入力端子11a、反転入力端子11b、出力端子11c、及び電源端子11dを有している。非反転入力端子11aは、ラインL1を介してノードN1に接続されている。反転入力端子11bは、ラインL0を介してノードN0に接続されている。出力端子11cは、ラインL2を介して、電流源13の制御ノード、電流源14の制御ノード、基準電圧回路10の出力ノード10aにそれぞれ接続されている。電源端子11dは、電流源12を介して電源ノードN10に接続されている。
電流源13は、ラインL3における電源ノードN11とノードN0との間に電気的に挿入されている。電流源13は、入力ノードが電源ノードN11に電気的に接続され、出力ノードがノードN0に電気的に接続され、制御ノードがラインL2を介してオペアンプ11の出力端子11cに電気的に接続されている。
電流源13は、オペアンプ11からバイアス電圧を受け、バイアス電圧に応じてバイアス電流Ib1を生成する。電流源13は、例えば、トランジスタM13を有し、トランジスタM13のゲートに受けたバイアス電圧に応じて、トランジスタM13のドレイン電流をバイアス電流Ib1として生成する。電流源13は、生成されたバイアス電流Ib1をノードN0へ流す。
ダイオード17は、ノードN0とグランド電位との間に電気的に挿入されている。ダイオード17は、ノードN0からグランド電位へ向かう方向が順方向になるように構成されている。ダイオード17は、PNP型のバイポーラトランジスタ17aをダイオード接続させた構成を有する。すなわち、バイポーラトランジスタ17aは、エミッタがノードN0に接続され、ベースがコレクタに接続され、コレクタがベース及びグランド電位に接続されている。
ダイオード17は、ノードN0側からバイアス電流Ib1を受けると、バイアス電流Ib1を順方向にグランド電位側へ流す。このとき、ダイオード17のノードN0側の電位(≒ノードN0の電位)がダイオード17の順方向電圧(例えば、約0.7V)になる。
なお、図1では、図示の簡略化のため、基準電圧回路10が1つのダイオード17を有する場合の構成が例示されているが、基準電圧回路10は複数(例えば、十数個)のダイオード17を有していてもよい。このとき、複数のダイオード17は、ノードN0とグランド電位との間に互いに並列に電気的に挿入されていてもよい。これにより、複数のダイオード17の順方向電圧を平均化してダイオード17のノードN0側の電位とすることができ、ノードN0の電位に対する各ダイオード17の順方向電圧のばらつきの影響を低減できる。
電流源14は、ラインL4における電源ノードN12とノードN1との間に電気的に挿入されている。電流源14は、入力ノードが電源ノードN12に電気的に接続され、出力ノードがノードN1に電気的に接続され、制御ノードがラインL2を介してオペアンプ11の出力端子11cに電気的に接続されている。電流源14は、オペアンプ11を介して電流源13との間でカレントミラー回路を構成している。
電流源14は、オペアンプ11からバイアス電圧を受け、バイアス電圧に応じてバイアス電流Ib2を生成する。電流源14は、例えば、トランジスタM14を有し、トランジスタM14のゲートに受けたバイアス電圧に応じて、トランジスタM14のドレイン電流をバイアス電流Ib2として生成する。電流源14は、生成されたバイアス電流Ib2をノードN1へ流す。
ダイオード18は、ノードN2とグランド電位との間に電気的に挿入されている。ダイオード18は、ノードN2からグランド電位へ向かう方向が順方向になるように構成されている。ダイオード18は、PNP型のバイポーラトランジスタ18aをダイオード接続させた構成を有する。すなわち、バイポーラトランジスタ18aは、エミッタがノードN2に接続され、ベースがコレクタに接続され、コレクタがベース及びグランド電位に接続されている。
ダイオード18は、ノードN2側からバイアス電流Ib2を受けると、バイアス電流Ib2を順方向にグランド電位側へ流す。このとき、ダイオード18のノードN2側の電位(≒ノードN2の電位)がダイオード18の順方向電圧(例えば、約0.7V)になる。
なお、図1では、図示の簡略化のため、基準電圧回路10が1つのダイオード18を有する場合の構成が例示されているが、基準電圧回路10は複数(例えば、十数個)のダイオード18を有していてもよい。このとき、複数のダイオード18は、ノードN2とグランド電位との間に互いに並列に電気的に挿入されていてもよい。これにより、複数のダイオード18の順方向電圧を平均化してダイオード18のノードN2側の電位とすることができ、ノードN2の電位に対する各ダイオード18の順方向電圧のばらつきの影響を低減できる。
抵抗素子15は、ラインL4におけるノードN1とノードN2との間に電気的に挿入されている。抵抗素子15は、一端がノードN1に接続され、他端がノードN2を介してダイオード18に接続されている。抵抗素子15の抵抗値は、基準電圧回路10から出力される基準電圧Vvgrに対する温度変動を補償するように予め決められている。
ダミーリーク発生回路16は、ラインL4に電気的に接続されている。ダミーリーク発生回路16は、電流源14とダイオード18との間で抵抗素子15に対して並列に接続されている。ダミーリーク発生回路16は、入力端子が非反転入力端子11a及びノードN1に接続され、出力端子がノードN2に接続されている。ダミーリーク発生回路16は、高温動作時に各スイッチ回路23(スイッチ回路23−1〜23−nのいずれか)と同様のオフリーク特性を示す。
次に、電圧分圧回路20の構成について説明する。電圧分圧回路20は、入力ノード20aが基準電圧回路10の出力ノード10aに接続され、出力ノード20bが他の回路(例えば、他のアナログ回路)に接続されている。
電圧分圧回路20は、電流源21、複数の抵抗素子22−1〜22−n、及び複数のスイッチ回路23−1〜23−nを有する。nは2以上の整数である。
電流源21は、ラインL21における電源ノードN21と参照ノードNrefとの間に電気的に挿入されている。電流源21は、入力ノードが電源ノードN21に電気的に接続され、出力ノードが参照ノードNrefに電気的に接続され、制御ノードがラインL10を介して基準電圧回路10の出力ノード10aに電気的に接続されている。
電流源21は、基準電圧回路10から基準電圧Vvgrを受け、基準電圧Vvgrに応じて参照電流Irefを生成する。電流源21は、例えば、トランジスタM21を有し、トランジスタM21のゲートに受けたバイアス電圧に応じて、トランジスタM21のドレイン電流を参照電流Irefとして生成する。電流源21は、生成された参照電流Irefを参照ノードNrefへ流す。参照ノードNrefは、参照電圧Vrefを有する。
抵抗素子22−1は、ラインL21における参照ノードNrefと抵抗素子22−2との間に電気的に挿入されている。抵抗素子22−1は、一端が参照ノードNrefに接続され、他端が抵抗素子22−2及びスイッチ回路23−1に接続されている。
抵抗素子22−2は、ラインL21における抵抗素子22−1と抵抗素子22−3との間に電気的に挿入されている。抵抗素子22−2は、一端が抵抗素子22−1に接続され、他端が抵抗素子24及びスイッチ回路23−2に接続されている。
抵抗素子22−nは、ラインL21における抵抗素子22−(n−1)(図示せず)と抵抗素子22−(n+1)との間に電気的に挿入されている。抵抗素子22−nは、一端が抵抗素子22−(n−1)に接続され、他端が抵抗素子22−(n+1)及びスイッチ回路23−nに接続されている。
抵抗素子22−(n+1)は、ラインL21における抵抗素子22−nとグランド電位との間に電気的に挿入されている。抵抗素子22−(n+1)は、一端が抵抗素子22−n及びスイッチ回路23−nに接続され、他端がグランド電位に接続されている。
スイッチ回路23−1は、抵抗素子22−1,22−2と電圧分圧回路20の出力ノード20bとの間に電気的に挿入されている。スイッチ回路23−1は、入力端子が抵抗素子22−1の他端及び抵抗素子22−2の一端に接続され、出力端子が出力ノード20bに接続されている。スイッチ回路23−1は、外部からアクティブレベルの制御信号φCTR−1を制御端子で受けた際にオンし、外部からノンアクティブレベルの制御信号φCTR−1を制御端子で受けた際にオフする。
スイッチ回路23−2は、抵抗素子22−2,22−3と電圧分圧回路20の出力ノード20bとの間に電気的に挿入されている。スイッチ回路23−2は、入力端子が抵抗素子22−2の他端及び抵抗素子22−3の一端に接続され、出力端子が出力ノード20bに接続されている。スイッチ回路23−2は、外部からアクティブレベルの制御信号φCTR−2を制御端子で受けた際にオンし、外部からノンアクティブレベルの制御信号φCTR−2を制御端子で受けた際にオフする。
スイッチ回路23−nは、抵抗素子22−n,22−(n+1)と電圧分圧回路20の出力ノード20bとの間に電気的に挿入されている。スイッチ回路23−nは、入力端子が抵抗素子22−nの他端及び抵抗素子22−(n+1)の一端に接続され、出力端子が出力ノード20bに接続されている。スイッチ回路23−nは、外部からアクティブレベルの制御信号φCTR−nを制御端子で受けた際にオンし、外部からノンアクティブレベルの制御信号φCTR−nを制御端子で受けた際にオフする。
次に、各スイッチ回路23の構成について図2を用いて説明する。図2は、スイッチ回路23−1の構成を示す図である。図2では、スイッチ回路23−1の構成について例示的に説明するが、他のスイッチ回路23−2〜23−nの構成もスイッチ回路23−1の構成と同様である。
スイッチ回路23−1は、PMOSトランジスタPM1、NMOSトランジスタNM1、及びインバータINV1を有する。PMOSトランジスタPM1のソースとNMOSトランジスタNM1のドレインとがいずれも入力端子TM1に電気的に接続されている。PMOSトランジスタPM1のドレインとNMOSトランジスタNM1のソースとがいずれも出力端子TM2に電気的に接続されている。PMOSトランジスタPM1のバックゲートは、バックゲートバイアスVbg(図4参照)に電気的に接続されていてもよい。PMOSトランジスタPM1のゲートが制御端子TMctrに電気的に接続され、NMOSトランジスタNM1のゲートがインバータINV1を介して制御端子TMctrに電気的に接続されている。
スイッチ回路23−1が制御端子TMctrで受ける制御信号φCTR−1は、ローアクティブの信号である。制御信号φCTR−1がローレベルである場合、PMOSトランジスタPM1及びNMOSトランジスタNM1がいずれもオンする。制御信号φCTR−1がハイレベルである場合、PMOSトランジスタPM1及びNMOSトランジスタNM1がいずれもオフする。
次に、ダミーリーク発生回路16の構成について図3を用いて説明する。図3は、ダミーリーク発生回路16の構成を示す図である。
ダミーリーク発生回路16は、図3に示すように、各スイッチ回路23に対応した構成を有する。ダミーリーク発生回路16は、PMOSトランジスタPM2、NMOSトランジスタNM2、及びインバータINV2を有する。PMOSトランジスタPM2のソースとNMOSトランジスタNM2のドレインとがいずれも入力端子TM3に電気的に接続されている。PMOSトランジスタPM2のドレインとNMOSトランジスタNM2のソースとがいずれも出力端子TM4に電気的に接続されている。PMOSトランジスタPM2のバックゲートは、バックゲートバイアスVbg(図4参照)に電気的に接続されていてもよい。PMOSトランジスタPM2のゲートが電源電位に電気的に接続され、NMOSトランジスタNM2のゲートがインバータINV2を介して電源電位に電気的に接続されている。これにより、PMOSトランジスタPM2及びNMOSトランジスタNM2がいずれもオフ状態に固定されている。
すなわち、ダミーリーク発生回路16は、オフ固定に構成され、高温動作時にスイッチ回路23−1のオフリーク特性に対応したオフリーク特性を示す。
例えば、ダミーリーク発生回路16において、図4に示すように、PMOSトランジスタPM2(又は、NMOSトランジスタNM2)では、高温動作時に、破線の矢印で示すようなオフリークが発生する。図4は、ダミーリーク発生回路16のリーク発生個所を示す図である。PMOSトランジスタPM2では、出力端子TM4に電気的に接続された半導体領域SR1(ドレイン又はソース)からウエル領域WRへ電荷(電子)が抜けるリークが発生したり、入力端子TM3に電気的に接続された半導体領域SR2(ソース又はドレイン)へウエル領域WRから電荷(電子)が抜けるリークが発生したりする。あるいは、PMOSトランジスタPM2(又は、NMOSトランジスタNM2)では、一点鎖線の矢印で示すようなリークが発生する。バックゲートバイアスVbgが印加された下地領域URからウエル領域WR経由で半導体領域SR1へ電荷(電子)が抜けるリークが発生したり、半導体領域SR2からウエル領域WR経由で下地領域URへ抜けるリークが発生したりする。
基準電圧回路10において高温動作時にダミーリーク発生回路16によりダミーのオフリークが発生することにより、図5(a)に実線で示すように、基準電圧回路10から電圧分圧回路20へ供給される基準電圧Vvgrは、高温動作時に値が上昇する特性になる。すなわち、ダミーリーク発生回路16により、基準電圧Vvgrの特性をダミーリーク発生回路16がない場合の基準電圧Vibの特性(図5(b)の破線の特性)と概ね逆になるように補正する。この結果、電圧分圧回路20で分圧され出力される基準電圧Vibは、図5(b)に実線で示すように、温度依存性の抑制された特性になる。
以上のように、実施形態では、基準電圧回路10において、各スイッチ回路23と同様のオフリーク特性を示すダミーリーク発生回路16を設け、オフリーク特性に応じて基準電圧Vvgrを変化させる。これにより、電圧分圧回路20から出力される基準電圧Vibの温度変動を抑制させることが容易である。
なお、図6に示すように、基準電圧回路10iにおけるダミーリーク発生回路16iは、出力端子が抵抗素子15及びダイオード18の間のノードN2(図1参照)に接続されている代わりに、グランド電位を有するノードN2iに接続されていてもよい。この場合でも、基準電圧回路10iは、実施形態と同様の動作を実現可能である。
あるいは、図7に示すように、基準電圧回路10pにおけるノードN1とグランド電位との間に抵抗素子31pが電気的にさらに挿入され、ノードN2とグランド電位との間に抵抗素子32pが電気的にさらに挿入されていてもよい。これにより、ノードN1の電位とノードN2の電位とをそれぞれ容易に安定化できる。
あるいは、図8に示すように、基準電圧回路10rは、電流源13,14(図1参照)が省略された構成であってもよい。すなわち、ラインL3がノードN4rを介してラインL2に電気的に接続され、ラインL4がノードN5rを介してラインL2に電気的に接続されている。これにより、ノードN0の電位とノードN1の電位とがそれぞれオペアンプ11の出力端子11cの電圧に応じた値になり得るので、実施形態と同様の動作を実現し得る。
あるいは、図9に示すように、基準電圧回路10sにおけるオペアンプ11sがノードN0,N1に逆極性で接続されるとともにダミーリーク発生回路16sがラインL3に電気的に接続されていてもよい。反転入力端子11bは、ラインL1を介してノードN1に接続されている。非反転入力端子11aは、ラインL0を介してノードN0に接続されている。ダミーリーク発生回路16sは、電流源13とダイオード17との間でラインL3に対して並列に接続されている。ダミーリーク発生回路16sは、入力端子が非反転入力端子11a及びノードN0に接続され、出力端子がノードN6sに接続されている。ダミーリーク発生回路16は、高温動作時にスイッチ回路23−1〜23−nと同様のオフリーク特性を示す。これにより、基準電圧回路10sは、実施形態と同様の動作を実現可能である。
あるいは、図10に示すように、ダミーリーク発生回路16w内の構成は、PMOSトランジスタPM2wのバックゲートがPMOSトランジスタPM2wのソースに電気的に接続された構成であってもよい。図10に示す構成によっても、ダミーリーク発生回路16wは、各スイッチ回路23に対応した構成を有し、高温動作時にスイッチ回路23−1〜23−nと同様のオフリーク特性を示すことが可能である。
あるいは、図11に示すように、ダミーリーク発生回路16v内の構成は、図3に示す構成におけるインバータINV2が省略された構成であってもよい。すなわち、PMOSトランジスタPM2vのゲートが電源電位に電気的に接続され、NMOSトランジスタNM2vのゲートがグランド電位に電気的に接続されている。これにより、PMOSトランジスタPM2v及びNMOSトランジスタNM2vがいずれもオフ状態に固定されている。図11に示す構成によっても、ダミーリーク発生回路16vは、各スイッチ回路23に対応した構成を有し、高温動作時にスイッチ回路23−1〜23−nと同様のオフリーク特性を示すことが可能である。
あるいは、図12(a)に示すように、ダミーリーク発生回路16t内の構成は、図3に示す構成におけるNMOSトランジスタNM2が省略された構成であってもよい。あるいは、図12(b)に示すように、ダミーリーク発生回路16u内の構成は、図3に示す構成におけるPMOSトランジスタPM2が省略された構成であってもよい。図12(a)又は図12(b)に示す構成によっても、ダミーリーク発生回路16t,16uは、各スイッチ回路23に対応した構成を有し、高温動作時にスイッチ回路23−1〜23−nと同様のオフリーク特性を示すことが可能である。
あるいは、図13(a)に示すように、ダミーリーク発生回路16x内の構成は、図12(a)に示す構成に対して、PMOSトランジスタPM2xのバックゲートがPMOSトランジスタPM2xのソースに電気的に接続される変更が加えられた構成であってもよい。図13(a)に示す構成によっても、ダミーリーク発生回路16xは、各スイッチ回路23に対応した構成を有し、高温動作時にスイッチ回路23−1〜23−nと同様のオフリーク特性を示すことが可能である。
あるいは、図13(b)に示すように、ダミーリーク発生回路16y内の構成は、図12(b)に示す構成に対してインバータINV2が省略されNMOSトランジスタNM2のゲートがグランド電位に電気的に接続される変更が加えられた構成であってもよい。すなわち、NMOSトランジスタNM2yのゲートがグランド電位に電気的に接続されている。これにより、NMOSトランジスタNM2yがオフ状態に固定されている。この構成によっても、ダミーリーク発生回路は、各スイッチ回路23に対応した構成を有し、高温動作時にスイッチ回路23−1〜23−nと同様のオフリーク特性を示すことが可能である。
また、実施形態では、電圧分圧回路20jにおける複数のスイッチ回路23−1〜23−nが互いに同様な構成を有する場合を例示しているが、図14に示すように、複数のスイッチ回路23j−1,23j−2,・・・,23j−nが互いに異なる構成を有していてもよい。例えば、スイッチ回路23j−1,23j−2,・・・,23j−nにおけるPMOSトランジスタPM1j−1,PM1j−2,・・・,PM1j−nのディメンジョン(=W/L,W:ゲート幅,L:ゲート長)が、この順に選択的に小さくなる構成であってもよい。このとき、スイッチ回路23j−1,23j−2,・・・,23j−nにおけるNMOSトランジスタNM1j−1,NM1j−2,・・・,NM1j−nのディメンジョン(=W/L,W:ゲート幅,L:ゲート長)は、互いに均等であってもよい。また、スイッチ回路23j−1,23j−2,・・・,23j−nにおけるインバータINV1j−1,INV1j−2,・・・,INV1j−nは、互いに均等な構成であってもよい。これにより、電圧分圧回路20jにおける複数のステップに分圧する際のステップ幅を各分圧値の間で均等に揃えることができる。このとき、ダミーリーク発生回路16の構成は、真ん中のスイッチ回路23j−x(xはnを2で割って得られる値の整数部分、又はその整数部分に1を加えた値)の構成に対応させてもよい。
あるいは、図15に示す電圧分圧回路20kにおけるスイッチ回路23k−1〜23k−nの高温動作時のオフリークにより、図16(b)に破線で示すように、基準電圧Vibが上昇方向に変動する場合、基準電圧回路10kにおけるダミーリーク発生回路16kは、出力端子が電源電位を有するノードN3に接続されていてもよい。
基準電圧回路10kにおいて高温動作時にダミーリーク発生回路16kによりダミーのオフリークが発生することにより、図16(a)に実線で示すように、基準電圧回路10kから電圧分圧回路20kへ供給される基準電圧Vvgrは、高温動作時に値が下降する特性になる。すなわち、ダミーリーク発生回路16kにより、基準電圧Vvgrの特性をダミーリーク発生回路16kがない場合の基準電圧Vibの特性(図16(b)の破線の特性)と概ね逆になるように補正する。この結果、電圧分圧回路20kで分圧され出力される基準電圧Vibは、図16(b)に実線で示すように、温度依存性の抑制された特性になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10,10i,10k,10p,10r,10s 基準電圧回路、11 オペアンプ、15 抵抗素子、16,16i,16k,16s,16t,16u,16v ダミーリーク発生回路、20,20j,20k 電圧分圧回路、100 半導体集積回路。
Claims (5)
- 第1の入力端子、第2の入力端子、及び出力端子を有するオペアンプと、
前記出力端子側に配された第1のラインに電気的に挿入され、前記第1のラインにおける第1のノードを介して前記第1の入力端子に電気的に接続された第1のダイオード素子と、
前記出力端子側に配された第2のラインに電気的に挿入され、前記第2のラインにおける第2のノードを介して前記第2の入力端子に電気的に接続された第2のダイオード素子と、
前記第2のラインにおける前記第2のダイオード素子に対して直列となる位置に電気的に挿入された抵抗素子と、
前記第1のライン及び前記第2のラインのいずれかに電気的に接続されたダミーリーク発生回路と、
を備えた基準電圧回路。 - 前記ダミーリーク発生回路は、一端が前記第2のラインにおける前記第2のノードに電気的に接続され、他端がグランド電位側の第3のノードに電気的に接続されている
請求項1に記載の基準電圧回路。 - 前記ダミーリーク発生回路は、一端が前記第2のラインにおける前記第2のノードに電気的に接続され、他端が電源電位側の第4のノードに電気的に接続されている
請求項1に記載の基準電圧回路。 - 前記第1のラインに電気的に挿入され、前記出力端子に接続された制御ノードを有する第1の電流源と、
前記第2のラインに電気的に挿入され、前記出力端子に接続された制御ノードを有する第2の電流源と、
をさらに備えた
請求項1から3のいずれか1項に記載の基準電圧回路。 - 請求項1から4のいずれか1項に記載の基準電圧回路と、
前記基準電圧回路に接続され、スイッチ回路を有する電圧分圧回路と、
を備え、
前記ダミーリーク発生回路は、前記スイッチ回路に対応した構成を有する
半導体集積回路。
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