JP5088031B2 - 定電流・定電圧回路 - Google Patents

Description

本発明は、定電圧を生成するとともに、発振器、誤差増幅器、コンパレータなどの基準電流（バイアス電流を含む）となる定電流を生成するための定電流・定電圧回路に関する。

図５は、基準電流生成回路を含み、生成した基準電流（バイアス電流を含む）を発振器、誤差増幅器、コンパレータなどに供給する従来の定電流・定電圧回路の構成を示すブロック図である。図５に示すように従来の定電流・定電圧回路は、基準電圧生成回路１、基準電流生成回路２、出力バッファ３、抵抗４〜６からなる抵抗体を含む基準電圧・基準電流生成部１０で構成されている。そして基準電圧・基準電流生成部１０からは出力バッファ３から出力される基準電圧Vref1と、抵抗5及び抵抗６の接続点から出力される基準電圧Vref2と、基準電流生成回路２から出力される基準電流ib4及びバイアス電流ib1〜ib3,ib5とが出力され、これらの基準電圧Vref1,Vref2、並びに、これら回路を駆動するための基準電流ib4およびバイアス電流ib1〜ib3,ib5が出力バッファ３、発振器２０、誤差増幅器３０、コンパレータ４０、入力バッファ５０に供給される。因みに基準電圧Vref1は入力バッファ５０の参照電圧となるものであり、また基準電圧Vref2は誤差増幅器３０の参照電圧となるものである。また基準電流ib4は、発振器２０を駆動する基準電流となるものであり、バイアス電流ib1は出力バッファ３を、バイアス電流ib2は誤差増幅器３０を、バイアス電流ib3は入力バッファ５０を、バイアス電流ib5はコンパレータ４０を駆動するためのものである。従来の定電流・定電圧回路は、このように基準電圧Vref1,Vref2並びに基準電流ib4およびバイアス電流ib1〜ib3,ib5を生成するために基準電圧生成回路１および基準電流生成回路２が別々に構成されている。そしてこれら基準電圧、基準電流（バイアス電流を含む）は各回路の基準となるため、温度・電源電圧に対する変動がないことが求められている。

従来からこれらの条件を満たす基準電圧、基準電流を生成する回路として様々な回路構成が提案されている。例えばデプレションMOSFETを用いた基準電圧生成回路、バイポーラトランジスタの温度特性を利用したバンドギャップリファレンス回路を用いた基準電圧生成回路などの定電流・定電圧回路が当業者に知られている。

上記以外にも例えば、特開２００３‐１７７８３０号公報(特許文献１)に示されるような演算増幅器とカレントミラーを組み合わせた基準電流生成回路もある。
さらに特開平05-289758号公報（特許文献２）に示されるような抵抗Ｒ１をトリミングすることにより、定電圧となるよう調整された電圧を出力端子５から出力するボルテージレギュレータの例もある。
特開２００３−１７７８３０号公報（図１，図２，図３） 特開平０５−２８９７５８号公報（図２）

図５に示される従来の定電流、定電圧回路では、基準電圧生成回路１の出力Vrefの駆動能力が低く、また電圧範囲も広く自由に設定することは難しいので、次段に出力バッファ３を設けることが必須であり、このため回路構成が複雑となるという問題を有している。

また特許文献１に開示されている電流源回路は、外付けの抵抗を調整して所望の定電流値を得るものであるが、基準電圧の調整をすることはできない。
また特許文献２に開示されているボルテージレギュレータは、抵抗Ｒ１をトリミングすることにより基準電圧を調整することができるが、トリミングにより抵抗値が変化してしまうので、出力端子５の電圧が一定でも抵抗Ｒ１，Ｒ２に流れる電流が変化してしまうため、定電流を得ることができない。

本発明は、従来技術に関する以上の問題を解決し、基準電圧と基準電流を同時に得ることのできる定電流・定電圧回路を提供することを目的とする。

上記課題を解決するために、本発明の定電流・定電圧回路は、基準電圧生成回路、基準電圧出力バッファおよびトリミングがなされる分圧抵抗を有する定電流・定電圧回路において、前記基準電圧出力バッファの出力は第１のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲートに接続され、該第１のMOSFETのドレインは前記分圧抵抗に接続され、該分圧抵抗はトリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなるようにされ、前記第１のMOSFETのドレイン電圧の前記分圧抵抗による分圧および前記基準電圧生成回路の出力が前記基準電圧出力バッファに入力され、前記トリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなる分圧抵抗は、複数の抵抗の直列接続からなる第１の抵抗群と、該第１の抵抗群と同数且つ対応する抵抗の値が同じにされた抵抗の直列接続からなる第２の抵抗群とが直列接続されてなり、トリミング対象の抵抗にはその両端を短絡可能にするMOSFETを各々設け、前記第１の抵抗群と前記第２の抵抗群の対応する２つの抵抗にそれぞれ設けられた２つの前記MOSFETのゲートに異なる２値信号が入力されるようにし、前記対応する２つの抵抗の一方のみがトリミングされるよう構成し、さらに前記第１のMOSFETと同じ導電型の第２のMOSFETを前記第１のMOSFETに並列に接続し、前記第２のMOSFETの電流出力および前記第１のMOSFETのドレイン電圧をそれぞれ前記定電流・定電圧回路の定電流出力および定電圧出力とすることを特徴とする。なお、２つ（複数）のMOSFETを並列に接続するもしくは並列接続するとは、それらのMOSFETのゲートとゲート（ゲート同士）、およびソースとソース（ソース同士）を接続することを意味する。

本発明によれば、トリミングを行なってもトリミング回路の総抵抗値は不変なので、プロセスばらつき、温度環境変化等により基準電圧生成回路の基準電圧の変動を救済するトリミングを行なったとしても安定して定電圧と定電流の両方を得ることができる。

また基準電圧生成回路の後段に設ける基準電圧出力バッファを利用して基準電流を生成するため基準電流生成回路を独立して用意する必要なく、回路面積の点で有利となる。

以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明する。［実施形態１］
図１は本発明の第１の実施形態に係る定電流・定電圧回路の構成を示す回路ブロック図である。図１の定電流・定電圧回路においては、基準電圧生成回路１００と、オペアンプ(ＯＰ１)１０２と、トリミングを行っても総抵抗値が変わらない基準電圧トリミング回路１０３と、生成された基準電圧Vref1をその出力端子（ドレイン）から取り出す(第１の)出力トランジスタ(ＱＰ４)１０４と、(第１の)出力トランジスタ１０４に並列接続されて（ソースとドレインが共通接続されて、すなわちカレントミラー回路を構成して）出力トランジスタ１０４の出力電流をコピーした電流I2を出力してダイオード接続されたトランジスタ(ＱＮ３)１０６に供給する(第２の)出力トランジスタ(ＱＰ５)１０５と、ダイオード接続されたトランジスタ(ＱＮ３)１０６に流れる電流I2をもとに基準電流ib4を生成するカレントミラー回路(ＱＮ４)１０７と、ダイオード接続されたトランジスタ(ＱＮ３)１０６に流れる電流I2をもとに基準電流ib1を生成するカレントミラー回路(ＱＮ５)１０８と、ダイオード接続されたトランジスタ(ＱＮ３)１０６に流れる電流I2をもとに基準電流ib2を生成するカレントミラー回路(ＱＮ６)１０９とで構成されている。なお図には示していないが、電流I2をもとにカレントミラー回路をさらに並列接続することで基準電流ib3，ib5を生成することができる。

ここで本発明の実施形態に係る基準電圧トリミング回路について図３を用いて説明する。図３に示すように基準電圧トリミング回路１０３は、大きくは抵抗R1(１３０)および抵抗R2(１４０)を直列接続して構成され、抵抗R1(１３０)は、抵抗R1a(１３１)，抵抗R1b(１３２)，抵抗R1c(１３３)，抵抗R1d(１３４)及び抵抗R1e(１３５)が縦続され、(R1a+R1b+R1c+R1d+R1e)がR1の抵抗値になるようにされ、また抵抗R2(１４０)は、抵抗R2a(１４１)，抵抗R2b(１４２)，抵抗R2c(１４３)，抵抗R2d(１４４)，抵抗R2e(１４５)が縦続され、(R2a+R2b+R2c+R2d+R2e)が抵抗R2の抵抗値となるようにされる。そして抵抗R1b(１３２)，抵抗R1c(１３３)，抵抗R1d(１３４)及び抵抗R1e(１３５)に対してトリミング用スイッチ１５１，１５２，１５３，１５４を設け、当該スイッチ１５１，１５２，１５３，１５４を２段のインバータ171,172、173,174、175,176、177,178を介して入力端子Zb，Zc，Zd，Zeに印加される２値信号で制御する。同様に、抵抗R2b(１４２)，抵抗R2c(１４３)，抵抗R2d(１４４)，抵抗R2e(１４５)に対してトリミング用スイッチ１６１，１６２，１６３，１６４を設け、当該スイッチ１６１，１６２，１６３，１６４を１段のインバータ171、173、175、177を介して入力端子Zb，Zc，Zd，Zeに印加される２値信号で制御する。なお基準電圧トリミング回路１０３では、トリミング対象となっている抵抗R1(１３０)および抵抗R2(１４０)のうち同位置に配置されている抵抗に設けられているスイッチには、１段目インバータと２段目インバータにより異なる２値信号が制御信号として入力されて一方がＯＮで他方がＯＦＦとなるように切り替えることでR1およびR2の抵抗値を変更し、基準電圧トリミング回路の出力電圧Voutを調整する。その場合、それぞれ同位置に配置されている抵抗の抵抗値は同じ値、すなわちR1b=R2b，R1c=R2c，R1d=R2d，R1e=R2eとなるように設定し、トリミング前後において(R1＋R2)の抵抗値は常に等しくなるようにされる。

図１に示す定電流・定電圧回路の動作を説明する。図１において基準電圧生成回路１００は、公知のデプレッションMOSFETを用いた基準電圧生成回路やバンドギャップリファレンス回路等で構成され、温度や電源電圧に対する出力電圧変動が小さいものとなるようにされる。基準電圧生成回路１００の出力Vrefはオペアンプ１０２の−側入力端子に入力され、図３に示した基準電圧トリミング回路１０３の出力電圧Voutがオペアンプ１０２の＋側入力端子に入力され、両方の電圧値が比較される。そしてオペアンプ１０２の出力が出力トランジスタ１０４のゲートを制御することでオペアンプ１０２の２つの入力が仮想短絡され、出力電圧Vref1を所望の値にする。出力電圧Vref1を調整する必要がある場合には抵抗R1，R2をトリミングする。図３に示す基準電圧トリミング回路１０３は、トリミング前後においても(R1＋R2)は常に等しくなる。したがってプロセスばらつきを調整するトリミングを行なっても抵抗に流れる電流には影響を及ぼさず（電流を変えずに）、定電圧Vref1を得ることができる。また出力トランジスタ１０４のゲートを制御するオペアンプ１０２の出力を同じく出力トランジスタ(ＱＰ５)１０５のゲートにも印加する。出力トランジスタ１０４から定電圧Vref1が得られ、基準電圧トリミング回路１０３の抵抗値(R1＋R2)がトリミングに対し不変であるということは、基準電圧トリミング回路１０３に流れる電流I1が定電流となっていることを意味している。そのため、ダイオード接続されたトランジスタ(ＱＮ３)１０６に流れる電流I2も定電流となり、定電流源を構成する。なお、出力トランジスタ(ＱＰ４)１０４および出力トランジスタ(ＱＰ５)１０５のチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）をそれぞれ（Ｗ４／Ｌ４）および（Ｗ５／Ｌ５）とすると、I2＝I1×（Ｗ５／Ｌ５）／（Ｗ４／Ｌ４）となる。これにより、ダイオード接続のトランジスタ(ＱＮ３)１０６および出力トランジスタ(ＱＰ５)１０５も定電流源を構成する。基準電圧トリミング回路１０３に流れる電流I1をコピーした定電流I2がダイオード接続されたトランジスタ(ＱＮ３)１０６に流れ、ダイオード接続されたトランジスタ(ＱＮ３)１０６に流れる定電流I2をカレントミラー回路でコピーすることで、定電流ib4，ib1，ib2・・・を生成することができる。つまりトランジスタ(ＱＮ４)１０７，トランジスタ(ＱＮ５)１０８，トランジスタ(ＱＮ６)１０８がそれぞれダイオード接続されたトランジスタ(ＱＮ３)１０６とカレントミラー回路を構成することにより、ダイオード接続されたトランジスタ(ＱＮ３)１０６に流れる電流I2をコピーした電流ib4，ib1，ib2を生成すること
ができる。なお、トランジスタ(ＱＮ３)１０６と組み合わされて(第１の)カレントミラー回路を構成するトランジスタ(ＱＮ４)１０７，(第２の)カレントミラー回路を構成するトランジスタ(ＱＮ５)１０８，(第３の)カレントミラー回路を構成するトランジスタ(ＱＮ６)１０８の寸法比をトランジスタ(ＱＮ３)１０６と同じものにすればib4，ib1，ib2はそれぞれ電流I2と同じものにすることができ、寸法比を変えることでib4，ib1，ib2の電流値を任意に設定することもでき、各カレントミラー回路で生成されたib4，ib1，ib2の電流を図５に示す発振器、誤差増幅器、コンパレータなどを動作させるための基準電流又はバイアス電流として用いることができる。

また、トランジスタ(ＱＮ３)１０６〜トランジスタ(ＱＮ６)１０９を省略して、定電圧Vref1および定電流I2を出力する定電流・定電圧回路としてもよい。この場合、定電流I2は、カレントミラー回路への入力に限らず各種回路の基準電流として用いることができる。
［実施形態２］
図２は本発明の第２の実施形態に係る定電流・定電圧回路の構成を示す回路ブロック図である。図２の定電流・定電圧回路においては、図１に示した第１の実施形態に係るオペアンプ１０２に代えて、差動増幅器とこの差動増幅器の出力が入力されるソース接地増幅回路により基準電圧出力バッファを構成したものである。

図２に示した回路を説明すると、基準電圧生成回路１００は、公知のデプレッションMOSFETを用いた基準電圧生成回路やバンドギャップリファレンス回路等で構成され、温度や電源電圧に対する出力電圧変動が小さいものとなるようにされる。この点は図１に説明したのと同様である。基準電圧生成回路１００の後段には、一般的に定電圧出力値を所望の電圧値に設定し、且つ図５に示すように後段の発振器、誤差増幅器、コンパレータ等を駆動するために十分な電流供給能力を確保するために、差動増幅器２１０と(第１の)ソース接地増幅器(以下では、単に‘ソース接地’と呼ぶ)２２０の２段増幅器からなる基準電圧出力バッファ２００と、図１に示したおよびトリミングを行っても総抵抗値が変わらない基準電圧トリミング回路１０３とが設けられる。図２において基準電圧トリミング回路１０３は、抵抗R1(１３０)と抵抗R2(１４０)とが直列接続され抵抗R1(１３０)と抵抗R2(１４０)の接続点から出力を取り出し、これを差動増幅器２１０の非反転入力端子(IN+)に接続する。一方、基準電圧生成回路１００の出力Vrefは差動増幅器２１０の反転入力端子(IN-)に与える。なお、図中の(第１の)ソース接地２２０を構成するトランジスタ２２２のゲート・ドレイン間に接続される抵抗２２３およびコンデンサ２２４は増幅器（基準電圧出力バッファ２００）の発振を防ぎ、安定動作させるためのものである。

基準電圧出力バッファ２００の出力((第１の)ソース接地２２０の出力)には電圧トリミング回路１０３が接続され、抵抗R1(１３０)と抵抗R2(１４０)の接続点は上述したように差動増幅器２１０の非反転入力端子(IN+)にフィードバックされる。差動増幅器２１０の２つの入力間は仮想短絡となっていることから、非反転入力端子電圧と反転入力端子電圧は等しくなり、抵抗R1(１３０)と抵抗R2(１４０)の両端電圧(接続点)には反転入力端子にかかる基準電圧Vrefが現れる。このVrefと直列抵抗R1(１３０)と抵抗R2(１４０)により基準電圧出力バッファ２００の出力電圧Vref1はVref1=Vref×(R1+R2)/R2となり、定電圧が得られる。ここでプロセスばらつきにより基準電圧生成回路１００のVrefの値が設計値から外れたものであったとすると、Vref1には所望の電圧値が得られないため、電圧トリミング回路１０３の抵抗R1，R2を調整してVref1を所望の定電圧となるよう調整する。

抵抗R1(１３０)と抵抗R2(１４０)に流れる電流I1はVref1/(R1+R2)によって決まり、Vref1は電源電圧や温度による依存性は小さいが、抵抗R1，R2は温度特性を持つため、I1はこれらの抵抗の温度特性に依存した温度特性を示す。従い、温度特性の小さい定電流を生成するためには、抵抗R1(１３０)および抵抗R2(１４０)として温度依存性のない素子または
温度依存性を打ち消しあう素子の組み合わせを選べばよい。

また出力電圧Vref1を調整するためには図３で説明したように抵抗R1，R2をトリミングする。このトリミング回路は前述したようにトリミング前後においても総抵抗値(R1＋R2)は常に等しくなる。このような構成にすることでプロセスばらつきを調整するトリミングを行なっても抵抗R1，R2に流れる電流I1になんら影響を及ぼさず、定電流源とみなすことができる。これにより図２に示した第２の実施形態に係る定電流・定電圧回路においても特別の定電流源を設けなくても定電圧と定電流を同時に得ることができる。

ここまでの説明において図２に示した定電流・定電圧回路で定電流I1が得られ、電流I1は図２から分かるとおり、図中のMOSFET(ＱＰ１)２２１，MOSFE(ＱＮ１)２２２に流れる電流Ip1，In1の差となっている。また、MOSFET(ＱＰ１)２２１とMOSFET(ＱＰ３)２０２がカレントミラー回路を構成していて、MOSFET(ＱＰ１)２２１に流れる電流Ip1はMOSFET(ＱＰ３)２０２に流れる定電流（（電源電圧VDD−MOSFET(ＱＰ３)２０２の閾値電圧）／抵抗Ｒｂ２０１の抵抗値）にほぼ等しい）をコピーした定電流であるから、MOSFE(ＱＮ１)２２２に流れる電流In1も定電流となっていることが分かる。更に、ゲート電圧をそれぞれMOSFET(ＱＰ１)２２１とMOSFET(ＱＮ１)２２２のゲート電圧と等しくし、MOSFETの寸法をそれぞれMOSFET(ＱＰ１)２２１とMOSFET(ＱＮ１)２２２と同じにしたMOSFET(ＱＰ２)２３１，MOSFET(ＱＮ２)２３２からなる第２のソース接地増幅器２３０を接続すると、第２のソース接地２３０の各トランジスタ２３１，２３２に流れる電流Ip2，In2はそれぞれ電流Ip1，In1と等しくなり、これらも定電流となる。

更にトランジスタ(ＱＰ２)２３１とトランジスタ(ＱＮ２)２３２のドレイン端子同士の接続点とGND間にダイオード接続されたMOSFET(ＱＮ３)１０６を接続すると、これに流れる電流I2にはトランジスタ(ＱＰ２)２３１とMOSFET(ＱＮ２)２３２に流れる電流Ip2，In2の差となる電流が流れるため、定電流が得られる。

このトランジスタ(ＱＮ３)１０６に流れる電流I2をカレントミラー回路１０７，１０８，１０９・・でコピーすることで、定電流ib4，ib1，ib2，・・・を生成することができる。定電流ib4，ib1，ib2の電流値はトランジスタ(ＱＮ３)１０６に対するトランジスタ(ＱＮ４)１０７，トランジスタ(ＱＮ５)１０８，トランジスタ(ＱＮ６)１０９の寸法比を変えることで任意に設定することができ、これらを図５に示す発振器、誤差増幅器、コンパレータ等を動作させるための基準電流またはバイアス電流として用いることができる。また、MOSFET(ＱＰ１)２２１およびMOSFET(ＱＮ１)２２２に対するMOSFET(ＱＰ２)２３１およびMOSFET(ＱＮ２)２３２の寸法比を調整することにより、定電流ib4，ib1，ib2の電流値を調整することもできる。なお、電源電圧VDDが変動しても電流I2,定電流ib4，ib1，ib2が変動しないようにするために、MOSFET(ＱＰ１)２２１に対するMOSFET(ＱＰ２)２３１の寸法比とMOSFET(ＱＮ１)２２２に対するMOSFET(ＱＮ２)２３２寸法比を等しくしておくとよい。

図２に示した定電流・定電圧回路においては第２のソース接地２３０を含めた基準電圧出力バッファ２００にて基準電流を生成するため、基準電圧出力バッファ２００自体を駆動するための基準電流ib（これは図２に示すように、差動増幅器２００，第１のソース接地２２０および第２のソース接地２３０のバイアス電流を決定する電流である）については、別途に基準電流ibを生成する回路が必要となる。しかし基準電流ibは基準電圧出力バッファ２００を動作させるための精度があれば十分であることから、図２の左端に示すような抵抗Rb２０１を用いた簡易定電流源でよい。この基準電流ibの電源電圧、温度に対する変動を抑えたい場合の簡便な電流源回路として、例えば図４に示す回路を用いることもできる。すなわち図４は本発明の第２の実施形態に係る基準電圧出力バッファの基準電流を生成する電流源回路であり、ＮＰＮトランジスタ(ＱＢ１)３０１のベース・エミッタ間
電圧ＶBE(＝ダイオード順方向電圧)を抵抗R3(３０２)に印加して得られる電流ＶBE／R3を、MOSFET（ＱＮ７）３０３を通じてMOSFET(ＱＰ３)３０４(図２に示したMOSFET(ＱＰ３)２０２に同じ)に流すようにしたものである。このような簡便な定電流源を用いれば回路規模を大幅に大きくすることなく、抵抗Rb２０１を使う場合よりも電源電圧変動に対する電流変動を小さくすることができる。

本発明の第１の実施形態に係る定電流・定電圧回路の構成を示す回路ブロック図である。 本発明の第２の実施形態に係る定電流・定電圧回路の構成を示す回路ブロック図である。 本発明の実施形態に係る定電流・定電圧回路に用いる基準電圧トリミング回路を示す図である。 本発明の第２の実施形態に係る基準電圧出力バッファの基準電流を生成する電流源回路を示す図である。 従来の定電流・定電圧回路の構成を示すブロック図である。

符号の説明

100 基準電圧生成回路
102 オペアンプ(ＯＰ１)
103 トリミング回路
104 (第１の)出力トランジスタ
105 (第２の)出力トランジスタ
106 ダイオード接続トランジスタ
107 (第１の)カレントミラー回路
108 (第２の)カレントミラー回路
109 (第３の)カレントミラー回路
200 基準電圧出力バッファ
210 差動増幅器
220 (第１の)ソース接地増幅器
230 (第２の)ソース接地増幅器
301 ＮＰＮトランジスタ
302 抵抗
303 MOSFET
304 MOSFET

Claims (7)

1. 基準電圧生成回路、基準電圧出力バッファおよびトリミングがなされる分圧抵抗を有する定電流・定電圧回路において、
   前記基準電圧出力バッファの出力は第１のMOSFETのゲートに接続され、該第１のMOSFETのドレインは前記分圧抵抗に接続され、該分圧抵抗はトリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなるようにされ、
   前記第１のMOSFETのドレイン電圧の前記分圧抵抗による分圧および前記基準電圧生成回路の出力が前記基準電圧出力バッファに入力され、
   前記トリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなる分圧抵抗は、複数の抵抗の直列接続からなる第１の抵抗群と、該第１の抵抗群と同数且つ対応する抵抗の値が同じにされた抵抗の直列接続からなる第２の抵抗群とが直列接続されてなり、トリミング対象の抵抗にはその両端を短絡可能にするMOSFETを各々設け、前記第１の抵抗群と前記第２の抵抗群の対応する２つの抵抗にそれぞれ設けられた２つの前記MOSFETのゲートに異なる２値信号が入力されるようにし、前記対応する２つの抵抗の一方のみがトリミングされるよう構成し、
   さらに前記第１のMOSFETと同じ導電型の第２のMOSFETを前記第１のMOSFETに並列に接続し、前記第２のMOSFETの電流出力および前記第１のMOSFETのドレイン電圧をそれぞれ前記定電流・定電圧回路の定電流出力および定電圧出力とする、
   ことを特徴とする定電流・定電圧回路。
2. 基準電圧生成回路、基準電圧出力バッファおよびトリミングがなされる分圧抵抗を有する定電流・定電圧回路において、
   前記基準電圧出力バッファの出力は第１のMOSFETのゲートに接続され、該第１のMOSFETのドレインは前記分圧抵抗に接続され、該分圧抵抗はトリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなるようにされ、
   前記第１のMOSFETのドレイン電圧の前記分圧抵抗による分圧および前記基準電圧生成回路の出力が前記基準電圧出力バッファに入力され、
   前記トリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなる分圧抵抗は、複数の抵抗の直列接続からなる第１の抵抗群と、該第１の抵抗群と同数且つ対応する抵抗の値が同じにされた抵抗の直列接続からなる第２の抵抗群とが直列接続されてなり、トリミング対象の抵抗にはその両端を短絡可能にするMOSFETを各々設け、前記第１の抵抗群と前記第２の抵抗群の対応する２つの抵抗にそれぞれ設けられた２つの前記MOSFETのゲートに異なる２値信号が入力されるようにし、前記対応する２つの抵抗の一方のみがトリミングされるよう構成し、
   さらに前記第１のMOSFETと同じ導電型の第２のMOSFETを前記第１のMOSFETに並列に接続し、該第２のMOSFETの出力にダイオード接続された前記第１のMOSFETとは別の導電型の第３のMOSFETを接続し、該第３のMOSFETにカレントミラー回路を接続し、該カレントミラーの電流出力および前記第１のMOSFETのドレイン電圧をそれぞれ前記定電流・定電圧回路の定電流出力および定電圧出力とする、
   ことを特徴とする定電流・定電圧回路。
3. 前記第３のMOSFETに複数のカレントミラー回路を並列接続したことを特徴とする請求項２記載の定電流・定電圧回路。
4. 基準電圧生成回路、基準電圧出力バッファおよび該基準電圧出力バッファの出力電圧を分圧する分圧抵抗を有し、該分圧回路による分圧および前記基準電圧生成回路の出力が前記基準電圧出力バッファに入力され、前記基準電圧出力バッファは、相補関係にある２つのMOSFETを直列接続して構成される第１の出力段と、該第１の出力段に並列接続され相補関係にある２つのMOSFETを直列接続して構成される第２の出力段を備え、前記分圧回路は前記第１の出力段に接続され、前記第２の出力段を構成する前記２つのMOSFETの接続点にカレントミラー回路を接続してなる定電流・定電圧回路。
5. 前記基準電圧出力バッファは差動増幅回路を有し、該差動増幅回路と前記第１の出力段が２段増幅回路を構成し、前記第１および第２の出力段がソース接地増幅回路であることを特徴とする請求項４記載の定電流・定電圧回路。
6. 前記基準電圧出力バッファの出力電圧を分圧する前記分圧抵抗は、プロセスばらつき等による出力電圧変動を抵抗値の分圧比調節により抑えるトリミング回路を含み、且つトリミングにより抵抗を調整しても分圧比が変わるのみで抵抗値の総和は同じとなるよう構成した請求項４または５記載の定電流・定電圧回路。
7. 前記分圧抵抗は、複数の抵抗の直列接続からなる第１の抵抗群と、該第１の抵抗群と同数且つ対応する抵抗の値が同じにされた抵抗の直列接続からなる第２の抵抗群とが直列接続されてなり、トリミング対象の抵抗にはその両端を短絡可能にするMOSFETを各々設け、前記第１の抵抗群と前記第２の抵抗群の対応する２つの抵抗にそれぞれ設けられた２つのMOSFETのゲートに異なる２値信号が入力されるようにし、前記対応する２つの抵抗の一方のみがトリミングされるよう構成したことを特徴とする請求項４ないし６のいずれか１項に記載の定電流・定電圧回路。

Images