JPH01117427A - 基準電圧設定回路 - Google Patents
基準電圧設定回路Info
- Publication number
- JPH01117427A JPH01117427A JP27514387A JP27514387A JPH01117427A JP H01117427 A JPH01117427 A JP H01117427A JP 27514387 A JP27514387 A JP 27514387A JP 27514387 A JP27514387 A JP 27514387A JP H01117427 A JPH01117427 A JP H01117427A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output
- trimming
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009966 trimming Methods 0.000 claims abstract description 30
- 239000000872 buffer Substances 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 241000772415 Neovison vison Species 0.000 description 1
- 244000208734 Pisonia aculeata Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Control Of Voltage And Current In General (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔腫東上の利用分野〕
本発明は基準電圧設定回路に関し、１９にトリミング回
路を有する１準電圧設定回路に関する。
路を有する１準電圧設定回路に関する。
従来、この種の基準電圧設定回路蝶第４図に示す如く、
トリミング回路９３を分圧回路９１とバッファ回路９２
とから構成されている。トリミング回路９３は（この例
でｌ’（＝４ビットのトリミング回路としている）両端
に共通パッドＰＡＵＧとトリミングパッドＰＡＤ ＋
（＠ ”Ｏｇ Ｚ ＠ ２ ａ ｊ ）を有し切断する
ことのできるフェーズＰｉと、ＰＡＤｉにつながる電流
制限用抵抗１％匂２ユ（ｉ＝ｏ、１，２゜３）と、更に
それにつながるゲート共通のＮチャネルのＭＯ８ＦＥＴ
Ｑｚｉ＋ｔと１にそれにつながるプルアップ抵抗Ｒｓ
ｉ十１と、該ゲート共通のＭＯ−８ＦＢＴＱｚｉ＋１の
ゲートにつながるプルアップ抵抗Ｒｚｚとを有し、プル
アップ抵抗Ｒ２ｔ、ＲＩｓ１゜Ｒ３２，Ｒ３３，Ｒ３４
の共通忙接続した部分を電源（ＶＤＤ）Ｉ／ｃ１．共通
バッドＰＡＤＧｅグランド（Ｖ、−に接続し、共通ゲー
ト電極をパフｆｐＡＤｅし、プルアラで抵抗ａす２上と
ＭＯ８ＦＥＴ喝にとトノ接続点からトリミング出力８ｉ
＋１を得ている。
トリミング回路９３を分圧回路９１とバッファ回路９２
とから構成されている。トリミング回路９３は（この例
でｌ’（＝４ビットのトリミング回路としている）両端
に共通パッドＰＡＵＧとトリミングパッドＰＡＤ ＋
（＠ ”Ｏｇ Ｚ ＠ ２ ａ ｊ ）を有し切断する
ことのできるフェーズＰｉと、ＰＡＤｉにつながる電流
制限用抵抗１％匂２ユ（ｉ＝ｏ、１，２゜３）と、更に
それにつながるゲート共通のＮチャネルのＭＯ８ＦＥＴ
Ｑｚｉ＋ｔと１にそれにつながるプルアップ抵抗Ｒｓ
ｉ十１と、該ゲート共通のＭＯ−８ＦＢＴＱｚｉ＋１の
ゲートにつながるプルアップ抵抗Ｒｚｚとを有し、プル
アップ抵抗Ｒ２ｔ、ＲＩｓ１゜Ｒ３２，Ｒ３３，Ｒ３４
の共通忙接続した部分を電源（ＶＤＤ）Ｉ／ｃ１．共通
バッドＰＡＤＧｅグランド（Ｖ、−に接続し、共通ゲー
ト電極をパフｆｐＡＤｅし、プルアラで抵抗ａす２上と
ＭＯ８ＦＥＴ喝にとトノ接続点からトリミング出力８ｉ
＋１を得ている。
分圧回路９、ｌ熔１，２つの基準電位ｖＡ、ＶＢｔ劫と
して、２’−１個の抵抗Ｒｊ（ｊ＝１〜１５）ｔ−２つ
の基準電位間に直列に接続して分圧し、ＮチャネルのＭ
Ｏ８ＦＥＴＱ、〜Ｑｔｓ ｅ ＱＩ Ｏ１−Ｑｌ。８゜
Ｑ１１１鴫１１４．Ｑ１２１−４１２２と、コンプリメ
ンタリ出力ｔもつバッファＧＯＩ〜ＧＯ４で構成される
１／２ 選択回路に各抵抗１’Ｌｊにより分圧さ五る電
位を入れて分圧出力５１得ている。なおこの時１７２Ｎ
選択回路は一般的に第３表に示すように、ハミングの距
離Ｎのコード（例えばバイナリコード）で決められる分
圧出力５１ｉ得る。
して、２’−１個の抵抗Ｒｊ（ｊ＝１〜１５）ｔ−２つ
の基準電位間に直列に接続して分圧し、ＮチャネルのＭ
Ｏ８ＦＥＴＱ、〜Ｑｔｓ ｅ ＱＩ Ｏ１−Ｑｌ。８゜
Ｑ１１１鴫１１４．Ｑ１２１−４１２２と、コンプリメ
ンタリ出力ｔもつバッファＧＯＩ〜ＧＯ４で構成される
１／２ 選択回路に各抵抗１’Ｌｊにより分圧さ五る電
位を入れて分圧出力５１得ている。なおこの時１７２Ｎ
選択回路は一般的に第３表に示すように、ハミングの距
離Ｎのコード（例えばバイナリコード）で決められる分
圧出力５１ｉ得る。
バッファ回路９２は負荷ｔ−駆動するためのもので正転
アンプＡＯＩにより構成されるが、出力αｎは正転アン
プＡＯＩのオフセット電位や直線性と抵抗Ｒ１〜Ｒ１５
の相対精度の影響をうける為、ＰＡＤ Ｃの電位を電源
電位として正転アンプ人Ｏ１の出力電位■ｏＬとＰＡＤ
Ｃｏ’ＩＣ位をグランド電位＃Ｉ３表 として正転アンプ鳥！の出力電位ｖｏ■を測定し、それ
くよって正転アンプＡ＠１の出力電位が、定めらし＊
ｍ！ 圧範囲Ｖ 魯ｆ、 Ｖ ｏｒｓ （例えば２．５
Ｖ±ｌ ＱｍＶ ）になるよりに７ネーズＦ・〜Ｆ３の
切断を決めるトリミング出力のコード値Ｘが以下のよう
にして決められる。
アンプＡＯＩにより構成されるが、出力αｎは正転アン
プＡＯＩのオフセット電位や直線性と抵抗Ｒ１〜Ｒ１５
の相対精度の影響をうける為、ＰＡＤ Ｃの電位を電源
電位として正転アンプ人Ｏ１の出力電位■ｏＬとＰＡＤ
Ｃｏ’ＩＣ位をグランド電位＃Ｉ３表 として正転アンプ鳥！の出力電位ｖｏ■を測定し、それ
くよって正転アンプＡ＠１の出力電位が、定めらし＊
ｍ！ 圧範囲Ｖ 魯ｆ、 Ｖ ｏｒｓ （例えば２．５
Ｖ±ｌ ＱｍＶ ）になるよりに７ネーズＦ・〜Ｆ３の
切断を決めるトリミング出力のコード値Ｘが以下のよう
にして決められる。
・・・・・・・・・ （１）
こうしてＸが決められ、該当するビットが１なら該当す
るフューズＦｉｔ−切断することになる。
るフューズＦｉｔ−切断することになる。
しかしながら正転アンプＡ＠１の直線性、または抵抗Ｒ
Ｉｌ〜Ｒ１５の相対精度が悪いと（１）式によ、って計
算してフューズを切断しても定められた電圧範囲Ｖ・±
ｖｏＤに入らない恐れがある（例えばコード値）（＝７
でフューズを切断したが、実際には一正転アンプＡ、１
の出力電位が低くなってＶｏ±ＶｏＤＯ範囲を超えコー
ド値Ｘ＝８のほうがよかった場合など）。
Ｉｌ〜Ｒ１５の相対精度が悪いと（１）式によ、って計
算してフューズを切断しても定められた電圧範囲Ｖ・±
ｖｏＤに入らない恐れがある（例えばコード値）（＝７
でフューズを切断したが、実際には一正転アンプＡ、１
の出力電位が低くなってＶｏ±ＶｏＤＯ範囲を超えコー
ド値Ｘ＝８のほうがよかった場合など）。
つまり、第３表に示すようにＮビットのトリミング出力
がハミングの距離Ｎのコード（例えばバになるよって設
定したにもかかわらずその電圧範囲内に入らない場合が
起こり得ることになる。
がハミングの距離Ｎのコード（例えばバになるよって設
定したにもかかわらずその電圧範囲内に入らない場合が
起こり得ることになる。
なおコンプリメンタリ出力をもつバッファＧ・。
〜Ｇ＠４の代りにインバータ２個を直列に接続した回路
を代用しても同じである。
を代用しても同じである。
上述し友従来の基準電圧設定回路ではＮビットのトリミ
ングパッド項式ングの距＠Ｎのコード（例えばバイナリ
コード）となっている為、基準電圧設定回路の出力電圧
を定められた電圧範囲内くなるようトリミングをし友に
もかかわらず、正転アンプの直線性または抵抗の相対精
度の悪さなどから定められた電圧範囲外と、なってしま
う恐れがある。
ングパッド項式ングの距＠Ｎのコード（例えばバイナリ
コード）となっている為、基準電圧設定回路の出力電圧
を定められた電圧範囲内くなるようトリミングをし友に
もかかわらず、正転アンプの直線性または抵抗の相対精
度の悪さなどから定められた電圧範囲外と、なってしま
う恐れがある。
〔問題点を解決するための手段〕 −
本発明の基準電圧設定回路は、切断することのできるフ
ューズと、該フューズ切断するためのトリミングパッド
と、核フ】−ズの切断状態により論理悄＠を得る手段を
持つＮビットのトリミング回路と、該Ｎビットのトリミ
ング回路の出力により２つの基準電位間で１７２Ｎにほ
ぼ均等に分圧し、そのうちの１つの電位ｔａ択する手段
を有するＮビットの分圧回路と、核Ｎビットの分圧回路
の出力により負荷を駆動する為のバッファ回路とを有す
る基準電圧設定回路において、該トリミング回路の出力
がハミングの距ＰＪ１で表０されるコードであることｖ
ｉ″特徴とするものである。
ューズと、該フューズ切断するためのトリミングパッド
と、核フ】−ズの切断状態により論理悄＠を得る手段を
持つＮビットのトリミング回路と、該Ｎビットのトリミ
ング回路の出力により２つの基準電位間で１７２Ｎにほ
ぼ均等に分圧し、そのうちの１つの電位ｔａ択する手段
を有するＮビットの分圧回路と、核Ｎビットの分圧回路
の出力により負荷を駆動する為のバッファ回路とを有す
る基準電圧設定回路において、該トリミング回路の出力
がハミングの距ＰＪ１で表０されるコードであることｖ
ｉ″特徴とするものである。
久（本発明の実施例について図面を参照して説明する。
第１０は本発明の基準電圧設定回路の一実施例の（ロ）
略図である。この基準電圧設定回路は、分圧回路９４と
、第４図と同じトリミング回路９３およびバッファ回路
９２とから構成されている。
略図である。この基準電圧設定回路は、分圧回路９４と
、第４図と同じトリミング回路９３およびバッファ回路
９２とから構成されている。
分圧回路９４は２つの基準電位ｖＡｖＢｔ−人力として
、２ 個の抵抗用（ｊ＝１〜１５）ｉ２つの基準電位
間に直列に接続して分圧し、ＮチャネルのＭＯ８ＦｇＴ
Ｑ、−４１６、Ｑｌ Ｏｔ−４ｔ ｏ ｓ 、Ｑｌ １
ｔ 〜Ｑ１ｔ４Ｑｌ ２１−Ｑｌ ２２と、コンプリ
メンタリ出力をもつバッファＧｏｌ−ＧＯ４とで構成さ
れ、ハミングの□距１１１＃１のコードで決まる１／２
Ｎ選択回路に６鄭ｊより分圧される電位を入れて分圧出
力５１ｔ−得ている。トリミング出力と分圧回路９４の
出力電位５１との関係ｔ−第１表に示すが、トリミング
出力の隣接するコード間食てのハミングの距離は１とな
っている。
、２ 個の抵抗用（ｊ＝１〜１５）ｉ２つの基準電位
間に直列に接続して分圧し、ＮチャネルのＭＯ８ＦｇＴ
Ｑ、−４１６、Ｑｌ Ｏｔ−４ｔ ｏ ｓ 、Ｑｌ １
ｔ 〜Ｑ１ｔ４Ｑｌ ２１−Ｑｌ ２２と、コンプリ
メンタリ出力をもつバッファＧｏｌ−ＧＯ４とで構成さ
れ、ハミングの□距１１１＃１のコードで決まる１／２
Ｎ選択回路に６鄭ｊより分圧される電位を入れて分圧出
力５１ｔ−得ている。トリミング出力と分圧回路９４の
出力電位５１との関係ｔ−第１表に示すが、トリミング
出力の隣接するコード間食てのハミングの距離は１とな
っている。
ここでＰＡＤ Ｃの電位を電源電位、グランド電位にし
て、それぞれの時の正転アンプＡｅｔの出力電位すなわ
ちバッファ回路９２の出力電位Ｖ。ＬｖｏＨを測定して
足められた電圧範囲Ｖ。士Ｖ。ＤＫなるようにフユーズ
Ｆ、−，＝Ｆ、の切断を決める。
て、それぞれの時の正転アンプＡｅｔの出力電位すなわ
ちバッファ回路９２の出力電位Ｖ。ＬｖｏＨを測定して
足められた電圧範囲Ｖ。士Ｖ。ＤＫなるようにフユーズ
Ｆ、−，＝Ｆ、の切断を決める。
・・・・・・・・・ （２）
、（２）式によってＹｔ−求め、第１表のノ・ミンクの
距離１のコード表により、その前後の電位を与えるコー
ドとを見くらべて３つのコードの同一の状態の部分を読
みとり、該当するフューズＦｉｔ−切断後。
距離１のコード表により、その前後の電位を与えるコー
ドとを見くらべて３つのコードの同一の状態の部分を読
みとり、該当するフューズＦｉｔ−切断後。
第１表
再度ＰＡＤＣの電位をかえてバッフ７回路９２の出力電
位Ｉｆｔ：ＩＩＩＩ定して（２１式で再計算し、再度求
めたＹでもって残ったフユーズの切断場所を決めて切断
すれば、定められた電圧範囲内により入れやすくなる。
位Ｉｆｔ：ＩＩＩＩ定して（２１式で再計算し、再度求
めたＹでもって残ったフユーズの切断場所を決めて切断
すれば、定められた電圧範囲内により入れやすくなる。
例えばＹ＝２となった時にはトリミング出力８４＝＠０
”、８３＝＠１″となるようにフユーズＦ２ｔ−切断し
ておき、再度測定計算後のＹの値でフユーズＦＯとＦｌ
の切断状態を決めることになる。
”、８３＝＠１″となるようにフユーズＦ２ｔ−切断し
ておき、再度測定計算後のＹの値でフユーズＦＯとＦｌ
の切断状態を決めることになる。
なｐコンプリメンタリ出力をもつバフ７アＧＯＩ〜ＧＯ
４はインバータ２個ｔ″厘列接続した回路で代用しても
同じである。
４はインバータ２個ｔ″厘列接続した回路で代用しても
同じである。
第２図は本発明の基準電圧設定回路の他の実施例の回路
図である。この基準電圧設定回路は、第４図と同じ分圧
回路９１．トリミング回路９３゜バッファ回路９２と、
排他的論理和の否定ゲートである一致ゲー）Ｇｌｌ〜Ｇ
１３ｔ−使用して構成している。これは従来と同じ分圧
回路９１と１致グー）Ｇｌ １〜Ｇ１３を使用して第１
図に示す分圧回路９４と同じ動作をするようにしている
もので、５１１表と第３表の比較により以下に示す関係
式が成立している。
図である。この基準電圧設定回路は、第４図と同じ分圧
回路９１．トリミング回路９３゜バッファ回路９２と、
排他的論理和の否定ゲートである一致ゲー）Ｇｌｌ〜Ｇ
１３ｔ−使用して構成している。これは従来と同じ分圧
回路９１と１致グー）Ｇｌ １〜Ｇ１３を使用して第１
図に示す分圧回路９４と同じ動作をするようにしている
もので、５１１表と第３表の比較により以下に示す関係
式が成立している。
なお第４表のトリミング出力８１．８２．８３゜８４１
−Ｗ、Ｘ、Ｙ、ＺとＬ、！３表Ｏ） ！Ｊ ｌ／グ出力
８１，８２，８３，８４１’Ａ、Ｂ、Ｃ，Ｄとしている
。
−Ｗ、Ｘ、Ｙ、ＺとＬ、！３表Ｏ） ！Ｊ ｌ／グ出力
８１，８２，８３，８４１’Ａ、Ｂ、Ｃ，Ｄとしている
。
第３図は本発明の基準電圧設定回路の更に他の実施歯の
回路図である。この基準電圧設定回路は。
回路図である。この基準電圧設定回路は。
第２表に示すハミングの距離１のコードに対応した分圧
回路９５を有して匹て（２）式を以下に示す（４）式に
する。
回路９５を有して匹て（２）式を以下に示す（４）式に
する。
≦Ｖ ｏ ＋ Ｖ ｏ Ｄ ・・・・・・・
・・・・・ （４）それ以外は全＜４１図の実施例と同
じ動作をする。
・・・・・ （４）それ以外は全＜４１図の実施例と同
じ動作をする。
なお分圧回路のＭＯ８ＦＷ、Ｔスイ、チはＮチャネルタ
イプとしたが、Ｐチャネルタイプでも、Ｐチャネル、Ｎ
チャネルを温存させてもＰ１様の動作をさせることがで
き、トリミング回路のプリアップ抵抗はＭＯ８ＰＥＴｔ
−使用しても同様の動作をさせるζＲ３４の抵抗をプル
ダクノ形式とし九場合にはＮチャネルのＭＯＳＦＥＴ
Ｑ２１−呪２４はＰチャネル０Ｍ０８ＦＥＴとすれば同
様の動作をさせることができる。
イプとしたが、Ｐチャネルタイプでも、Ｐチャネル、Ｎ
チャネルを温存させてもＰ１様の動作をさせることがで
き、トリミング回路のプリアップ抵抗はＭＯ８ＰＥＴｔ
−使用しても同様の動作をさせるζＲ３４の抵抗をプル
ダクノ形式とし九場合にはＮチャネルのＭＯＳＦＥＴ
Ｑ２１−呪２４はＰチャネル０Ｍ０８ＦＥＴとすれば同
様の動作をさせることができる。
また、更に上述の説ｄＡＦｉＮ＝４ピッ）Ｑ場合であっ
た’Ｂｔ、 Ｎがそれ以外の場合でも同様に動作させる
ことができる。
た’Ｂｔ、 Ｎがそれ以外の場合でも同様に動作させる
ことができる。
！２表
〔発明の効果〕
以上説明したように本発明は、ハミングの距離１のコー
ドをトリミングのコードとして用いることにより、正転
アンプの出力電位ｔ−足められ九電圧範囲内に入れやす
くなる。
ドをトリミングのコードとして用いることにより、正転
アンプの出力電位ｔ−足められ九電圧範囲内に入れやす
くなる。
第１Ｅは本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は本発明のさらに他の実施
例の回路図、第４図は従来例の回路図である。 ■ ・・・・・・第一の基準電位、ＶＢ・・・・・・第
二の基準ム 電位、Ａ＠、・・・・・・正転アンプ、ＩＮ・・・・・
・正転アンプの入力、ＯＵＴ・・・・・・正転アンプの
出力、９２・・・・・・２１７７回路、９３・・・・・
・トリミング回路、９４分圧回路、９５・・・・・・分
圧回路、Ｒ１−Ｒ１５・・・・・・同一抵抗値の抵抗１
．Ｑト呪１６．、Ｑ１Ｇ１〜Ｑｔｏａ。 Ｑｌｔ １−Ｑｌ １ ａ 、Ｑｔ ２ ｔ〜Ｑ１２２
・・・・・・ＮチャネルのＭＯ３ＦＥＴ、Ｑ・ｌ〜Ｇ・
４・・・・・・コ／プリメ／タリ出力ヲ持つバッファ、
Ｑｘｔ〜Ｑ口・・・・・・ＮチャネルＭＯ８ＦＥＴ％几
３１〜几３４・・・・・グルアップ抵抗、Ｒ２ｔ・・・
・・・プルアップ抵抗、ＰＡＤＣ・・・・・・パラｌ’
、ＰＡＤＧ・・・・・・共通パッド、ＰＡＤＯ〜３・・
・・・・トリミングパッド、几４１−几４４・・・・・
・電流制限用抵抗、Ｆ・〜Ｆ３・・・・・グユーズ。 代理人 弁理士 内 原 晋
他の実施例の回路図、第３図は本発明のさらに他の実施
例の回路図、第４図は従来例の回路図である。 ■ ・・・・・・第一の基準電位、ＶＢ・・・・・・第
二の基準ム 電位、Ａ＠、・・・・・・正転アンプ、ＩＮ・・・・・
・正転アンプの入力、ＯＵＴ・・・・・・正転アンプの
出力、９２・・・・・・２１７７回路、９３・・・・・
・トリミング回路、９４分圧回路、９５・・・・・・分
圧回路、Ｒ１−Ｒ１５・・・・・・同一抵抗値の抵抗１
．Ｑト呪１６．、Ｑ１Ｇ１〜Ｑｔｏａ。 Ｑｌｔ １−Ｑｌ １ ａ 、Ｑｔ ２ ｔ〜Ｑ１２２
・・・・・・ＮチャネルのＭＯ３ＦＥＴ、Ｑ・ｌ〜Ｇ・
４・・・・・・コ／プリメ／タリ出力ヲ持つバッファ、
Ｑｘｔ〜Ｑ口・・・・・・ＮチャネルＭＯ８ＦＥＴ％几
３１〜几３４・・・・・グルアップ抵抗、Ｒ２ｔ・・・
・・・プルアップ抵抗、ＰＡＤＣ・・・・・・パラｌ’
、ＰＡＤＧ・・・・・・共通パッド、ＰＡＤＯ〜３・・
・・・・トリミングパッド、几４１−几４４・・・・・
・電流制限用抵抗、Ｆ・〜Ｆ３・・・・・グユーズ。 代理人 弁理士 内 原 晋
Claims (1)
- 切断することのできるフューズと、該フューズを切断す
るためのトリミングパッドと、該フューズの切断状態に
より論理情報を得る手段を持つＮビットのトリミング回
路と、該Ｎビットのトリミング回路の出力により２つの
基準電位間で１／２＾Ｎにほぼ均等に分圧し、そのうち
の１つの電位を選択する手段を有するＮビットの分圧回
路と、該Ｎビットの分圧回路の出力により負荷を駆動す
る為のバッファ回路とを有する基準電圧設定回路におい
て、該トリミング回路の出力がハミングの距離１で表わ
されるコードであることを特徴とする基準電圧設定回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27514387A JPH01117427A (ja) | 1987-10-29 | 1987-10-29 | 基準電圧設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27514387A JPH01117427A (ja) | 1987-10-29 | 1987-10-29 | 基準電圧設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01117427A true JPH01117427A (ja) | 1989-05-10 |
Family
ID=17551285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27514387A Pending JPH01117427A (ja) | 1987-10-29 | 1987-10-29 | 基準電圧設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01117427A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170820A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体集積回路装置 |
| JPH04170821A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体装置 |
| US6385086B1 (en) | 2000-06-13 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device capable of high speed generation of rewrite voltage |
| US6774703B2 (en) | 2001-09-14 | 2004-08-10 | Renesas Technology Corp. | Semiconductor device |
| JP2009037372A (ja) * | 2007-08-01 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 定電流・定電圧回路 |
-
1987
- 1987-10-29 JP JP27514387A patent/JPH01117427A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04170820A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体集積回路装置 |
| JPH04170821A (ja) * | 1990-11-05 | 1992-06-18 | Nec Kyushu Ltd | 半導体装置 |
| US6385086B1 (en) | 2000-06-13 | 2002-05-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device capable of high speed generation of rewrite voltage |
| US6774703B2 (en) | 2001-09-14 | 2004-08-10 | Renesas Technology Corp. | Semiconductor device |
| KR100478373B1 (ko) * | 2001-09-14 | 2005-03-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| JP2009037372A (ja) * | 2007-08-01 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 定電流・定電圧回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917364A (en) | Bi-directional interface circuit of reduced signal alteration | |
| JP4212309B2 (ja) | 半導体集積回路 | |
| JP3229135B2 (ja) | アナログ／デジタル変換装置 | |
| JP3563295B2 (ja) | 線形的に制御される抵抗性要素の装置 | |
| KR20020015671A (ko) | 시간-디지털 변환기 | |
| WO1999055006A1 (en) | Two stage resistive divider dac using pmos and nmos switches | |
| US5550528A (en) | Matching of digital patterns using analog logic | |
| WO2000069076A1 (en) | Method and apparatus for switching low voltage cmos switches in high voltage digital to analog converters | |
| JPH01117427A (ja) | 基準電圧設定回路 | |
| CN108075750B (zh) | 电流钳位电路 | |
| JP3803505B2 (ja) | 電圧発生回路及びｄ／ａ変換回路 | |
| JPH0377430A (ja) | Ｄ／ａコンバータ | |
| US11979125B2 (en) | Techniques to externally control amplifier gain | |
| US6346906B1 (en) | Thermometric-binary code conversion method, conversion circuit therefor and encoder element circuits used therefor | |
| JPH03205851A (ja) | 半導体集積回路 | |
| US11362668B1 (en) | Leakage compensation for analog decoded thermometric digital-to-analog converter (DAC) | |
| US6150971A (en) | R/2R' ladder switch circuit and method for digital-to-analog converter | |
| JPH06268523A (ja) | Ｄ／ａ変換器 | |
| US20100171645A1 (en) | N-bit adc reader | |
| JPH0528831Y2 (ja) | ||
| JPH0755618Y2 (ja) | 基準電圧設定回路 | |
| US5631650A (en) | Sample/hold free most significant bit comparator using bisection comparators | |
| JP3551200B2 (ja) | デジタル／アナログ変換回路 | |
| CN117470404A (zh) | 用于估计热敏电阻的温度值的电子装置及其方法 | |
| JPH0744255B2 (ja) | 基準電圧設定回路 |