KR100478373B1 - 반도체 장치 - Google Patents

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KR100478373B1
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미하라마사아키
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미쓰비시덴키 가부시키가이샤
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    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc

Abstract

기준 전압 발생 회로의 기준 전압을 퓨즈로 조절하는 경우, 다수의 퓨즈를 절단할 필요가 있으며, 시간이 필요하다. 또한, 미조절에는 퓨즈 회로 면적이 증가하는 경향에 있다. When adjusting the reference voltage of the reference voltage generator circuit with a fuse, it is necessary to cut a large number of fuses, and time is required. In addition, unregulation tends to increase the fuse circuit area.
제어 신호를 고정 배선에 의해 미리 결정해 두는 부분과, 퓨즈에 의해 설정 가능한 부분으로 나눈다. The control signal is divided into a part which is determined in advance by the fixed wiring and a part which can be set by the fuse.

Description

반도체 장치{SEMICONDUCTOR DEVICE} Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 이용하는 전압, 신호 등을 일정값으로 설정하는 회로에 관한 것이다. The present invention relates to a circuit for setting a voltage, a signal, or the like used in a semiconductor device to a constant value.

일반적으로 반도체 장치에 이용되는 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 기준 전압은, 반도체 장치의 제조 조건이나 개개의 반도체 장치인 칩마다 편차를 발생시킨다. Generally, in a reference voltage generator circuit for generating a reference voltage used for a semiconductor device, the reference voltage causes a variation in the manufacturing conditions of the semiconductor device and each chip which is an individual semiconductor device.

이 때문에, 각 칩마다 일정한 기준 전압을 얻을 수 있도록, 기준 전압 발생 회로에 퓨즈 등을 이용하여 기준 전압의 제어가 가능한 제어 회로를 구비하고 있었다. For this reason, the control circuit which can control a reference voltage using a fuse etc. was provided in the reference voltage generation circuit so that a constant reference voltage may be obtained for each chip.

도 9는, 일본 특허 공개 평성 제 1-117427 호 공보에 기재된 기준 전압 발생 회로이다. 9 is a reference voltage generator circuit disclosed in Japanese Patent Laid-Open No. 1-117427.

(93)은 퓨즈의 절단 유무에 의해 트리밍(trimming) 출력인 제어 신호 S0∼S3을 생성하는 제어 회로, (94)는 2개의 기준 전위 VA와 VB 사이의 분압된 복수의 전압 중에서 제어 신호 S0∼S3에 따라 어느 하나의 전압을 선택하여, 기준 전압으로서 노드 51에 출력하는 분압 회로, (92)는 자신의 회로의 출력 out에 접속된 부하를 입력 in에 입력된 기준 전압으로 되도록 구동하는 버퍼 회로이다. Reference numeral 93 denotes a control circuit for generating control signals S0 to S3 which are trimming outputs by the presence or absence of a blown fuse. 94 denotes a control signal S0 to a plurality of divided voltages between two reference potentials VA and VB. The divided circuit which selects any one of the voltages according to S3 and outputs it to the node 51 as a reference voltage, 92 is a buffer circuit which drives the load connected to the output out of its circuit so as to become the reference voltage input to the input in. to be.

또한, 분압 회로(94)의 구성은, 2M-1개의 저항 Rj(j=1∼15)을 2개의 기준 전위 VA, VB 사이에 직렬 접속하고, 분압하여 노드 1∼16에 각 전압을 출력하는 분압 발생 회로(194)와, 분압 발생 회로(194)의 출력 전압 및 제어 신호 S0∼S3이 입력되며, 제어 신호에 따라 분압된 전압을 선택하여, 노드 51에 기준 전압을 출력하는 선택 회로(195)로 이루어진다.In addition, the structure of the voltage divider circuit 94 connects 2 M-1 resistors Rj (j = 1 to 15) in series between two reference potentials VA and VB, divides them, and outputs respective voltages to the nodes 1 to 16. A selection circuit for inputting a divided voltage generating circuit 194 and an output voltage of the divided voltage generating circuit 194 and the control signals S0 to S3, selecting a divided voltage according to the control signal, and outputting a reference voltage to the node 51 ( 195).

선택 회로(195)는, N 채널의 MOSFET Q1∼Q16, Q101∼Q108, Q111∼Q114, Q121∼Q122와, 상보형 출력을 가지는 버퍼 G01∼G04로 구성되고, 제어 신호 S0∼S3에 대해, 해밍 거리 1의 코드로 기준 전압이 결정되도록 구성되어 있다. The selection circuit 195 is composed of N-channel MOSFETs Q1-Q16, Q101-Q108, Q111-Q114, Q121-Q122, and buffers G01-G04 having complementary outputs, and hamming the control signals S0-S3. The reference voltage is configured to be determined by a code of distance 1.

제어 신호와 노드 51의 기준 전압과의 관계를 표 1에 나타낸다. Table 1 shows the relationship between the control signal and the reference voltage of the node 51.

또 여기서는, 1은 하이 레벨의 신호, 0은 로우 레벨의 신호를 나타내며, 이하에 있어서 특히 제한이 없는 한 마찬가지로 한다. Here, 1 denotes a high level signal, 0 denotes a low level signal, and the same applies unless otherwise specified below.

제어 신호 S1은 (VA-VB)/15, 제어 신호 S2는 2×(VA-VB)/15, 제어 신호 S3은 4×(VA-VB)/15, 제어 신호 S0은 8×(VA-VB)/15 단위로 각각 전압을 조절할 수 있다. Control signal S1 is (VA-VB) / 15, control signal S2 is 2 × (VA-VB) / 15, control signal S3 is 4 × (VA-VB) / 15, control signal S0 is 8 × (VA-VB The voltage can be adjusted in units of 15).

또한, 제어 신호 S0∼S3의 세트인 코드가, 인접하는 코드 사이에서, 해밍 거리가 1로 되어 있다. In addition, the code which is a set of control signals S0 to S3 has a hamming distance of 1 between adjacent codes.

이 때문에, 예컨대 첫 번째의 반도체 장치의 측정에 의해, 큰 기준 전압의 범위를 확정하도록 퓨즈의 절단에 의해 상위 비트의 제어 신호 S3, S0을 정한 후, 두 번째의 반도체 장치의 측정에 의해, 일정한 범위에 있어서 하위 비트의 제어 신호 S2, S1에 의해서 기준 전압을 결정할 수 있다. For this reason, the control signals S3 and S0 of the upper bits are determined by cutting the fuse so as to determine the range of the large reference voltage, for example, by the measurement of the first semiconductor device, and then fixed by the measurement of the second semiconductor device. In the range, the reference voltage can be determined by the control signals S2 and S1 of the lower bits.

또한 구체적으로는, 첫 번째의 측정에 의해 제어 신호 S3을 0, 제어 신호 S2를 1로 결정한 경우, 두 번째의 측정으로 6/15(VA-VB) 내지 9/15(VA-VB) 사이의 전압을 제어 신호 S1, S0으로 설정할 수 있다. More specifically, when the control signal S3 is set to 0 and the control signal S2 is set to 1 by the first measurement, the second measurement is between 6/15 (VA-VB) and 9/15 (VA-VB). The voltage can be set to the control signals S1 and S0.

종래 예로서 4 비트의 제어 신호를 나타내고 있으나, 최근에 있어서는, 미세한 전압을 조정하는 필요성이 높아지고 있다. Although a 4-bit control signal is shown as a conventional example, in recent years, the necessity of adjusting a minute voltage is increasing.

이 때문에, 다수의 트리밍 출력에 의한 다비트화의 경향에 있고, 퓨즈의 조정 부분이 증가하는 경향에 있다. For this reason, there exists a tendency for the multi-bit by a large number of trimming outputs, and the adjustment part of a fuse tends to increase.

따라서, 다수의 퓨즈를 절단하는 경우, 다수의 시간이 필요하게 된다. Therefore, when cutting a large number of fuses, a large number of times are required.

또한, 제어 신호선의 개수인 비트 수의 증가에 의해, 퓨즈 회로 면적이 증가하는 경향에 있다. Further, the fuse circuit area tends to increase due to the increase in the number of bits, which is the number of control signal lines.

본 발명은, 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 퓨즈의 절단 시간 및 퓨즈 회로 면적을 축소하는 것을 목적으로 한다. This invention is made | formed in order to solve the above subjects, and an object of this invention is to reduce the cutting time of fuses, and fuse circuit area.

제 1 발명에 의하면, 미리 정해진 전압을 출력하는 배선에 접속되어, 미리 정해진 전압에 따른 제 1 제어 신호와 퓨즈의 절단 유무에 의해 신호의 설정이 가능한 제 2 제어 신호를 출력하는 제어 회로와, 미리 정해진 제 1 및 제 2 전위 사이에 접속되어, 전위 사이의 전압을 출력하는 분압 발생 회로와, 분압 발생 회로의 출력을 제어 신호에 따라 선택하여 기준 전압으로서 출력하는 선택 회로를 구비하는 것이다. According to the first aspect of the present invention, a control circuit connected to a wiring for outputting a predetermined voltage and outputting a first control signal according to a predetermined voltage and a second control signal capable of setting a signal by the presence or absence of disconnection of a fuse; A voltage divider generating circuit connected between the first and second potentials to be output and outputting a voltage between the potentials, and a selection circuit for selecting the output of the voltage divider generating circuit in accordance with a control signal and outputting the voltage as a reference voltage.

제 2 발명에 의하면, 선택 회로는, 제어 신호의 코드가 해밍 거리 1로 되도록 구성된 것이다. According to the second aspect of the invention, the selection circuit is configured such that the code of the control signal has a hamming distance of 1.

제 3 발명에 의하면, 선택 회로는, 제어 신호의 코드가 바이너리(binary) 코드로 되도록 구성된 것이다. According to the third invention, the selection circuit is configured such that the code of the control signal is a binary code.

제 4 발명에 의하면, 제어 회로의 제어 신호는, 미소 전압을 조절할 수 있는 하위 비트군과 하위 비트군보다 큰 전압을 조절할 수 있는 상위 비트군으로 이루어지고, 하위 비트군이 제 2 제어 신호인 것이다. According to the fourth aspect of the present invention, the control signal of the control circuit includes a lower bit group that can adjust the minute voltage and an upper bit group that can adjust a voltage larger than the lower bit group, and the lower bit group is the second control signal. .

제 5 발명에 의하면, 제어 회로의 제어 신호는, 미소 전압을 조절할 수 있는 하위 비트군과 하위 비트군보다 큰 전압을 조절할 수 있는 상위 비트군으로 이루어지고, 하위 비트군의 어느 하나의 비트가 제 1 제어 신호이며, 상위 비트군의 어느 하나의 비트가 제 2 제어 신호인 것이다. According to the fifth aspect of the invention, the control signal of the control circuit includes a lower bit group that can adjust the minute voltage and an upper bit group that can regulate a voltage larger than the lower bit group, and any one bit of the lower bit group It is one control signal and any one bit of an upper bit group is a 2nd control signal.

제 6 발명에 의하면, 퓨즈의 절단 유무에 의해 상보의 제 1 및 제 2 출력 신호가 변화되는 퓨즈 회로를 더 구비하는 것이다. According to the sixth aspect of the present invention, there is further provided a fuse circuit in which the first and second output signals of complementary state are changed depending on whether or not the fuse is cut.

제 7 발명에 의하면, 분압 발생 회로는, 제 1 및 제 2 전압 사이에, 서로 다른 값으로 일정한 비율을 갖는 저항치의 저항을 포함하며, 저항을 직렬로 접속하여, 각 저항의 접속부를 출력으로 하는 것이다. According to the seventh aspect of the present invention, the voltage divider generating circuit includes resistances of resistance values having a constant ratio at different values between the first and second voltages, and connects the resistors in series to output the connection portions of the respective resistors. will be.

제 8 발명에 의하면, 분압 발생 회로와 제 1 또는 제 2 전위 사이에 저항 수단을 갖는 것이다. According to the eighth aspect of the invention, there is provided a resistance means between the partial pressure generating circuit and the first or second potential.

제 9 발명에 의하면, 기준 전압을 발진 회로에 입력하여, 발진 주파수를 조정하는 전압 제어 발진 회로를 더 구비하는 것이다. According to the ninth aspect of the invention, there is further provided a voltage controlled oscillation circuit for inputting a reference voltage into the oscillation circuit to adjust the oscillation frequency.

(발명의 실시예)(Example of the invention)

(실시예 1) (Example 1)

도 1은 실시예 1의 기준 전압 발생 회로이다. 1 is a reference voltage generator circuit of the first embodiment.

또, 설명을 용이하게 하기 위해서, 이하, 제어 신호가 4 비트로 구성되는 예를 나타낸다. In addition, in order to make description easy, the example which a control signal consists of 4 bits is shown below.

(193)는 제어 신호 S0∼S3의 설정이 가능하고, 제어 신호를 출력하는 제어 회로, (94)는 2개의 기준 전위 VA와 VB 사이의 분압된 복수의 전압으로부터 제어 신호 S0∼S3에 의해 어느 하나의 전압을 선택하여, 기준 전압 Vout으로서 출력하는 분압 회로이다. Reference numeral 193 denotes a control circuit capable of setting control signals S0 to S3, and outputs a control signal, and 94 denotes a control circuit S0 to S3 from a plurality of divided voltages between two reference potentials VA and VB. It is a voltage divider circuit which selects one voltage and outputs it as the reference voltage Vout.

다음에, 제어 회로(193)의 구성에 대하여 보면, 제어 신호 S3, S2와 같이 GND나 Vcc 전원선에 접속되는 부분과 제어 신호 S1, S0과 같이 퓨즈 회로(294, 295)에 접속되는 부분으로 이루어진다. Next, as to the configuration of the control circuit 193, the parts connected to the GND or Vcc power line like the control signals S3 and S2 and the parts connected to the fuse circuits 294 and 295 like the control signals S1 and S0. Is done.

즉, 제어 신호 S3, S2는 전원선에 의해 고정된 신호로 되지만, 제어 신호 S1, S2는 퓨즈의 절단 유무에 의해 신호가 설정 가능하다. In other words, the control signals S3 and S2 become signals fixed by the power supply line, but the signals can be set by the control signals S1 and S2 by disconnection of the fuse.

다음에, 도 2에 도 1의 퓨즈 회로(294)의 구체적 회로를 나타낸다. 또, 퓨즈 회로(295)도 마찬가지이다. Next, the specific circuit of the fuse circuit 294 of FIG. 1 is shown in FIG. The same applies to the fuse circuit 295.

도 2에 있어서, PM1, PM2는 P형 MOS 트랜지스터이고, NM1는 N형 MOS 트랜지스터이며, 노드 N51과 노드 N52 사이에는 퓨즈가 있고, NOR1, NOR2는 N0R 게이트이며, INV1은 인버터이다. In Fig. 2, PM1 and PM2 are P-type MOS transistors, NM1 are N-type MOS transistors, a fuse is provided between the nodes N51 and N52, NOR1 and NOR2 are N0R gates, and INV1 is an inverter.

또한, 퓨즈는 통상 폴리실리콘을 포함하는 막이나 알루미늄 등의 금속막에 의해 형성된 배선이며, 레이저 커터 등으로 절단하는 것이 가능하고, 절단에 의해 노드 N51과 N52을 전기적으로 비도통으로 할 수 있다. The fuse is usually a wiring formed by a film containing polysilicon or a metal film such as aluminum, and can be cut by a laser cutter or the like, and the nodes N51 and N52 can be electrically non-conductive by cutting.

신호 E는 퓨즈 회로(294)의 활성화를 제어하는 활성화 신호이며, 출력 신호 F1 및 F2는 활성화 신호 E 및 퓨즈의 절단 유무에 의해 변화되는 퓨즈 회로(294)의 출력 신호이며, 퓨즈 회로(294)가 활성화되어 있을 때, F1과 F2는 상보의 신호를 발생한다. The signal E is an activation signal for controlling the activation of the fuse circuit 294, the output signals F1 and F2 are output signals of the fuse circuit 294 which are changed by the activation signal E and whether the fuse is disconnected, and the fuse circuit 294. When is activated, F1 and F2 generate complementary signals.

표 2에는 퓨즈 회로(294)의 활성화 신호 E와 출력 신호 F1, F2의 관계를 나타낸다. Table 2 shows the relationship between the activation signal E of the fuse circuit 294 and the output signals F1 and F2.

활성화 신호 E가 0일 때, 출력 신호 F1, F2는 모두 0이다. When the activation signal E is zero, the output signals F1 and F2 are both zero.

활성화 신호 E가 1이고, 퓨즈가 절단되어 있을 때, 출력 신호 F1이 O, 출력 신호 F2가 1로 된다. When the activation signal E is 1 and the fuse is blown, the output signal F1 becomes O and the output signal F2 becomes 1.

또한, 활성화 신호 E가 1이고, 퓨즈가 절단되어 있지 않을 때, 출력 신호 F1이 1, 출력 신호 F2가 0으로 된다. When the activation signal E is 1 and the fuse is not blown, the output signal F1 is 1 and the output signal F2 is 0.

이와 같이, 퓨즈 회로(294)는 퓨즈의 절단 유무에 의해, 출력 신호를 변경할 수 있다. In this manner, the fuse circuit 294 can change the output signal depending on whether or not the fuse is disconnected.

도 1에 있어서는, 퓨즈 회로(294, 295) 모두의 활성화 신호 E는 1이고, 각각 출력 신호 F1을 제어 신호 S0, S1로서 이용하고 있다. In FIG. 1, the activation signal E of both the fuse circuits 294 and 295 is 1, and the output signal F1 is used as control signals S0 and S1, respectively.

다음에, 분압 회로(94)의 구성에 대하여 살펴보면, 2개의 기준 전위 VA, VB를 입력으로 하여, 2M-1개의 저항 Rj(j=1∼15)가 2개의 기준 전위 사이에 직렬로 접속되어, 각 노드 Nj(N=1∼15)에 분압된 전압을 출력하는 분압 발생 회로(194)와, 분압 발생 회로(194)의 출력 전압 및 제어 신호 S0∼S3이 입력되며, 제어 신호에 따라 분압된 전압을 선택하여, 노드 51에 기준 전압으로서 출력하는 선택 회로(195)로 이루어진다.Next, the structure of the voltage divider circuit 94 will be described. With two reference potentials VA and VB as inputs, 2 M-1 resistors Rj (j = 1 to 15) are connected in series between the two reference potentials. The divided voltage generating circuit 194 for outputting the divided voltage to each node Nj (N = 1 to 15), the output voltage of the divided voltage generating circuit 194 and the control signals S0 to S3 are inputted according to the control signal. And a selection circuit 195 that selects the divided voltage and outputs it to the node 51 as a reference voltage.

또한, 여기서의 선택 회로(195)는, 제어 신호 S0∼S3에 대해, 해밍 거리 1의 코드로 되는 구성으로 하고 있고, 도 3에 구체적 회로도를 나타낸다. In addition, the selection circuit 195 here is set as the code of Hamming distance 1 with respect to control signals S0-S3, and shows a specific circuit diagram in FIG.

N 채널의 M0S 트랜지스터 Q1∼Q16, Q101∼Q108, Q111∼Q114, Q121∼Q122와, 상보형 출력을 갖는 버퍼 GO1∼G04로 구성되어 있고, 노드 71∼74에 입력되는 제어 신호 S0∼S3에 따라서, N 채널 MOSFET의 0N 또는 0FF가 결정되어, 노드 51에 노드 N0∼N15의 어느 하나의 전압이 전해진다. N-channel M0S transistors Q1 to Q16, Q101 to Q108, Q111 to Q114, and Q121 to Q122, and buffers GO1 to G04 having complementary outputs, and according to control signals S0 to S3 input to nodes 71 to 74. 0N or 0FF of the N-channel MOSFET is determined, and the voltage of any one of the nodes N0 to N15 is transmitted to the node 51.

표 3에, 제어 신호 S0∼S3와 기준 전압으로 되는 노드 51의 전압과의 관계를 나타낸다. Table 3 shows the relationship between the control signals S0 to S3 and the voltage at the node 51 serving as the reference voltage.

제어 신호 S0은 (VA-VB)/15, 제어 신호 S1은 2×(VA-VB)/15, 제어 신호 S3은 4×(VA-VB)/15, 제어 신호 S3은 8×(VA-VB)/15 단위로 각각 전압을 조절할 수 있으며, 제어 신호 S0 내지 S3은, 전압이 조절할 수 있는 단위가 작은 순서대로 하위 비트로부터 상위 비트의 제어 신호로 하고 있다. Control signal S0 is (VA-VB) / 15, control signal S1 is 2 × (VA-VB) / 15, control signal S3 is 4 × (VA-VB) / 15, and control signal S3 is 8 × (VA-VB The voltage can be adjusted in units of) / 15, and the control signals S0 to S3 are the control signals of the lower bits to the upper bits in the order of the smallest unit that the voltage can adjust.

제어 신호 S0∼S3의 조합인 코드가 인접하는 노드 사이의 각각에 있어서, 해밍 거리가 1로 되어 있다. The hamming distance is 1 in each node between codes adjacent to each other, which is a combination of control signals S0 to S3.

예컨대, 노드 N3의 전압 3/15(VA-VB)이 기준 전압으로서 선택되는 데에는, 제어 신호는, S3=S2=S0=0, S1=1이다. For example, while the voltage 3/15 (VA-VB) of the node N3 is selected as the reference voltage, the control signal is S3 = S2 = S0 = 0, S1 = 1.

이것에 대해, 노드 N3의 전압으로부터 한 단계 낮은 전압인 노드 N2의 전압2/15(VA-VB)을 선택하는 데에는, 노드 N3인 때의 코드로부터 S0을 0으로부터 1로 변경하면 된다.On the other hand, in selecting the voltage 2/15 (VA-VB) of the node N2 which is a voltage one step lower from the voltage of the node N3, what is necessary is just to change S0 from 0 to 1 from the code at the node N3.

또한, 노드 N3의 전압으로부터 한 단계 높은 전압인 노드 N4의 전압 4/15(VA-VB)을 선택하는 데에는, 노드 N3인 때의 코드로부터 S2를 0으로부터 1로 변경하면 된다.In order to select the voltage 4/15 (VA-VB) of the node N4 which is a voltage higher than the voltage of the node N3, S2 may be changed from 0 to 1 from the code at the node N3.

이와 같이 노드 전압이 인접하는 사이에서는, 제어 신호의 어느 하나를 변경하면 된다. In this way, any one of the control signals may be changed while the node voltages are adjacent to each other.

도 1의 경우, 제어 신호 S3, S2가 각각 전원선 GND, Vcc에 접속되어 있기 때문에, 데이터가 0, 1로 된다. In the case of Fig. 1, since the control signals S3 and S2 are connected to the power supply lines GND and Vcc, respectively, the data is 0 and 1.

또한, 제어 신호 S1, S0은 각각 퓨즈 회로(295, 294)에 접속되어 있기 때문에, 표 3으로부터, 노드 N4∼N7의 전압 범위에서 기준 전압의 선택이 가능하다. In addition, since the control signals S1 and S0 are connected to the fuse circuits 295 and 294, respectively, from Table 3, the reference voltage can be selected in the voltage range of the nodes N4 to N7.

이상과 같이, 본 실시예에서는, 제어 회로의 제어 신호가 퓨즈 회로에 의해 결정되는 부분과, 미리 전원선 등의 일정한 전압을 발생하는 고정 배선에 접속된 부분으로 이루어지기 때문에, 퓨즈 회로의 사용을 저감할 수 있어, 퓨즈의 절단 시간이 단축된다. As described above, in the present embodiment, since the control signal of the control circuit is composed of a portion determined by the fuse circuit and a portion connected to a fixed wiring which generates a constant voltage such as a power supply line in advance, use of the fuse circuit is avoided. It can reduce, and the cutting time of a fuse is shortened.

또한, 퓨즈 회로로부터 일부를 미리 정해지는 고정 배선으로 변경함으로써, 제어 회로 전체의 면적을 저감할 수 있다. In addition, the area of the entire control circuit can be reduced by changing a part of the fuse circuit into a predetermined fixed wiring.

또, 퓨즈 회로를 저감함으로써 기준 전압의 선택 폭이 좁게 된다. 그러나,실제의 제조에 있어서의 편차에 대해 분석하여 보면, 광범위하게 조절할 수 있는 것보다도, 일정한 범위에서의 미조절이 가능한 쪽이 중요한 것임을 알 수 있다. In addition, by reducing the fuse circuit, the selection range of the reference voltage is narrowed. However, when analyzing the deviation in actual manufacture, it turns out that it is more important to be able to adjust in a fixed range rather than to be able to adjust widely.

이 때문에 본 실시예에서는, 선택 회로의 구성을 해밍 거리 1로 하여, 일정한 미조절이 요구되는 범위인 하위 비트군의 제어 신호 S1, S0을 연속적으로 퓨즈에 의해 변경이 가능한 것으로 하여, 상위 비트군의 S3, 82을 고정 배선으로 하였다. For this reason, in the present embodiment, the configuration of the selection circuit is assumed to be a hamming distance of 1, and the control signals S1 and S0 of the lower bit group, which are in a range in which constant unregulation is required, can be continuously changed by fuses, and the upper bit group S3 and 82 were used as fixed wirings.

또, 개발 당초의 편차가 큰 단계에서는, 종래 예와 같은 전체 범위에 걸쳐 미조정할 수 있는 퓨즈 회로만을 이용하는 방법이 좋을 수도 있으나, 비교적 반도체의 제조 기술이 안정한 시기에서는, 기준 전압의 편차가 억제되기 때문에, 본 실시예와 같이 퓨즈 회로와 미리 반도체의 제조 공정에서 결정되는 고정 배선을 이용하여, 일정 범위에 있어서 미조정이 가능한 방법이 적합하다. In a stage where the initial deviation of development is large, a method using only a fuse circuit that can be fine-tuned over the entire range as in the conventional example may be preferable. However, when the semiconductor manufacturing technology is relatively stable, the variation of the reference voltage is suppressed. Therefore, a method capable of fine adjustment in a certain range is suitable using a fuse circuit and a fixed wiring determined in advance in a semiconductor manufacturing process as in the present embodiment.

또한, 개발 당초는 다수의 퓨즈 회로를 이용하고 있고, 제조 기술이 안정하였을 때에는, 퓨즈 회로의 비율을 감소시키는 것이어도 된다. In the beginning of the development, many fuse circuits are used, and when the manufacturing technique is stable, the ratio of the fuse circuits may be reduced.

또한, 퓨즈 회로는 각 제어 신호마다 마련되어 있고, 제조 기술의 안정성에 따라서, 퓨즈 회로를 이용하거나, 고정 배선을 이용하거나 하더라도 무방하다. In addition, a fuse circuit is provided for each control signal, and a fuse circuit or a fixed wiring may be used depending on the stability of the manufacturing technique.

이 경우, 퓨즈 회로의 면적은 줄지 않으나, 제조 기술의 안정성에 따라 제어 신호의 자유도를 변경할 수 있어, 제조가 안정된 단계에서 퓨즈 절단의 시간을 저감한다.In this case, the area of the fuse circuit is not reduced, but the degree of freedom of the control signal can be changed in accordance with the stability of the manufacturing technique, thereby reducing the time of fuse cutting at a stage where production is stable.

또한, 도 1에 있어서는 퓨즈 회로의 출력 신호 F1을 이용하고 있으나, 출력 신호 F2를 이용하더라도 무방하다. In addition, although the output signal F1 of the fuse circuit is used in FIG. 1, you may use the output signal F2.

이것은, 제조에 있어서 가장 분포가 많은 노드 전압을 알 수 있는 경우, 그 때의 제어 신호가 퓨즈의 절단 없이 실현할 수 있도록, 출력 신호 F1 또는 F2를 선택하여, 배선해 두는 것이 바람직하다. When the node voltage having the most distribution in manufacturing can be known, it is preferable to select and wire the output signal F1 or F2 so that the control signal at that time can be realized without cutting off the fuse.

이 경우, 다수의 칩에 있어서 퓨즈의 절단이 불필요하게 되어, 상기와 비교하여, 퓨즈의 절단 시간을 더 단축할 수 있다. In this case, the cutting of the fuse is unnecessary in many chips, and the cutting time of the fuse can be further shortened as compared with the above.

이와 같이 퓨즈 회로의 출력 신호로서 한 쌍의 상보 신호를 취출할 수 있는 회로는 퓨즈 절단 시간 단축의 면에서 유효하다. As described above, a circuit capable of extracting a pair of complementary signals as an output signal of the fuse circuit is effective in shortening the fuse cutting time.

또, 종래 예에서는, 기준 전압이 출력되는 노드 51이 버퍼 회로(92)에 접속되어 있는 예를 나타내었으나, 본 실시예의 도 1에서는, 기준 전압이 출력되는 노드 51이 일정한 회로에는 접속되어 있지 않다. Moreover, in the conventional example, although the node 51 which outputs a reference voltage is shown the example connected to the buffer circuit 92, in FIG. 1 of this embodiment, the node 51 which outputs a reference voltage is not connected to a fixed circuit. .

그러나, 기준 전압을 이용하는 회로이면, 어느 것에 접속되더라도 무방하다. However, as long as it is a circuit using a reference voltage, it may be connected to either.

(실시예 2) (Example 2)

도 4는 실시예 2의 기준 전압 발생 회로이다. 4 is a reference voltage generator circuit of the second embodiment.

도 1과의 차이는, 선택 회로가 (195)로부터 (196)로 변경된 것이다. The difference from FIG. 1 is that the selection circuit is changed from 195 to 196.

도 2의 선택 회로(195)와 도 5에 나타내는 선택 회로(196)와의 차이는, N채널의 MOSFET Q1∼Q16, Q101∼Q108, Q111∼Q114, Q121∼Q122, 상보형 출력을 갖는 버퍼 G01∼GO4의 접속 관계가 상이한 점이다. The difference between the selection circuit 195 of FIG. 2 and the selection circuit 196 shown in FIG. 5 is the N-channel MOSFETs Q1 to Q16, Q101 to Q108, Q111 to Q114, Q121 to Q122, and buffers G01 to complementary outputs. The connection relationship of GO4 is different.

도 1에 나타내는 선택 회로(195)는, 표 3으로부터 알 수 있는 바와 같이, 해밍 거리가 1로 되도록 구성되어 있었다. As can be seen from Table 3, the selection circuit 195 shown in FIG. 1 was configured to have a hamming distance of 1. FIG.

이에 대하여 선택 회로(196)는, 표 4에 도시하는 바와 같이, 기준 전압이 순차적으로 상승하는 것에 따라서, S0∼S3으로 나타내어지는 2진수가 순차적으로 상승해 가는 바이너리 코드로 되어 있다. On the other hand, as shown in Table 4, the selection circuit 196 is a binary code in which binary numbers represented by S0 to S3 sequentially rise as the reference voltage rises sequentially.

종래 예에 있어서는, 2회의 측정에 의해 제어 신호를 정하고 있기 때문에, 해밍 거리가 1로 되는 구성이 적합했다. In the conventional example, since the control signal is determined by two measurements, a configuration in which the hamming distance is 1 is suitable.

그러나, 1회의 측정으로 제어 신호를 결정하는 경우에는, 바이너리 코드이더라도 문제는 없어진다. However, when the control signal is determined by one measurement, the problem is eliminated even with binary code.

예컨대, 도 4에 있어서, 제어 신호 S3, S2는 각각 0, 1이며, 표 4에 있어서 노드 N4∼N7의 연속한 일정 범위의 전압이 선택 가능하다. 이것을 측정 등에 의해, 제어 신호 S0, S1에 의해 기준 전압을 결정할 수 있다.For example, in Fig. 4, the control signals S3 and S2 are 0 and 1, respectively, and in Table 4, voltages in the continuous constant range of the nodes N4 to N7 can be selected. The reference voltage can be determined by the control signals S0 and S1 by measurement or the like.

이와 같이, 바이너리 코드를 구성하는 선택 회로(196)를 이용한 경우에도, 일정한 전압 범위이면 적절한 기준 전압을 설정할 수 있다. As described above, even when the selection circuit 196 constituting the binary code is used, an appropriate reference voltage can be set within a constant voltage range.

특히, 칩 사이 편차가 일정한 작은 전압 범위인 경우, 미소한 전압을 조절 할 수 있는 하위 비트군에 퓨즈 회로를 대응시키고, 하위 비트군보다 큰 전압을 조절하는 상위 비트군에 고정 배선을 대응시킨 경우에 유효하다. In particular, when the chip-to-chip deviation is a constant small voltage range, the fuse circuit is matched to the lower bit group that can adjust the minute voltage, and the fixed wiring is matched to the upper bit group that regulates the voltage larger than the lower bit group. Is available at.

또한, 바이너리 코드는, 순서적으로 코드가 변화되기 때문에, 퓨즈의 절단 판단을 용이하게 할 수 있는 점도 우수하다. In addition, since the code changes in sequence, the binary code is also excellent in that it is easy to judge the disconnection of the fuse.

(실시예 3) (Example 3)

도 6은 실시예 3의 기준 전압 발생 회로이다. 6 is a reference voltage generator circuit of the third embodiment.

도 6에서는, 실시예 1을 나타내는 도 1의 제어 회로(193)가 (393)으로 되어 있는 점이 상이하다. In FIG. 6, the point that the control circuit 193 of FIG. 1 which shows Example 1 is set to 393 is different.

도 6에서는, 미리 반도체의 제조 공정에서 이용되는 배선 공정 마스크에 의해 배선이 결정되는 부분으로서, 제어 신호 S1이 GND 배선(데이터로서는 0), 제어 신호 S2가 Vcc 배선(데이터로서는 1)에 접속되어 있다. In FIG. 6, wiring is determined by a wiring process mask used in a semiconductor manufacturing process in advance, and the control signal S1 is connected to the GND wiring (0 as data) and the control signal S2 is connected to the Vcc wiring (1 as data). have.

또한, 퓨즈의 절단 유무에 의해 조절 가능한 퓨즈 회로에 의해 결정되는 부분으로서, 제어 신호 SO, S3가 각각 퓨즈 회로(294, 295)에 접속되어 있다. The control signals SO and S3 are connected to the fuse circuits 294 and 295 as portions determined by the fuse circuit which can be adjusted by the presence or absence of the fuse.

이 경우, 표 3으로부터 퓨즈를 절단하기 전에 있어서는, 노드 N6∼N9의 전압 범위에서 기준 전압의 선택이 가능하다. In this case, before cutting the fuse from Table 3, the reference voltage can be selected within the voltage range of the nodes N6 to N9.

본 실시예에서는, 예컨대 이하의 경우에 유효하다. In this embodiment, for example, it is effective in the following cases.

각 칩의 평균으로부터 표 3의 노드 N7의 전압을 중심으로 편차가 있는 경우, 실시예 1의 도 1에서는, 표 3에 도시하는 바와 같이, 노드 N7보다 한 단계 높은 전압 노드 N8의 전압을 퓨즈 회로(294, 295)에 접속된 제어 신호 S0, S1의 조절로 실행하는 것은 불가능하다. In the case where there is a deviation from the average of each chip with respect to the voltage of the node N7 of Table 3, in FIG. 1 of the first embodiment, as shown in Table 3, the voltage of the voltage node N8 one step higher than the node N7 is fuse circuit. It is impossible to carry out by adjusting the control signals S0 and S1 connected to 294 and 295.

이에 대하여, 본 실시예에서는, 표 3으로부터 알 수 있는 바와 같이, 노드 N7의 전압 전후로 변화가 없는, 제어 신호 S2, S1을 미리 배선에 의해 결정해 두고, 퓨즈 회로(294, 295)에 의해 제어 신호 S3, S0을 결정할 수 있도록 구성했기 때문에, 노드 N7의 전압을 중심으로 편차가 있는 경우에도 대응할 수 있다. On the other hand, in this embodiment, as can be seen from Table 3, control signals S2 and S1 which do not change before and after the voltage of the node N7 are determined by wiring in advance, and are controlled by the fuse circuits 294 and 295. Since it is comprised so that signal S3, S0 can be determined, it can respond also when there exists a deviation centering on the voltage of the node N7.

특히 본 실시예는, 퓨즈 회로를 이용하는 제어 신호 수를 한정한 경우에, 선택 회로를 변경하지 않고, 제어 회로(393)내의 배선 접속 변경에 의해 중심값 전후의 전압이 설정 가능해지는 점에서 우수하다. In particular, the present embodiment is excellent in that the voltage before and after the center value can be set by changing the wiring connection in the control circuit 393 when the number of control signals using the fuse circuit is limited, without changing the selection circuit. .

이와 같이, 반드시 제어 신호의 하위 비트군에만 퓨즈 회로를 이용하는 것은 아니고, 목표의 기준 전압에 따라서는, 그 전후의 전압을 선택할 수 있도록, 상위 및 하위의 비트를 적절히 조합하여 퓨즈 회로를 이용하는 것이 유효하디.Thus, the fuse circuit is not necessarily used only in the lower bit group of the control signal, and it is effective to use the fuse circuit by appropriately combining the upper and lower bits so that the voltage before and after the target voltage can be selected according to the target reference voltage. Hardy.

(실시예 4) (Example 4)

도 7은 실시예 4로서, 전원 전압 이상의 고 전압에 대한 고 전압 검출 회로이다. 7 is a high voltage detection circuit for a high voltage of the power supply voltage or higher as Embodiment 4. FIG.

(100)은, 고 전압 발생 회로(도시하지 않음)로부터의 고 전압 VP이 출력되는 VP 배선이며, VP 배선(100)과 전원선 GND 사이에 분압 발생 회로(197)와 저항치가 R6인 저항(102)이 직렬 접속되어, 분압 발생 회로(197)와 저항(102)의 접속 노드인 노드 N1O1로부터 검지 전압을 출력하고 있다. Reference numeral 100 denotes a VP wiring for outputting a high voltage VP from a high voltage generating circuit (not shown), and includes a resistor having a divided voltage generating circuit 197 and a resistance value R6 between the VP wiring 100 and the power supply line GND. 102 is connected in series and outputs a detection voltage from the node N101 which is a connection node of the voltage divider generation circuit 197 and the resistor 102.

분압 발생 회로(197)는, 저항(101a∼1O1c)이 직렬로 접속되어 있고, 각 저항치는 R5a, R5b, R5c이다. 여기서 저항치는, R5b=2·R5a, R5c=3·R5a의 관계에 있다. In the divided voltage generation circuit 197, the resistors 101a to 101c are connected in series, and each resistance value is R5a, R5b, and R5c. Here, the resistance value is in a relationship of R5b = 2 · R5a and R5c = 3 · R5a.

노드 N101은, 비교기(103)의 한쪽 입력에 접속되고, 비교기(103)의 다른쪽의 입력에는 미리 정해진 전압 Vr5가 입력된다. The node N101 is connected to one input of the comparator 103, and a predetermined voltage Vr5 is input to the other input of the comparator 103.

비교기(103)의 출력은 인버터(108)를 거쳐서, 출력 신호 /DE로서 출력되어, 고 전압 발생 회로를 제어하는 신호로서 작용한다. The output of the comparator 103 is output as the output signal / DE via the inverter 108 and acts as a signal for controlling the high voltage generating circuit.

또한, 선택 회로(198)는, 분압 발생 회로(197)에 접속되고, 제어 회로(112)의 제어 신호 S0∼S2에 의해 제어되어, 분압 발생 회로(197)의 저항에 전류를 흘리는지 여부를 제어하여, 노드 N1O1을 출력으로 한다. In addition, the selection circuit 198 is connected to the voltage divider generation circuit 197, controlled by the control signals S0 to S2 of the control circuit 112, and it is determined whether a current flows through the resistance of the voltage divider generation circuit 197. By controlling, the node N10 is taken as an output.

환언하면, 분압 발생 회로(197)의 각 저항단이 분압 발생 회로(197)의 출력 이며, 어느 하나의 출력을 선택 회로(198)가 제어 신호에 따라 노드 N101에 취출하고 있다. In other words, each resistance terminal of the voltage divider generating circuit 197 is an output of the voltage divider generating circuit 197, and the selection circuit 198 takes out any one output to the node N101 in accordance with a control signal.

(111a∼111c)는 P 채널 M0S 트랜지스터이며, 각 게이트는 제어 회로(112)로부터 제어 신호 S0∼S2에 의해 제어된다. Reference numerals 111a to 111c are P-channel MOS transistors, and each gate is controlled by the control signals S0 to S2 from the control circuit 112.

예컨대, 제어 신호 S0이 0인 경우, P 채널 트랜지스터(111a)에 전류를 흘려, 저항(1O1a)에는 거의 전류가 흐르지 않는다. For example, when the control signal S0 is 0, a current flows through the P-channel transistor 111a and almost no current flows through the resistor 10a.

이 때문에, 저항(1O1a)의 양단의 전위는 거의 동일하게 된다. For this reason, the potentials of both ends of the resistor 10a are almost the same.

반대로 제어 신호 SO이 1인 경우에는, P 채널 트랜지스터(111a)에 전류는 흐르지 않고, 저항(101a)에만 전류가 흐른다. On the contrary, when the control signal SO is 1, no current flows through the P-channel transistor 111a, and current flows only in the resistor 101a.

이 때문에, 저항(101a)의 양단에 저항치 R5a와 전류의 곱에 상당하는 전위차를 발생시킨다.For this reason, a potential difference corresponding to the product of the resistance value R5a and the current is generated at both ends of the resistor 101a.

표 5에는 제어 신호에 의해 조절 가능한 노드 N100과 노드 N101 사이의 저항치를 나타내었다. 저항치 R5a를 단위로서 나타내고 있고, 제어 신호 S0∼S2의 조합에 의해, 0∼7xR5a까지 변화된다. Table 5 shows the resistance values between the node N100 and the node N101 which are adjustable by the control signal. Resistance value R5a is shown as a unit, and it changes to 0-7xR5a by the combination of control signal S0-S2.

다음에 제어 회로(112)에 관해서는, 예컨대 도 1에 나타낸 제어 회로(193)중, 제어 신호 S3 관계의 부분을 제외한 것이다. Next, the control circuit 112 is, for example, the control circuit 193 shown in FIG. 1 except for the part of the control signal S3 relationship.

이 도 1에서 S3을 제외한 것으로 한 경우, S2=Vcc, S0, S1은 퓨즈 회로(294, 295)에 의해 결정되기 때문에, 표 5에 있어서, S2=1인 저항치 0∼3xR5a의 어느 하나가 선택 가능해진다. In the case of excluding S3 in FIG. 1, since S2 = Vcc, S0, and S1 are determined by the fuse circuits 294 and 295, any one of resistance values 0 to 3xR5a having S2 = 1 is selected in Table 5. It becomes possible.

그리고, 이 저항치에 따른 전류가 분압 발생 회로(197)에 흘러, 노드 N101에 전압으로서 출력된다. The current corresponding to this resistance value flows through the voltage dividing generation circuit 197 and is output as a voltage to the node N101.

이상과 같이 구성되는 분압 발생 회로와 선택 회로는, 각 제어 신호에 의해 제어되는 스위치로 되는 P 채널 M0S 트랜지스터 사이에 접속된 각 저항의 저항치를 동일한 것으로 하지 않고, 가중치 부여를 행한 것, 여기서는 정수배로 구성함으로써, 제어 신호 수인 비트 수를 저감하고 있다. The divided voltage generation circuit and the selection circuit constituted as described above are weighted instead of having the same resistance value of each resistor connected between the P-channel MOS transistors serving as the switches controlled by the respective control signals. By doing so, the number of bits which is the number of control signals is reduced.

구체적으로는, 저항치가 R5a, 2R5a 2개의 저항이 직렬로 접속되어 있는 경우에서는, 2개의 제어 신호로 R5a, 2×R5a, 3×R5a를 설정할 수 있으나, 저항치가 R5a의 저항 3개가 직렬로 접속된 경우에서는, 제어 신호가 3개가 아니면 마찬가지의 저항치를 설정할 수 없다.Specifically, when two resistors R5a and 2R5a are connected in series, R5a, 2xR5a, and 3xR5a can be set by two control signals, but the resistance is connected in series by three resistors of R5a. In this case, the same resistance value cannot be set unless there are three control signals.

이와 같이 각 저항치에 비율을 갖게 함으로써, 상기 예에서는, 제어 신호의 비트를 1개 저감할 수 있다. By providing a ratio to each resistance value in this way, in the above example, one bit of the control signal can be reduced.

또, 저항치의 비율은 정수배에 한정되는 것이 아니고, 일정한 비율이면 되며, 1 이하의 값에서는 미조절이 우수하다. Moreover, the ratio of resistance value is not limited to integer multiple, What is necessary is just a constant ratio, and the value of 1 or less is excellent in unadjustment.

또한, 제어 신호의 일부를 고정 배선으로 함으로써, 보다 퓨즈 회로 수를 삭감하여, 소면적화의 효과가 커진다. In addition, by using a part of the control signal as a fixed wiring, the number of fuse circuits is further reduced, and the effect of small area is increased.

또한, 이 경우에는, 저항치가 큰 저항을 제어하는 상위 비트의 제어 신호를 고정 배선에 접속하고, 하위 비트의 제어 신호를 퓨즈 회로에 접속함으로써, 전압의 미조정을 행할 수 있다. In this case, the voltage can be fine-tuned by connecting the control signal of the upper bit that controls the resistance having a large resistance value to the fixed wiring and the control signal of the lower bit to the fuse circuit.

또한, 본 실시예에서는, 고 전압 발생 회로에서 발생한 고 전압 VP를 직접 검지하는 것은 아니고, 분압 발생 회로(197)와 저항(102)의 분압으로서 취출하여, 비교기(103)에서 소망하는 전압인지 여부를 판정하여, 신호 /DE에 의해 고 전압 발생 회로에 피드백을 걸고 있다. In the present embodiment, the high voltage VP generated in the high voltage generating circuit is not directly detected, but is taken out as the divided voltage of the voltage dividing generation circuit 197 and the resistor 102 and is a desired voltage in the comparator 103. The feedback signal is fed to the high voltage generation circuit by the signal / DE.

이것은, 고 전압의 모두를 분압 발생 회로가 받는 것은 아니고, 저항(102)을 마련함으로써, 고 전압의 일부 전압을 분압 발생 회로(197)에 취출하고 있다. This is because all of the high voltages are not received by the divided voltage generating circuit, and a partial voltage of the high voltage is taken out to the divided voltage generating circuit 197 by providing the resistor 102.

따라서, 광범위에 걸쳐 미조정을 하기 위해서 다수의 퓨즈 회로 등을 마련할 필요가 없고, 일부 전압의 범위내에서, 미조정을 가능하게 하는 점에서 우수하다. Therefore, in order to fine-tune over a wide range, it is not necessary to provide many fuse circuits etc., and it is excellent at the point which enables fine adjustment in the range of some voltage.

또, 본 실시예에서는, 전원 전압 이상의 고 전압을 예로 나타내었으나, 이것은 고 전압에 있어서의 미조정이 통상 곤란하기 때문에 나타낸 것이지만, 고 전압이 아니더라도, 전원 전압 이하의 전압이라도 유효하다. In the present embodiment, a high voltage equal to or higher than the power supply voltage is shown as an example. However, this is shown because fine adjustment in the high voltage is usually difficult. However, even if the voltage is not high, a voltage lower than the power supply voltage is effective.

또한, 플래쉬 메모리 등에 있어서는 복수의 고 전압을 이용하는 경우가 있어, 가중치 부여의 저항 구성이나, 일부의 전압을 출력하는 구성은, 각 고 전압용의 회로 면적을 저감할 수 있고, 또한, 퓨즈 수를 저감할 수 있는 점에서 유효하다. In a flash memory or the like, a plurality of high voltages may be used, and a weighting resistor structure or a portion of the voltage output structure can reduce the circuit area for each high voltage, and further reduce the number of fuses. It is effective in that it can reduce.

(실시예 5) (Example 5)

도 8은 실시예 5를 나타내는 전압 제어 발진기이다. 8 is a voltage controlled oscillator showing Embodiment 5. FIG.

전압 제어 발진기는, 예컨대 도 1의 기준 전압 발생 회로의 출력인 Vout가 입력되고, 발진 신호 Ringout를 출력하는 것이다. The voltage controlled oscillator inputs Vout, for example, the output of the reference voltage generator circuit of FIG. 1, and outputs an oscillation signal Ringout.

도 8에 있어서, PM3∼PM9는 P형 MOS 트랜지스터, NM3∼NM9은 N형 MOS 트랜지스터이다. In Fig. 8, PM3 to PM9 are P-type MOS transistors, and NM3 to NM9 are N-type MOS transistors.

RING1∼RING3의 기수단의 인버터에 의해 링 오실레이터를 구성하고, 각 단은 입력 신호의 반전 신호를 출력하고 있다. A ring oscillator is formed by an inverter of the basic means of RING1 to RING3, and each stage outputs the inverted signal of the input signal.

예컨대, RING1에 있어서는, 입력 신호가 Ringout이며, 출력 신호가 Ringout1이다. For example, in RING1, the input signal is Ringout and the output signal is Ringout1.

또한, PM3과 NM3에 의해 구성되는 회로는, 기준 전압 Vout가 높아지면, PM7∼PM9의 게이트 전압이 내려가도록 동작하여, NM7∼NM9의 게이트에는 기준 전압 Vout이 입력된다. The circuit composed of PM3 and NM3 operates so that the gate voltages of PM7 to PM9 are lowered when the reference voltage Vout is high, and the reference voltage Vout is input to the gates of NM7 to NM9.

이것에 의해 기준 전압 Vout에 따라서, 각각 각 단의 전류가 조정되어, 기준 전압이 높은 경우에는 전류가 많이 흐르고, 낮은 경우에는 전류가 적어지도록 동작한다. As a result, the current at each stage is adjusted in accordance with the reference voltage Vout, so that a large amount of current flows when the reference voltage is high, and a small amount of current flows when the reference voltage is low.

따라서, 기준 전압 Vout이 높을 때에는, 발진 신호 Ringout의 발진 주파수가 높아지고, 낮을 때에는 발진 주파수가 낮아진다. Therefore, when the reference voltage Vout is high, the oscillation frequency of the oscillation signal Ringout is high, and when it is low, the oscillation frequency is low.

이상과 같이 구성된 전압 제어 발진기에서는, 도 1에 나타낸 제어 회로(193) 등에 의해, 발진 주파수를 조절할 수 있다. In the voltage controlled oscillator configured as described above, the oscillation frequency can be adjusted by the control circuit 193 or the like shown in FIG. 1.

또, 실시예 1∼5에 있어서는, 제어 신호가 4 비트인 예를 나타내었지만, 비트 수는 몇 개이더라도 마찬가지로 구성할 수 있다. In Examples 1 to 5, an example in which the control signal is 4 bits is shown, but the number of bits can be similarly configured.

또한, 본 발명의 기준 전압 발생 회로는, DRAM, SRAM, 플래쉬 메모리 등의 메모리로의 적용이 가능하다. In addition, the reference voltage generator circuit of the present invention can be applied to memories such as DRAM, SRAM, and flash memory.

그러나, 특히 플래쉬 메모리에서는, 동작상, 고압 전압을 다용하기 때문에, 실시예 4에서 나타내었던 것과 같은 고 전압 검출 회로가 유용하다. However, especially in the flash memory, since a high voltage is used in operation, a high voltage detection circuit as shown in the fourth embodiment is useful.

제 1 발명에 의하면, 미리 정해진 전압을 출력하는 배선에 접속되어, 미리 정해진 전압에 따른 제 1 제어 신호와 퓨즈의 절단 유무에 의해 신호의 설정이 가능한 제 2 제어 신호를 출력하는 제어 회로를 구비하기 때문에, 퓨즈 수를 감소시킬 수 있다. According to the first aspect of the present invention, there is provided a control circuit connected to a wiring for outputting a predetermined voltage and outputting a first control signal corresponding to a predetermined voltage and a second control signal capable of setting a signal by the presence or absence of disconnection of a fuse. Therefore, the number of fuses can be reduced.

제 2 발명에 의하면, 선택 회로를 제어 신호의 코드가 해밍 거리 1로 되도록 구성했기 때문에, 연속적인 전압의 선택이 가능해진다. According to the second aspect of the present invention, since the selection circuit is configured such that the code of the control signal has a hamming distance of 1, continuous voltage selection is possible.

제 3 발명에 의하면, 선택 회로를 제어 신호의 코드가 바이너리로 되도록 구성했기 때문에, 일정의 범위에 있어서, 연속적으로 전압의 선택이 가능해진다. According to the third aspect of the invention, since the selection circuit is configured so that the code of the control signal becomes binary, the voltage can be continuously selected within a predetermined range.

제 4 발명에 의하면, 하위 비트군을 제 2 제어 신호로 했기 때문에, 전압의 미소절이 퓨즈에 의해 가능하다. According to the fourth aspect of the invention, since the lower bit group is used as the second control signal, the micro-measurement of the voltage is possible by the fuse.

제 5 발명에 의하면, 하위 비트군의 어느 하나의 비트가 제 1 제어 신호이며, 상위 비트군의 어느 하나의 비트가 제 2 제어 신호이기 때문에, 상위 비트가 상이한 전압 범위에서도, 퓨즈에 의해 선택 가능해진다. According to the fifth aspect of the invention, since one bit of the lower bit group is the first control signal and any one bit of the upper bit group is the second control signal, the upper bit can be selected by the fuse even in a different voltage range. Become.

제 6 발명에 의하면, 퓨즈의 절단 유무에 의해 상보의 제 1 및 제 2 출력 신호가 변화되는 퓨즈 회로를 구비하기 때문에, 일정한 전압값이 중심인 경우, 그 중심값에 의해 퓨즈의 절단을 저감할 수 있다. According to the sixth aspect of the present invention, since the first and second output signals of the complementary circuit are changed according to whether the fuse is cut off or not, when the constant voltage value is the center, the fuse value can be reduced by the center value. Can be.

제 7 발명에 의하면, 분압 발생 회로를 제 1 및 제 2 전압 사이에, 서로 다른 값으로 일정한 비율을 갖는 저항치의 저항을 포함하며, 저항을 직렬로 접속하여, 각 저항의 접속부를 출력으로 하기 때문에, 저항 수 및 퓨즈 수를 저감할 수 있다. According to the seventh aspect of the present invention, the voltage divider generating circuit includes a resistor having resistance values having a constant ratio at different values between the first and second voltages, and the resistors are connected in series to output the connection portion of each resistor. The number of resistors and the number of fuses can be reduced.

제 8 발명에 의하면, 분압 발생 회로와 제 1 또는 제 2 전위 사이에 저항 수단을 갖기 때문에, 분압 발생 회로에 적은 전압을 인가할 수 있어, 전압의 미조절을 용이하게 한다. According to the eighth aspect of the invention, since a resistance means is provided between the voltage divider generating circuit and the first or second potential, a small voltage can be applied to the voltage divider generating circuit, thereby facilitating the unregulation of the voltage.

제 9 발명에 의하면, 기준 전압을 발진 회로에 입력하여, 발진 주파수를 조정하기 때문에, 적은 퓨즈에 의해 발진 주파수를 제어할 수 있다.According to the ninth aspect of the invention, since the oscillation frequency is adjusted by inputting a reference voltage into the oscillation circuit, the oscillation frequency can be controlled by fewer fuses.

도 1은 본 발명의 실시예 1의 기준 전압 발생 회로,1 is a reference voltage generation circuit of Embodiment 1 of the present invention,

도 2는 본 발명의 실시예 1의 퓨즈 회로, 2 is a fuse circuit of Embodiment 1 of the present invention;

도 3은 본 발명의 실시예 1의 선택 회로, 3 is a selection circuit of Embodiment 1 of the present invention;

도 4는 본 발명의 실시예 2의 기준 전압 발생 회로,4 is a reference voltage generator circuit of Embodiment 2 of the present invention;

도 5는 본 발명의 실시예 2의 선택 회로, 5 is a selection circuit of Embodiment 2 of the present invention;

도 6은 본 발명의 실시예 3의 기준 전압 발생 회로,6 is a reference voltage generator circuit of Embodiment 3 of the present invention;

도 7은 본 발명의 실시예 4의 고 전압 검출 회로,7 is a high voltage detection circuit of Embodiment 4 of the present invention;

도 8은 본 발명의 실시예 5의 전압 제어 발진 회로,8 is a voltage controlled oscillation circuit of Embodiment 5 of the present invention;

도 9는 종래의 기준 전압 발생 회로. 9 is a conventional reference voltage generating circuit.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

193, 293, 393, 112 : 제어 회로193, 293, 393, 112: control circuit

94 : 분압 회로94: voltage divider circuit

195, 196, 198 : 선택 회로195, 196, 198: selection circuit

194, 197 : 분압 발생 회로194, 197: partial pressure generating circuit

294, 295 : 퓨즈 회로 294, 295: fuse circuit

S0, S1, S2, S3 : 제어 신호S0, S1, S2, S3: Control Signal

Claims (2)

  1. 미리 정해진 전압을 출력하는 배선에 접속되어, 상기 미리 정해진 전압에 따른 제 1 제어 신호와 퓨즈의 절단 유무에 의해 신호의 설정이 가능한 제 2 제어 신호를 출력하는 제어 회로와, A control circuit connected to a wiring for outputting a predetermined voltage, the control circuit outputting a first control signal according to the predetermined voltage and a second control signal capable of setting a signal by the presence / absence of a fuse;
    미리 정해진 제 1 및 제2 전위 사이에 접속되어, 상기 전위 사이에 일정 전압 간격으로 설정된 전압을 출력하는 분압 발생 회로와, A divided voltage generating circuit connected between predetermined first and second potentials and outputting a voltage set at a predetermined voltage interval between the potentials;
    두개의 최근접 전압을 나타내는 상기 제 1 및 제 2의 제어 신호의 코드 워드간의 거리는 이웃하는 배선에 대하여 해밍 거리가 1이 되도록 구성된 선택 회로를 구비하되, The distance between the code words of the first and second control signals indicative of the two nearest voltages is provided with a selection circuit configured such that the Hamming distance is 1 with respect to neighboring wiring,
    상기 선택 회로는 상기 제 2 제어 신호의 설정을 변경하여 상기 분압 발생 회로로부터의 출력 전압 중의 하나를 기준 전압으로 설정하는The selection circuit changes the setting of the second control signal to set one of the output voltages from the voltage divider generation circuit as a reference voltage.
    반도체 장치.Semiconductor device.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 제어 회로의 제어 신호는 미소 전압(minute voltage)을 조절할 수 있는 하위 비트군과 상기 하위 비트군보다 큰 전압을 조절할 수 있는 상위 비트군으로 이루어지고, 하위 비트군의 어느 하나의 비트가 제 1 제어 신호이며, 상위 비트군의 어느 하나의 비트가 제 2 제어 신호인 반도체 장치.The control signal of the control circuit includes a lower bit group capable of adjusting minute voltage and an upper bit group capable of adjusting a voltage larger than the lower bit group, wherein any one bit of the lower bit group is the first bit group. The semiconductor device as a control signal, wherein any bit of the upper bit group is the second control signal.
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