KR20040062342A - 차동 출력 회로 - Google Patents

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Abstract

본 발명은 차동 출력 회로를 공개한다. 이 회로는 기준전압과 외부 저항에 바이어스 전류를 곱한 전압을 비교하여 바이어스 전류를 발생하는 바이어스 회로, 바이어스 전류를 미러하여 미러된 전류를 발생하는 전류 미러, 미러된 전류를 미러한 제1전류를 전류원으로 하고 기준전압과 궤환 전압을 비교하여 출력 신호의 레벨을 변화하는 공통 모드 피드백 회로, 및 미러된 전류를 미러한 제2전류를 전류원으로 하고 입력 신호에 응답하여 공통 모드 피드백 회로의 출력 신호의 레벨에 따라 차동 출력 신호의 레벨을 변화하고, 차동 출력 신호의 전압을 분배하여 궤환 전압을 발생하는 드라이버로 구성되어 있다. 따라서, 차동 출력 신호의 크기 및 오프셋 전압의 변화를 줄일 수 있다.

Description

차동 출력 회로{Differential output circuit}
본 발명은 차동 출력 회로에 관한 것으로, 특히 차동 출력 신호를 발생하는 차동 출력 회로에 관한 것이다.
차동 출력 회로는 칩 내부의 높은 스윙 폭을 가진 출력 신호를 낮은 스윙 폭을 가진 차동 출력 신호로 만들어서 칩 외부로 출력한다. 따라서, LVDS(Low Voltage Differential Signaling)인 차동 출력 신호가 칩 외부의 장치로 고속, 저 전압, 저 노이즈 특성을 가지고 전달될 수 있게 된다.
도1은 종래의 차동 출력 회로의 일예의 구성을 나타내는 회로도로서, 전류원(10), NMOS트랜지스터들(N1 ~ N4), 인버터(INV1), 및 저항(R1)으로 구성되어 있다.
도1에서, P1, P2는 차동 출력 신호들을 발생하는 패드들을 나타내는 것으로, RT는 칩 외부에 연결되는 저항을 나타내는 것이다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
먼저, 접지전압 레벨의 입력 신호(VIN)가 인가되면, 인버터(INV1)가 접지전압 레벨의 입력 신호(VIN)를 반전하여 전원전압(VCC) 레벨의 신호를 발생한다. 그러면, NMOS트랜지스터들(N1, N4)이 온되어 전류원(10)에 의해서 흐르는 전류(I1)가 NMOS트랜지스터(N1), 패드(P1), 저항(RT), 패드(P2), NMOS트랜지스터(N4), 및 저항(R1)을 통하여 흐르게 된다. 따라서, 패드들(P1, P2)사이의 전압(VOUT)은 RT ×I1가 된다. 이때, 패드(P1)의 전압은 패드(P2)의 전압보다 높다.
다음으로, 입력 신호(VIN)가 전원전압(VCC) 레벨로 천이하면, 인버터(INV1)가 전원전압(VCC) 레벨의 신호를 반전하여 접지전압 레벨의 신호를 발생한다. 그러면, NMOS트랜지스터들(N2, N3)이 온되어 전류원(10)에 의해서 흐르는 전류(I1)가 NMOS트랜지스터(N2), 패드(P2), 저항(RT), 패드(P1), NMOS트랜지스터(N3), 및 저항(R1)을 통하여 흐르게 된다. 따라서, 패드들(P1, P2)사이의 전압은 RT ×I1가 된다. 이때, 패드(P2)의 전압이 패드(P1)의 전압보다 높다.
즉, 패드들(P1, P2)을 통하여 출력되는 차동 출력 신호(VOUT)의 크기는 RT ×I1가 된다.
도2는 일반적인 차동 출력 회로의 입력 신호(VIN) 및 차동 출력 신호(VOUT)의 파형을 나타내는 것이다.
접지전압 레벨의 입력 신호(VIN)가 인가되는 경우에 패드(P1)를 통하여 출력되는 신호(A)의 레벨이 패드(P2)를 통하여 출력되는 신호(B)의 레벨보다 높게 되고, 전원전압 레벨의 입력 신호(VIN)가 인가되는 경우에 패드(P1)를 통하여 출력되는 (A)의 레벨이 패드(P2)를 통하여 출력되는 신호(B)의 레벨보다 낮게 된다. 즉, 신호들(A, B)은 오프셋 전압(VOS)을 중심으로 상하로 진동하는 신호이다.
그런데, 도1에 나타낸 차동 출력 회로는 공정, 전압, 및 온도 변화에 따라 전류원(10)을 통하여 흐르는 전류(I1) 및 저항(R1)의 값이 변화하게 되고 이에 따라 저항(RT)에 걸리는 전압의 크기가 변화하게 된다. 즉, 차동 출력 회로를 통하여 출력되는 차동 출력 신호(VOUT)의 크기가 변화하게 되고, 이에 따라, 차동 출력 신호의 오프셋 전압이 변화하게 된다는 문제점이 있었다.
본 발명의 목적은 공정, 전압, 및 온도 변화에 따라 발생하는 차동 출력 신호의 크기의 변화 및 오프셋 전압의 변화를 줄여 정확한 차동 출력 신호를 발생할 수 있는 차동 출력 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 차동 출력 회로는 기준전압과 외부 저항에 바이어스 전류를 곱한 전압을 비교하여 상기 바이어스 전류를 발생하는 바이어스 수단, 상기 바이어스 전류를 미러하여 미러된 전류를 발생하는 전류 미러 수단, 상기 미러된 전류를 미러한 제1전류를 전류원으로 하고 기준전압과 궤환 전압을 비교하여 출력 신호의 레벨을 변화하는 공통 모드 피드백 수단, 및 상기 미러된 전류를 미러한 제2전류를 전류원으로 하고 입력 신호에 응답하여 상기 공통 모드 피드백 수단의 출력 신호의 레벨에 따라 차동 출력 신호의 레벨을 변화하고, 상기 차동 출력 신호의 전압을 분배하여 상기 궤환 전압을 발생하는 구동 수단을 구비하는 것을 특징으로 한다.
도1은 종래의 차동 출력 회로의 일예의 구성을 나타내는 회로도이다.
도2는 일반적인 차동 출력 회로의 입력 신호(VIN) 및 차동 출력 신호(VOUT)의 파형을 나타내는 것이다.
도3은 본 발명의 차동 출력 회로의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 차동 출력 회로를 설명하면 다음과 같다.
도3은 본 발명의 차동 출력 회로의 실시예의 회로도로서, 바이어스 회로(100), 전류 미러 회로(110), 공통 모드 피드백 회로(120), 드라이버(130), 및 출력 인에이블 회로(140)로 구성되어 있다.
도3에서, Rext, RT로 나타낸 것은 칩 외부에 연결되는 저항들을, P1, P2로 나타낸 것은 패드들을 나타낸다.
그리고, 바이어스 회로(100)는 기준전압 발생회로(20), 증폭기(22), 및 PMOS트랜지스터(P1)로 구성되고, 전류 미러 회로(120)는 PMOS트랜지스터들(P2, P3), 및 NMOS트랜지스터들(N5, N6)로 구성되고, 공통 모드 피드백 회로(130)는 PMOS트랜지스터들(P4, P6, P7), 및 NMOS트랜지스터들(N7, N8)로 구성되어 있다. 그리고, 드라이버(130)는 PMOS트랜지스터들(P5, P8, P9), NMOS트랜지스터들(N9, N10, N11), 인버터(INV2), 및 저항들(R2, R3)로 구성되고, 출력 인에이블 회로(140)는 NMOS트랜지스터들(N2, N3), 및 인버터(INV3)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
기준전압 발생회로(20)는 기준전압(Vref)을 발생한다. 증폭기(22)는 기준전압(Vref)과 노드(n)의 전압(i1 ×Rext)의 차를 증폭한다. 증폭기(22)는 노드(n)의전압이 기준전압(Vref)보다 크면 출력신호의 전압 레벨을 높이고, 노드(n)의 전압이 기준전압(Vref)보다 작으면 출력신호의 전압 레벨을 낮춘다. PMOS트랜지스터(P1)는 증폭기(22)로부터 출력되는 신호의 전압 레벨에 응답하여 전류(i1)를 흐르게 한다. 이때, 패드(P3)에 연결된 외부 저항(Rext)을 연결하여 구성함으로써 노드(n)의 전압이 공정, 온도, 및 전압 변화에 둔감하게 변화하게 된다. 따라서, 바이어스 회로(100)는 공정, 온도, 및 전압 변화에 둔감하게 일정한 전류(i1)를 발생한다.
전류 미러 회로(110)는 증폭기(22)의 출력신호에 응답하여 전류(i1)와 동일한 전류(i2)를 발생하고, 전류(i2)를 미러하여 전류들(i3, i4)을 발생한다. 그리고, 전류(i1)의 수배 내지 수십배의 전류(i5)를 발생한다.
공통 모드 피드백 회로(120)는 PMOS트랜지스터(P4)를 통하여 흐르는 전류(i4)를 분배하여 PMOS트랜지스터(P6)와 NMOS트랜지스터(N7) 및 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르게 한다. 만일 PMOS트랜지스터(P6)의 게이트로 인가되는 전압의 레벨이 기준전압(Vref)보다 낮아지게 되면 PMOS트랜지스터(P6)와 NMOS트랜지스터(N7)를 통하여 흐르는 전류가 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류보다 많아지게 된다. 반대로, PMOS트랜지스터(P6)의 게이트로 인가되는 전압의 레벨이 기준전압(Vref)보다 높아지게 되면 PMOS트랜지스터(P6)와 NMOS트랜지스터(N7)를 통하여 흐르는 전류가 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류보다 작아지게 된다.
드라이버(130)는 공통 모드 피드백 회로(120)의 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류가 많아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 많아지게 하고 패드들(P1, P2)사이에 걸리는 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 한다. 반대로, PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류가 작아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 작아지게 하고 패드들(P1, P2)사이에 걸리는 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 한다.
접지전압 레벨의 입력 신호(VIN)가 인가되면 인버터(INV2)가 전원전압 레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P9)와 NMOS트랜지스터(N9)가 온된다. 따라서, 전류(i5)가 PMOS트랜지스터(P9), NMOS트랜지스터(N13), 패드(P2), 저항(RT), 패드(P3), NMOS트랜지스터(N9), 및 NMOS트랜지스터(N11)를 통하여 흐르게 된다. 이때, 패드(P1)의 전압은 패드(P2)의 전압보다 높다. 그리고, 만일 NMOS트랜지스터(N11)을 통하여 흐르는 전류가 증가하게 되면 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 되고, 만일 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 감소하게 되면 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 된다.
반면에, 전원전압 레벨의 입력 신호(VIN)가 인가되면 인버터(INV2)가 접지전압 레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P8)와 NMOS트랜지스터(N10)가 온된다. 따라서, 전류(i5)가 PMOS트랜지스터(P8), NMOS트랜지스터(N12), 패드(P1), 저항(RT), 패드(P2), NMOS트랜지스터(N13), NMOS트랜지스터(N10), 및 NMOS트랜지스터(N11)를 통하여 흐르게 된다. 이때, 패드(P2)의 전압이 패드(P1)의 전압보다 높다. 그리고, 만일 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 증가하게 되면 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 되고, 만일 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 감소하게 되면 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 된다.
그리고, 저항들(R2, R3)은 패드들(P1, P2)의 전압을 분배하여 분배된 전압을 궤환 전압으로 하여 공통 모드 피드백 회로(120)의 PMOS트랜지스터(P6)의 게이트로 인가한다. 이때, 저항들(R2, R3)은 저항(RT)에 비해서 100배이상의 저항 값을 가지도록 설계함으로써 전류 손실을 최소화할 수 있다.
드라이버(130)는 패드들(P1, P2)의 전압을 분배한 전압을 공통 모드 피드백 회로(120)로 궤환한다. 이때, 궤환 전압에 따라 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 조절되어 패드들(P1, P2)사이의 전압을 조절한다. 만일 분배된 전압이 원하는 전압 레벨보다 낮아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 증가되어 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 되고, 분배된 전압이 원하는 전압 레벨보다 높아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 감소되어 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 된다. 따라서, 패드들(P1, P2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압의 크기가 원하는 전압 크기로 유지되고, 오프셋 전압의 변화 또한 줄어들게 된다.
상술한 바와 같은 동작 수행시에 접지전압 레벨의 인에이블 신호(EN)가 인가되어 NMOS트랜지스터들(N12, N13)이 온되어 드라이버(130)로부터 출력되는 신호가 패드들(P1, P2)로 출력된다.
반면에, 전원전압 레벨의 인에이블 신호(EN)가 인가되면 NMOS트랜지스터들(N12, N13)이 오프되어 패드들(P1, P2)과 전기적으로 분리되어 드라이버(130)로부터 출력되는 신호가 패드들(P1, P2)로 출력되지 않게 된다. 따라서, 드라이버(130)와 패드들(P1, P2)을 분리하는 것이 가능하므로 정전기 보호 다이오우드를 패드들(P1, P2)에 구현할 수 있어 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 차동 출력 회로는 칩 외부에 있는 저항(Rext)을 이용하여 공정, 전압, 및 온도 변화에 둔감한 바이어스 전류(i1)를 발생하고, 이 전류를 미러하여 공통 모드 피드백 회로 및 드라이버의 전류를 발생한다. 그리고, 드라이버의 차동 출력 신호의 전압을 분배한 전압을 궤환하여 궤환된 전압의 변화에 따라 차동 출력 신호의 전압의 크기를 변화함으로써 일정한 크기의 차동 출력 신호를 발생할 수 있고, 오프셋 전압의 변화 또한 줄일 수 있다.
또한, NMOS트랜지스터들(N12, N13)을 사용하여 드라이버와 패드들(P1, P2)을 전기적으로 분리하는 것이 가능하므로 정전기 보호 다이오우드를 패드에 구현할 수 있어 신뢰성 향상과 칩 크기를 줄일 수 있는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 차동 출력 회로는 차동 출력 신호의 크기 및 오프셋 전압의 변화를 줄일 수 있다.
또한, 드라이버와 패드들을 전기적으로 분리하는 것이 가능하므로 정전기 보호 다이오우드를 패드들에 구현할 수 있어 장치의 신뢰성이 향상될 수 있다.

Claims (7)

  1. 기준전압과 외부 저항에 바이어스 전류를 곱한 전압을 비교하여 상기 바이어스 전류를 발생하는 바이어스 수단;
    상기 바이어스 전류를 미러하여 미러된 전류를 발생하는 전류 미러 수단;
    상기 미러된 전류를 미러한 제1전류를 전류원으로 하고 기준전압과 궤환 전압을 비교하여 출력 신호의 레벨을 변화하는 공통 모드 피드백 수단; 및
    상기 미러된 전류를 미러한 제2전류를 전류원으로 하고 입력 신호에 응답하여 상기 공통 모드 피드백 수단의 출력 신호의 레벨에 따라 차동 출력 신호의 레벨을 변화하고, 상기 차동 출력 신호의 전압을 분배하여 상기 궤환 전압을 발생하는 구동 수단을 구비하는 것을 특징으로 하는 차동 출력 회로.
  2. 제1항에 있어서, 상기 바이어스 수단은
    상기 기준전압을 발생하는 기준전압 발생회로;
    상기 기준전압과 제1노드의 전압의 차를 증폭하는 증폭회로; 및
    상기 증폭회로의 출력신호에 응답하여 상기 바이어스 전류를 흐르게 하는 전류 구동회로를 구비하는 것을 특징으로 하는 차동 출력 회로.
  3. 제2항에 있어서, 상기 바이어스 수단은
    상기 제1노드에 상기 외부 저항이 연결되는 것을 특징으로 하는 차동 출력회로.
  4. 제1항에 있어서, 상기 공통 모드 피드백 수단은
    상기 제1전류를 발생하는 제1전류원;
    상기 제1전류원에 연결된 소스와 상기 기준전압이 인가되는 게이트를 가진 제1PMOS트랜지스터;
    상기 제1전류원에 연결된 소스와 상기 궤환 전압이 인가되는 게이트를 가진 제2PMOS트랜지스터;
    상기 제1PMOS트랜지스터의 드레인에 연결된 드레인 및 게이트와 접지전압이 인가되는 소스를 가지고 상기 드레인을 통하여 상기 출력 전압을 발생하는 제1NMOS트랜지스터; 및
    상기 제2PMOS트랜지스터의 드레인에 연결된 드레인 및 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 차동 출력 회로.
  5. 제1항에 있어서, 상기 구동 수단은
    상기 제2전류를 발생하는 제2전류원;
    상기 제2전류원과 제2노드사이에 직렬 연결되고 입력 신호가 인가되는 게이트를 가진 제3PMOS트랜지스터와 제3NMOS트랜지스터;
    상기 제2전류원과 상기 제2노드사이에 직렬 연결되고 상기 입력 신호의 반전된 신호가 인가되는 게이트를 가진 제4PMOS트랜지스터와 제4NMOS트랜지스터;
    상기 제2노드와 접지전압사이에 연결되고 상기 공통 모드 피드백 수단의 출력 신호가 인가되는 게이트를 가진 제5NMOS트랜지스터; 및
    상기 제3PMOS트랜지스터와 제3NMOS트랜지스터의 제1공통 노드와 상기 제4PMOS트랜지스터와 상기 제4NMOS트랜지스터의 제2공통 노드사이의 전압을 분배하여 상기 궤환 전압을 발생하는 전압 분배 회로를 구비하고,
    상기 제1 및 제2공통 노드들을 통하여 상기 차동 출력 신호를 발생하는 것을 특징으로 하는 차동 출력 회로.
  6. 제5항에 있어서, 상기 전압 분배 회로는
    상기 제1 및 제2공통 노드들사이에 직렬 연결된 제1 및 제2저항들을 구비하고,
    상기 제1저항과 상기 제2저항사이의 노드를 통하여 상기 궤환 전압을 발생하는 것을 특징으로 하는 차동 출력 회로.
  7. 제1항에 있어서, 상기 구동 수단은
    인에이블 신호에 응답하여 상기 제1 및 제2공통 노드들의 신호를 전송하는 제1 및 제2전송 게이트들을 더 구비하는 것을 특징으로 하는 차동 출력 회로.
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