KR100690998B1 - 위상 보간 제어회로 - Google Patents

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Abstract

본 발명은 램버스 디램의 위상 보간 제어회로에 관한 것으로, 위상 혼합부에 전달되어지는 풀 스케일(full scale) 전류량을 바이어스 발생부에서 발생시켜 비트 스위치를 통하여 위상 혼합부의 전류 소스를 제어하도록 함으로써, 종래의 회로에서 디지탈/아날로그 변환부와 커런트 미러부를 제거시켜 회로의 면적을 줄일 수 있고 동작의 정확도를 향상시킬 수 있다. 이를 위한 본 발명의 위상 보간 제어회로는 바이어스 신호를 발생시키는 바이어스 발생부와, 상기 바이어스 신호에 의해 인에이블되며 다수개의 디지탈 신호 및 디지탈바 신호에 의해 전류량이 조절된 바이어스 신호를 제 1 노드와 제 2 노드로 발생하는 비트 스위칭부와, 상기 제 1 노드의 신호와 상기 제 2 노드의 신호에 의해 접지 노드로 전류 경로가 형성되며 위상이 다른 제 1 입력 신호와 제 2 입력 신호를 수신하여 위상 보간된 신호를 발생하는 위상 혼합부를 구비한 것을 특징으로 한다.

Description

위상 보간 제어회로{PHASE INTERPOLATION CONTROL CIRCUIT}
도 1은 종래 기술에 따른 위상 보간 제어회로의 회로도
도 2는 본 발명에 의한 위상 보간 제어회로의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 바이어스 발생부 22 : 바이어스 발생단
200 : 비트 스위칭부 400 : 위상 혼합부
본 발명은 램버스 디램의 위상 보간 제어회로(Phase Interpolation Control Circuit)에 관한 것으로, 특히 회로를 간략화하여 회로의 면적을 줄이고 동작의 정확도를 향상시킨 위상 보간 제어회로에 관한 것이다.
일반적으로, 위상 보간 제어회로는 DLL(Delay Locked Loop), PLL(Phase Locked Loop) 등의 아날로그 회로들로부터 두개의 위상 클럭(phase clock)을 수신하여 위상 보간(interpolate)된 신호를 출력하는 위상 혼합기(phase Mixer)를 제어하는 회로이다.
종래의 위상 보간 제어회로는 도 1에 도시한 바와 같이, 바이어스 전류(bias current)를 발생시키는 바이어스 발생부(10)와, 상기 바이어스 발생부(10)에서 발생된 바이어스 신호(DacBias)에 의해 수신된 디지탈 입력신호를 아날로그 전류량으로 변환된 제1 출력전류신호(Iout)와 제2 출력전류신호(Ioutb)를 출력하는 디지탈/아날로그 변환부(20)와, 상기 바이어스 발생부(10)에서 발생된 바이어스 신호에 의해 상기 디지탈/아날로그 변환부(20)로부터 수신된 제1 출력전류신호(Iout)와 제2 출력전류신호(Ioutb)를 각각 커런트 미러(current mirror)시켜 제1 제어신호(s1)와 제2 제어신호(s2)로 발생하는 커런트 미러부(30)와, 상기 커런트 미러부(30)로부터 수신된 상기 제1 제어신호(s1)와 제2 제어신호(s2)에 의해 수신된 제1 입력 신호와 제2 입력 신호의 위상 보간을 해준 파형을 출력하는 위상 혼합부(40)로 구성되어 있다.
입력 n+1 비트(bit)의 디지탈 신호(bit<n:0>)와 이와 반대값을 가진 디지탈 신호(bit<n:0>b)는 상기 디지탈/아날로그 변환부(20)의 각 비트에 해당하는 디퍼렌셜 페어(differential pair)에 입력되어 상기 바이어스 발생부(10)에서 발생된 바이어스 신호(DacBias)에 의해 생성된 일정한 전류값(Iout 및 Ioutb)을 노드(Nd1 및 ND2)로 내보낸다. 여기서 노드(Nd1)에 흐르는 전류량(Iout)과 노드(Nd2)에 흐르는 전류량(Ioutb)의 합은 일정하며, 수신되는 디지탈의 신호의 값(bit<n:0>)이 증가할 수록 노드(Nd1)에 흐르는 전류량(Iout)은 증가하고 노드(Nd2)에 흐르는 전류량(Ioutb)은 감소한다. 반대로, 수신되는 디지탈 값(bit<n:0>)이 감소할 수록 노드(Nd1)에 흐르는 전류량(Iout)은 감소하고 노드(Nd2)에 흐르는 전류량(Ioutb)은 증가한다.
상기 디지탈/아날로그 변환부(20)에서 생성된 상기 노드(Nd1)의 전류값(Iout)은 트랜지스터(P3)(P4)(N6)을 통해 미러링(mirroring)되어 위상 혼합부(40)의 트랜지스터(N7)에 흐르는 전류값을 조절한다. 또한 상기 디지탈/아날로그 변환부(20)에서 생성된 상기 노드(Nd2)의 전류값(Ioutb)은 트랜지스터(P5)(P6)(N5)을 통해 미러링(mirroring)되어 위상 혼합부(40)의 트랜지스터(N41)에 흐르는 전류값을 조절한다. 즉, 입력 디지탈 신호(bit<n:0>)의 값이 증가하면 트랜지스터(N7)에 흐르는 전류값은 증가하고, 트랜지스터(N41)에 흐르는 전류값은 감소하게 된다.
상기 위상 혼합부(40)는 제1 입력 신호(InE)와, 이 제1 입력 신호(InE)와 차동 신호인 제1 입력바 신호(InEb)가 첫번째 디퍼렌셜 페어(differential pair)(N8)(N9)의 게이트로 입력되고, 상기 제1 입력 신호(InE) 및 제1 입력바 신호(InEb)보다 위상이 뒤지는 제2 입력 신호(In0)와 제2 입력바 신호(In0b)가 두번째 디퍼렌셜 페어(N10)(N40)의 게이트로 입력되어 트랜지스터(N7)(N41)에 흐르는 전류량의 값에 따라 출력 신호(Out)(Outb)의 위상을 조절한다.
즉, 디지탈 신호(bit<n:0>)의 값이 증가함에 따라 노드(Nd1)로 출력되는 전류량(Iout)은 커지고, 따라서 트랜지스터(N7)로 미러링(mirroring)된 전류값은 증가하여 I·R 드롭(drop)에 의해 출력 신호(Out)는 제1 입력 신호(InE) 쪽으로 이동하게 되고, 반대로 디지탈 신호(bit<n:0>)의 값이 감소함에 따라 노드(Nd2)로 출력되는 전류량(Ioutb)은 감소하게되어 트랜지스터(N41)에 흐르는 전류량이 감소하여 출력 신호(Out)는 제2 입력 신호(In0) 쪽으로 이동하게 된다.
그런데, 이와 같이 구성된 종래의 위상 보간 제어회로에 있어서는 수신되는 디지탈 신호(bit<n:0>)의 수 만큼의 디퍼렌셜 페어를 구비하는 디지탈/아날로그 변환부(20)와 디지탈/아날로그 변환부(20)에서 생성된 신호를 위상 혼합부(40)로 전달하는 커런트 미러부(30)로 인해 회로의 면적이 증가되는 문제점이 있었다. 또한, 디지탈/아날로그 변환부(20)와 커런트 미러부(30)에서의 시간 지연(time delay) 문제와 제조공정(process), 공급전압 및 온도의 변화로 인해 동작의 정확도가 떨어지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 위상 혼합부에 전달되어지는 풀 스케일(full scale) 전류량을 바이어스 발생부에서 발생시켜 비트 스위치를 통하여 위상 혼합부의 전류 소스를 제어하도록 함으로써, 종래의 회로에서 디지탈/아날로그 변환부와 커런트 미러부를 제거시켜 회로의 면적을 줄이고 동작의 정확도를 향상시킨 위상 보간 제어회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 위상 보간 제어회로는 바이어스 신호를 발생시키는 바이어스 발생부와, 상기 바이어스 신호에 의해 인에이블되며 다수개의 디지탈 신호 및 디지탈바 신호에 의해 전류량이 조절된 바이어스 신호를 제 1 노드와 제 2 노드로 발생하는 비트 스위칭부와, 상기 제 1 노드의 신호와 상기 제 2 노드의 신호에 의해 접지 노드로 전류 경로가 형성되며 위상이 다른 제 1 입력 신호와 제 2 입력 신호를 수신하여 위상 보간된 신호를 발생하는 위상 혼합부를 구비한 것을 특징으로 한다.
상기 바이어스 발생부는 바이어스 신호를 발생하는 바이어스 발생단과, 상기 바이어스 발생단의 출력 노드와 전원전압 공급 노드 사이에 접속되며 상기 바이어스 신호에 의해 제어되는 제 1 PMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터와 커런트 미러 구조로 연결되며 상기 바이어스 신호에 의해 동작되어 바이어스를 발생하는 제 2 PMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 비트 스위칭부는 상기 바이어스 발생부의 출력 노드와 접지 노드 사이에 연결되며 게이트가 상기 출력 노드에 접속된 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터와 커런트 미러 구조로 연결되며 소스가 접지 노드에 접속된 N개의 NMOS 트랜지스터(Nn)와, 상기 N개의 NMOS 트랜지스터(Nn) 중 홀수번째의 NMOS 트랜지스터(N2n-1)의 드레인과 상기 제 1 노드 사이에 연결되며 디지탈 입력신호 및 디지탈 입력 바 신호에 의해 각각 동작이 제어되는 N/2개의 전달 게이트(G2n-1)와, 상기 N개의 NMOS 트랜지스터(Nn) 중 짝수번째의 NMOS 트랜지스터(N2n)의 드레인과 상기 제 2 노드 사이에 연결되며 상기 디지탈 입력신호 및 상기 디지탈 입력 바 신호에 의해 동작되는 N/2개의 전달 게이트(G2n)로 구성된 것을 특징으로 한다.
상기 N개의 전달 게이트는 PMOS 및 NMOS 트랜지스터로 각각 구성된 것을 특징으로 한다.
상기 위상 혼합부는 상기 전원전압 공급노드와 제 1 출력 단자 사이에 연결된 제 1 저항과, 상기 전원전압 공급노드와 제 2 출력 단자 사이에 연결된 제 2 저 항과, 상기 제 1 입력 신호와 상기 제 1 입력바 신호에 의해 상기 제 1 출력 단자 및 상기 제 2 출력 단자의 신호를 차동 증폭하여 상기 제 1 노드로 보내는 제1 디퍼렌셜 페어부와, 상기 제 2 입력 신호와 제 2 입력바 신호에 의해 상기 제 1 출력 단자 및 제 2 출력 단자의 신호를 차동 증폭하여 상기 제 2 노드로 보내는 제2 디퍼렌셜 페어부로 구성된 것을 특징으로 한다.
상기 제 1 디퍼렌셜 페어부는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 2 디퍼렌셜 페어부는 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 위상 보간 제어회로를 나타낸 회로도이다. 상기 위상 보간 제어회로는 바이어스 전류(bias)를 발생시키는 바이어스 발생부(100)와, 상기 바이어스 발생부(100)에서 발생된 바이어스 신호(bias)에 의해 인에이블되며 디지탈 입력신호(bitn)(bitnb)의 선택된 수만큼 전류량이 조절된 아날로그 신호(lout)(loutb)를 노드(Nd15) 및 노드(Nd16)로 출력하는 비트 스위칭부(200)와, 상기 노드(Nd15)의 신호(Iout)와 상기 노드(Nd16)의 신호(Ioutb)에 의해 접지(Vss) 노드로 전류 경로가 형성되며 제 1 입력 신호 및 제 1 입력 바 신호(InE)(InEb)와 제2 입력 신호 및 제 2 입력 바 신호(InO)(InOb)를 수신하여 위상 보간된 신호(out)(outb)를 노드(Nd13)(Nd14)로 발생하는 위상 혼합부(400)를 구비한다.
상기 바이어스 발생부(100)는 바이어스 신호(b)를 발생하는 바이어스 발생단(22)과, 상기 바이어스 신호(b)가 '로직 로우'일 때 전원 전압(Vcc)을 상기 바이어스 신호(b)를 출력하는 노드(Nd11)로 전송하는 PMOS 트랜지스터(P11)와, 상기 PMOS 트랜지스터(P11)와 커런트 미러 구조를 가지며 상기 바이어스 신호(b)가 '로직 로우'일 때 전원 전압(Vcc)을 바이어스 신호(bias)를 출력하는 노드(Nd12)로 전송하는 PMOS 트랜지스터(P22)로 구성된다.
그리고, 상기 비트 스위칭부(200)는 상기 바이어스 신호(bias)를 전송하는 노드(Nd12)와 접지(Vss) 노드 사이에 연결되며 게이트가 상기 노드(Nd12)에 접속된 NMOS 트랜지스터(N30)와, 상기 NMOS 트랜지스터(N30)와 커런트 미러 구조로 연결되며 소스가 접지(Vss) 노드에 접속된 N개의 NMOS 트랜지스터(Nn)와, 상기 N개의 NMOS 트랜지스터(Nn) 중 홀수번째의 NMOS 트랜지스터(N2n-1)의 드레인과 상기 위상 혼합부(400)의 노드(Nd15) 사이에 연결되며 디지탈 입력신호(bitn) 및 디지탈 입력 바 신호(bitnb)에 의해 동작되는 N/2개의 전달 게이트(G2n-1)와, 상기 N개의 NMOS 트랜지스터(Nn) 중 짝수번째의 NMOS 트랜지스터(N2n)의 드레인과 상기 위상 혼합부(400)의 노드(Nd16) 사이에 연결되며 디지탈 입력신호(bitn) 및 디지탈 입력 바 신호(bitnb)에 의해 동작되는 N/2개의 전달 게이트(G2n)로 구성된다.
상기 위상 혼합부(400)는 전원전압(Vcc) 공급노드와 노드(Nd13) 사이에 접속된 저항(R11)과, 제 1 위상 입력신호(InE)에 의해 상기 노드(Nd13)의 신호를 노드(Nd15)로 전송하는 NMOS 트랜지스터(N88)와, 상기 전원전압(Vcc) 공급노드와 노드(Nd14) 사이에 접속된 저항(R22)과, 제1 위상 입력바 신호(InEb)에 의해 상기 노드(Nd14)의 신호를 상기 노드(Nd15)로 전송하는 NMOS 트랜지스터(N99)와, 제 2 위상 입력신호(InO)에 의해 상기 노드(Nd13)의 신호를 노드(Nd16)로 전송하는 NMOS 트랜지스터(N110)와, 제 2 위상 입력바 신호(InOb)에 의해 상기 노드(Nd14)의 신호를 상기 노드(Nd16)로 전송하는 NMOS 트랜지스터(N140)로 구성된다.
상기 바이어스 발생부(100)에서 발생되어진 기본 바이어스 전류는 미러링(mirroring)되어 위상 혼합부(400)의 전류 소스의 디지탈 입력신호(<n+1>bit)에 해당하는 각각의 전류량을 발생시킨다. 이때, 발생된 <n+1> 비트 각각의 전류량의 합은 위상 혼합부(400)의 풀 스케일 전류(full scale current)가 되며, 디지탈 입력신호(bit<n:0>)와 이와 반대값을 가진 디지탈바 입력신호(bit<n:0>b)는 비트 스위칭부(200)를 제어하여 일정한 전류값을 노드(Nd11) 또는 노드(Nd12)로 출력한다. 여기서, 노드(Nd11)에 흐르는 전류량(Iout)과 노드(Nd12)에 흐르는 전류량(Ioutb)의 합은 일정하며, 수신되는 디지탈의 신호의 값(bit<n:0>)이 증가할 수록 노드(Nd1)에 흐르는 전류량(Iout)은 증가하고 노드(Nd2)에 흐르는 전류량(Ioutb)은 감소한다. 반대로, 수신되는 디지탈 값(bit<n:0>)이 감소할 수록 노드(Nd1)에 흐르는 전류량(Iout)은 감소하고 노드(Nd2)에 흐르는 전류량(Ioutb)은 증가한다.
즉, 커런트 소스에서 발생되어진 풀 스케일 전류(full scale current)는 비트 스위치부(200)의 제어에 따라 상기 노드(Nd11)에 흐르는 전류량(Iout)과 상기 노드(Nd12)에 흐르는 전류량(Ioutb)을 조절한다.
상기 위상 혼합부(400)는 제1 입력 신호(InE)와, 이 제1 입력 신호(InE)와 차동 신호인 제1 입력바 신호(InEb)가 첫번째 디퍼렌셜 페어(differential pair)(N31)(N32)의 게이트로 입력되고, 상기 제1 입력 신호(InE) 및 제1 입력바 신호(InEb)보다 위상이 뒤지는 제2 입력 신호(In0)와 제2 입력바 신호(In0b)가 두번째 디퍼렌셜 페어(N33)(N34)의 게이트로 입력되어 트랜지스터(N35)(N36)에 흐르는 전류량의 값에 따라 출력 신호(Out)(Outb)의 위상을 조절한다.
즉, 디지탈 신호(bit<n:0>)의 값이 증가함에 따라 노드(Nd11)로 출력되는 전류량(Iout)은 커지고 따라서 출력 신호(Out)는 제1 입력 신호(InE) 쪽으로 이동하게 되고, 반대로 디지탈 신호(bit<n:0>)의 값이 감소함에 따라 노드(Nd12)로 출력되는 전류량(Ioutb)은 감소하게되어 출력 신호(Out)는 제2 입력 신호(In0) 쪽으로 이동하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 위상 보간 제어회로에 의하면, 위상 혼합부에 전달되어지는 풀 스케일(full scale) 전류량을 바이어스 발생부에서 발생시켜 비트 스위치를 통하여 위상 혼합부의 전류 소스를 제어하도록 함으로써, 종래의 회로에서 디지탈/아날로그 변환부와 커런트 미러부를 제거시켜 위상 혼합부의 제어회로의 면적을 감소시켰으며, 또한 디지탈/아날로그 변화부와 커런트 미러부에서의 시간 지연(time delay) 문제와 제조공정(process), 공급전압 및 온도의 변화로 인해 동작의 정확도가 떨어지는 문제점을 비트 스위치부를 사용함으로써 해결하였다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 메모리 장치의 위상 보간 제어회로에 있어서,
    바이어스 신호를 발생시키는 바이어스 발생부와,
    상기 바이어스 신호에 의해 인에이블되며 다수개의 디지탈 신호 및 디지탈바 신호에 의해 전류량이 조절된 바이어스 신호를 제 1 노드와 제 2 노드로 발생하는 비트 스위칭부와,
    상기 제 1 노드의 신호와 상기 제 2 노드의 신호에 의해 접지 노드로 전류 경로가 형성되며 위상이 다른 제 1 입력 신호와 제 2 입력 신호를 수신하여 위상 보간된 신호를 발생하는 위상 혼합부를 구비한 것을 특징으로 하는 위상 보간 제어회로.
  2. 제 1 항에 있어서, 상기 바이어스 발생부는,
    바이어스 신호를 발생하는 바이어스 발생단과,
    상기 바이어스 발생단의 출력 노드와 전원전압 공급 노드 사이에 접속되며 상기 바이어스 신호에 의해 제어되는 제 1 PMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터와 커런트 미러 구조로 연결되며 상기 바이어스 신호에 의해 동작되어 바이어스를 발생하는 제 2 PMOS 트랜지스터로 구성된 것을 특징으로 하는 위상 보간 제어회로.
  3. 제 1 항에 있어서, 상기 비트 스위칭부는,
    상기 바이어스 발생부의 출력 노드와 접지 노드 사이에 연결되며 게이트가 상기 출력 노드에 접속된 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터와 커런트 미러 구조로 연결되며 소스가 접지 노드에 접속된 N개의 NMOS 트랜지스터(Nn)와,
    상기 N개의 NMOS 트랜지스터(Nn) 중 홀수번째의 NMOS 트랜지스터(N2n-1)의 드레인과 상기 제 1 노드 사이에 연결되며 디지탈 입력신호 및 디지탈 입력 바 신호에 의해 각각 동작이 제어되는 N/2개의 전달 게이트(G2n-1)와,
    상기 N개의 NMOS 트랜지스터(Nn) 중 짝수번째의 NMOS 트랜지스터(N2n)의 드레인과 상기 제 2 노드 사이에 연결되며 상기 디지탈 입력신호 및 상기 디지탈 입력 바 신호에 의해 동작되는 N/2개의 전달 게이트(G2n)로 구성된 것을 특징으로 하는 위상 보간 제어회로.
  4. 제 3 항에 있어서,
    상기 N개의 전달 게이트는 PMOS 및 NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 위상 보간 제어회로.
  5. 제 1 항에 있어서, 상기 위상 혼합부는,
    상기 전원전압 공급노드와 제 1 출력 단자 사이에 연결된 제 1 저항과,
    상기 전원전압 공급노드와 제 2 출력 단자 사이에 연결된 제 2 저항과,
    상기 제 1 입력 신호와 상기 제 1 입력바 신호에 의해 상기 제 1 출력 단자 및 상기 제 2 출력 단자의 신호를 차동 증폭하여 상기 제 1 노드로 보내는 제1 디퍼렌셜 페어부와,
    상기 제 2 입력 신호와 제 2 입력바 신호에 의해 상기 제 1 출력 단자 및 제 2 출력 단자의 신호를 차동 증폭하여 상기 제 2 노드로 보내는 제2 디퍼렌셜 페어부로 구성된 것을 특징으로 하는 위상 보간 제어회로.
  6. 제 5 항에 있어서,
    상기 제 1 디퍼렌셜 페어부는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 위상 보간 제어회로.
  7. 제 5 항에 있어서,
    상기 제 2 디퍼렌셜 페어부는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 위상 보간 제어회로.
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KR100923706B1 (ko) * 2007-07-09 2009-10-27 인티그런트 테크놀로지즈(주) 차동 위상 보상기 및 이를 포함하는 증폭회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
US6385126B2 (en) * 2000-01-22 2002-05-07 Samsung Electronics Co., Ltd. Clock synchronization circuit and semiconductor device having the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331562B1 (ko) * 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
US6385126B2 (en) * 2000-01-22 2002-05-07 Samsung Electronics Co., Ltd. Clock synchronization circuit and semiconductor device having the same

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* Cited by examiner, † Cited by third party
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