KR100234873B1 - 클럭 신호 입력 버퍼 - Google Patents

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Abstract

본 발명은 클럭 신호 입력 버퍼에 관한 것으로, 명령 제어 회로에 클럭 신호를 출력하는 제 1 클럭 신호 입력 버퍼와 데이타 출력 제어 회로에 클럭 신호를 출력하는 제 2 클럭 신호 입력 버퍼가 각각 독립된 기준 전압 발생 회로를 구비하여 상기 제 1 클럭 신호 입력 버퍼 또는 상기 제 2 클럭 신호 입력 버퍼의 특성에 맞는 전압 레벨의 기준 전압이 인가되도록 하고, 상기 기준 전압을 발생시키는 기준 전압 발생 회로가 전압 분배기로 이루어져서 전원 전압의 범위에 비례하는 기준 전압을 출력함으로써, 각각이 클럭 신호 입력 버퍼의 특성에 맞는 적절한 기준 전압을 발생시키는 독립된 기준 전압 발생 회로를 구비하여 안정된 레벨 검출 속도를 유지하도록 하는 효과를 제공한다.

Description

클럭 신호 입력 버퍼
본 발명은 클럭 신호 입력 버퍼에 관한 것으로, 특히 각각의 클럭 신호 입력 버퍼의 특성에 맞는 적절한 기준 전압을 발생시키는 독립된 기준 전압 발생 회로를 구비한 클럭 신호 입력 버퍼에 관한 것이다.
클럭 신호에 동기되어 동작하는 시스템에 있어서, 티티엘(TTL : transistor transistor logic) 레벨의 신호와 씨모스(CMOS) 레벨의 신호를 모두 사용하는 경우에는 티티엘 레벨의 신호와 씨모스 레벨의 신호의 호환을 위하여 별도의 인터페이스 회로가 필요하다.
이와 같은 인터페이스 회로로서 클럭 신호 입력 버퍼가 사용되는데, 클럭 신호 입력 버퍼를 이용한 종래의 클럭 신호 입력단을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 클럭 신호 입력단의 구성을 나타낸 블록도이다.
도 1에 나타낸 바와 같이, 클럭 패드(100)를 통하여 입력된 클럭 신호(CLK)와 기준 전압 발생 회로(400)에서 출력되는 기준 전압(Vref)이 두 개의 클럭 신호 입력 버퍼(200)(300)에 각각 입력된다.
두 개의 클럭 신호 입력 버퍼(200)(300)에서 출력되는 클럭 신호(OUT)는 명령 제어 회로(500)와 데이터 출력 제어 회로(600)에 각각 입력된다.
이때 클럭 신호 입력 버퍼(200)(300)에 입력되는 클럭 신호(IN)는 티티엘 레벨의 신호이며, 출력되는 클럭 신호(OUT)는 씨모스 레벨로 변환되어 출력된다.
이와 같은 종래의 클럭 신호 입력단의 클럭 신호 입력 버퍼를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 종래의 클럭 신호 입력 버퍼를 나타낸 회로도이다.
도 2에 나타낸 바와 같이 클럭 신호 입력 버퍼로서 차동 증폭 회로(210)가 사용되는데, 입력 신호로서 기준 전압(Vref)과 클럭 신호(IN) 및 인에이블 신호(E)가 있으며, 출력신호는 클럭 신호(OUT)가 있다.
이와 같은 차동 증폭 회로(210)를 이용한 클럭 신호 입력 버퍼의 구성은 다음과 같다.
병렬 연결된 네개의 PMOS 트랜지스터(Q1∼Q4)의 각각의 소스 단자가 전원 전압(VDD) 단자에 연결된다.
PMOS 트랜지스터(Q1)(Q2)의 드레인 단자는 서로 단락되어 NMOS 트랜지스터(Q5)의 드레인 단자에 연결되며, PMOS 트랜지스터(Q3)(Q4)의 드레인 단자도 서로 단락되어 NMOS 트랜지스터(Q6)의 드레인 단자에 연결된다.
또 PMOS 트랜지스터(Q1)(Q4)의 게이트 단자에는 인에이블 신호(E)가 입력되며, PMOS 트랜지스터(Q2)(Q3)의 게이트 단자는 서로 단락되어 PMOS 트랜지스터(Q2)의 드레인 단자에 연결됨으로써 능동 부하로 동작한다.
또 PMOS 트랜지스터(Q3)의 드레인 단자에 나타나는 신호가 클럭 신호(OUT)로서 출력된다.
NMOS 트랜지스터(Q5)의 게이트 단자에는 클럭 신호(IN)가 갖는 하이 레벨과 로우 레벨의 중심 전압인 기준 전압(Vref)이 입력되며, NMOS 트랜지스터(Q5)의 게이트 단자와 접지 전압(VSS) 단자 사이에는 NMOS 트랜지스터(Q7)를 이용한 캐패시터(220)가 연결되어 있어 기준 전압(Vref)이 NMOS 트랜지스터(Q5)의 게이트 단자에 직접 입력되는 것을 방지하는 완충 작용을 한다.
NMOS 트랜지스터(Q6)의 게이트 단자에는 클럭 신호(IN)가 입력되는데, 이와 같은 NMOS 트랜지스터(Q6)의 게이트 단자와 접지 전압(VSS) 단자 사이에는 NMOS 트랜지스터(Q8)를 이용한 캐패시터(230)가 연결되어 있어 입력 클럭 신호(IN)가 NMOS 트랜지스터(Q6)의 게이트 단자에 직접 입력됨으로서 발생할 수 있는 문제등을 방지한다.
이와 같은 NMOS 트랜지스터(Q5)(Q6)의 소스 단자는 서로 단락되어 NMOS 트랜지스터(Q9)의 드레인 단자에 연결된다.
NMOS 트랜지스터(Q9)의 소스 단자에는 두개의 NMOS 트랜지스터(Q10)(Q11)가 직렬 연결되며, 이와 같이 직렬 연결된 세개의 NMOS 트랜지스터(Q9)(Q10)(Q11)의 게이트 단자에는 인에이블 신호(E)가 입력된다.
NMOS 트랜지스터(Q10)의 소스 단자와 접지 전압(VSS) 단자 사이에는 스위치(SW1)가 연결되어 있으며, NMOS 트랜지스터(Q9)의 소스 단자와 접지 전압(VSS) 단자 사이에도 스위치(SW2)가 연결되어 있다.
상술한 세 개의 NMOS 트랜지스터(Q9)(Q10)(Q11)은 차동 증폭 회로(210)의 전류원으로 동작하며, 이때 스위치(SW1)(SW2)는 각각 NMOS 트랜지스터(Q10)(Q11)와 접지 전압(VSS) 단자 사이를 스위칭 제어하여 전류의 양을 제어하는 것이다.
이와 같이 구성된 종래의 클럭 신호 입력 버퍼의 동작을 설명하면 다음과 같다.
회로 동작의 초기 상태에서는 인에이블 신호(E)가 로우 레벨로 되어 PMOS 트랜지스터(Q1)(Q4)를 턴 온 시킨다.
PMOS 트랜지스터(Q1)(Q4)는 PMOS 트랜지스터(Q2)(Q3)와 비교하여 그 채널의 폭이 상대적으로 좁아 소량의 전류가 흐르게 되고, 따라서 NMOS 트랜지스터(Q5)(Q6)에도 소량의 전류가 인가된다.
이와 같이 NMOS 트랜지스터(Q5)(Q6)에 소량의 전류를 인가하는 까닭은 입력된 클럭 신호(IN)의 레벨에 따른 NMOS 트랜지스터(Q5)(Q6)의 스위칭 동작 속도를 빠르게 하기 위한 것이다.
인에이블 신호(E)가 하이 레벨로 되어 회로가 동작하면 PMOS 트랜지스터(Q1)(Q4)는 턴 오프된다.
이때 클럭 신호(IN)가 기준 전압(Vref)보다 하이 레벨인 경우에 NMOS 트랜지스터(Q6)는 턴 온되지만, NMOS 트랜지스터(Q5)의 게이트 단자에 인가되는 기준 전압(Vref)은 클럭 신호(IN)가 갖는 전압 범위의 중심 전압이기 때문에 완전히 턴 온되지 않는다.
따라서 NMOS 트랜지스터(Q5)보다 상대적으로 많은 양의 전류가 NMOS 트랜지스터(Q6)를 통하여 인가되고, 이 전류의 값과 PMOS 트랜지스터(Q3)가 갖는 저항값의 곱에 비례하는 크기의 전압이 NMOS 트랜지스터(Q6)의 드레인 단자와 PMOS 트랜지스터(Q3)의 드레인 단자가 단락되어 이루어진 노드의 전압이다.
이 전압은 곧 클럭 신호(OUT)의 전압으로서 하이 레벨이며, 그 전압 범위는 차등 증폭 회로(210)가 갖는 이득에 비례한다.
상술한 클럭 신호 입력 버퍼(200)는 티티엘 레벨의 클럭 신호를 씨모스 레벨로 변환하기 위한 것이므로 상술한 차동 증폭 회로(210)의 이득값을 적절히 설정하여 티티엘 레벨의 클럭 신호(IN)를 씨모스 레벨의 클럭 신호(OUT)로 변환 출력할 수 있는 것이다.
만약 클럭 신호(IN)가 기준 전압(Vref)보다 낮은 로우 레벨인 경우에는 NMOS 트랜지스터(Q6)는 턴 오프되고, 따라서 NMOS 트랜지스터(Q6)를 통하여 인가되는 전류의 양은 NMOS 트랜지스터(Q5)를 통하여 인가되는 전류의 양보다 상대적으로 감소하게 된다.
즉, NMOS 트랜지스터(Q6)의 드레인 단자의 전압이 낮아짐에 따라 클럭 신호(OUT)의 레벨도 로우 레벨로 된다.
그러나 이와 같은 종래의 클럭 신호 입력 버퍼는 공급되는 전원 전압(VDD)의 범위가 변화하는 경우에도 기준 전압(Vref)은 항상 고정되어 있기 때문에, 전원 전압(VDD)의 전체 범위에서 기준 전압(Vref)의 위치가 어느 한쪽으로 치우쳐서 클럭 신호(IN)의 레벨 검출 속도가 불안정해지는 문제가 있다.
따라서 본 발명은, 각각의 클럭 신호 입력 버퍼의 특성에 맞는 적절한 기준 전압을 발생시키는 독립된 기준 전압 발생 회로를 구비하여, 안정된 레벨 검출 속도를 유지하도록 하는데 그 목적이 있다.
제1도는 종래의 클럭 신호 입력단의 구성을 나타낸 블록도.
제2도는 종래의 클럭 신호 입력 버퍼를 나타낸 회로도.
제3도는 본 발명의 클럭 신호 입력단의 구성을 나타낸 블록도.
제4도는 본 발명의 기준 전압 발생 회로를 일례를 나타낸 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
100 : 클럭 패드 200,300 : 클럭 신호 입력 버퍼
400,700 : 기준 전압 발생 회로 500 : 명령 제어 회로
600 : 데이타 출력 제어 회로 Q1∼Q25 : MOS 트랜지스터
210 : 차동 증폭 회로
이와 같은 목적의 본 발명은, 명령 제어 회로로 클럭 신호를 출력하는 제 1 클럭 신호 입력 버퍼와 데이타 출력 제어 회로로 클럭 신호를 출력하는 제 2 클럭 신호 입력 버퍼가 각각 독립된 기준 전압 발생 회로를 구비하여 상기 제 1 클럭 신호 입력 버퍼 또는 상기 제 2 클럭 신호 입력 버퍼의 특성에 맞는 전압 레멜의 기준 전압이 인가되도록 하고, 상기 기준 전압을 발생시키는 기준 전압 발생 회로가 전원 전압의 범위에 비례하는 기준 전압을 출력하는 전압 분배기를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 클럭 신호 입력단의 구성을 나타낸 블록도이다.
도 3에 나타낸 바와 같이, 클럭 신호 입력 버퍼(200)에는 클럭 패드(100)를 통하여 입력되는 클럭 신호(CLK)와 기준 전압 발생 회로(700)에서 출력되는 기준 전압(Vref1)이 입력된다.
클럭 신호 입력 버퍼(300)에는 클럭 패드(100)를 통하여 입력되는 클럭 신호(CLK)와 기준 전압 발생 회로(400)에서 출력되는 기준 전압(Vref2)이 입력된다.
두 개의 클럭 신호 입력 버퍼(200)(300)에서 각각 출력되는 클럭 신호(OUT1)(OUT2)는 명령 제어 회로(500)와 데이터 출력 제어 회로(600)에 각각 입력된다.
이때 클럭 신호 입력 버퍼(200)(300)에 입력되는 클럭 신호(IN)는 티티엘 레벨의 신호이며, 출력되는 클럭 신호(OUT)는 씨모스 레벨로 변환되어 출력된다.
이와 같은 본 발명의 클럭 신호 입력 버퍼에 기준 전압(Vref1)(Vref2)를 인가하기 위한 기준 전압 발생 회로를 도 4를 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 기준 전압 발생 회로를 나타낸 회로도의 일례이다.
도 4에 나타낸 바와 같이 본 발명의 기준 전압 발생 회로는 전압 분배기로 이루어져 있다.
PMOS 트랜지스터(Q21)의 소스 단자가 전원 전압(VDD) 단자에 연결되고, 게이트 단자와 드레인 단자가 단락되어 PMOS 트랜지스터(Q23)의 소스 단자에 연결된다.
PMOS 트랜지스터(Q23)의 드레인 단자는 PMOS 트랜지스터(Q25)의 소스 단자에 연결되며, PMOS 트랜지스터(Q25)의 게이트 단자와 드레인 단자는 단락되어 접지 전압(VSS) 단자에 연결된다.
PMOS 트랜지스터(Q22)의 소스 단자는 전원 전압(VDD) 단자에 연결되며, 게이트 단자는 PMOS 트랜지스터(Q21)의 드레인 단자에 연결되며, 드레인 단자는 PMOS 트랜지스터(Q23)의 게이트 단자에 연결된다.
PMOS 트랜지스터(Q24)의 소스 단자는 PMOS 트랜지스터(Q22)의 드레인 단자와 연결되어 노드(N)를 형성하여 기준 전압(Vref)을 출력하고, 게이트 단자는 PMOS 트랜지스터(Q23)의 드레인 단자에 연결되며, 드레인 단자는 접지 전압(VSS) 단자에 연결된다.
이와 같은 PMOS 트랜지스터(Q21)(Q25)는 일종의 저항 소자로서 동작하며, PMOS 트랜지스터(Q21)(Q23)(Q25)는 모두 동일한 저항값을 갖는다.
또 PMOS 트랜지스터(Q22)(Q24)도 상호 동일한 저항값을 갖는데, 이때 PMOS 트랜지스터(Q21)(Q23)(Q25)는 PMOS 트랜지스터(Q22)(Q24)가 갖는 저항값의 두배의 저항값을 갖는다.
즉, 전원 전압(VDD)이 변화하더라도 상술한 바와 같은 전압 분배기를 통하여 노드(N)에는 항상 전원 전압(VDD)의 1/2에 해당하는 전압이 인가된다.
이와 같은 기준 전압 발생 회로를 각각의 입력 버퍼마다 구비하도록 하여 각각의 입력 버퍼의 특성에 맞는 절절한 기준 전압을 인가하도록 하며, 이때 기준 전압 발생 회로 또는 입력 버퍼에 공급되는 전원 전압이 변화하더라도 변화한 전원 전압에 따라 기준 전압도 함께 변화하여 입력 신호에 따른 적절한 기준 전압이 발생하도록 하는 것이다.
따라서 본 발명은, 각각의 클럭 신호 입력 버퍼의 특성에 맞는 적절한 기준 전압을 발생시키는 독립된 기준 전압 발생 회로를 구비하여 안정된 레벨 검출 속도를 유지하도록 하는 효과가 있다.

Claims (3)

  1. 입력된 클럭 신호의 전압 범위를 변환시켜 명령 제어 회로와 데이타 출력 제어 회로로 각각 출력하는 다수개의 클럭 신호 입력 버퍼가 차동 증폭 회로로 이루어지며, 상기 차동 증폭 회로의 제1입력단에 기준 전압이 입력되고 제2입력단에 상기 클럭 신호가 입력되면 상기 기준 전압과 상기 클럭 신호를 비교하여 상기 클럭 신호의 레벨을 검출한 다음, 상기 차동 증폭 회로가 갖는 이득에 따라 상기 클럭 신호의 전압 범위를 변환하여 출력하는 클럭 신호 입력 버퍼에 있어서, 상기 기준전압을 발생시키는 기준전압 발생회로는 전원 전압 단자에 일단이 연결된 제1저항 소자와; 접지 전압 단자에 일단이 연결된 제2저항 소자와; 상기 제1저항 소자와 상기 제2저항 소자 사이에 각각 소스 단자와 드레인 단자가 연결된 제1피모스 트랜지스터와; 상기 전원 전압 단자와 상기 제1피모스 트랜지스터의 게이트 단자 사이에 각각 소스 단자와 드레인 단자가 연결되고, 게이트 단자는 상기 제1피모스 트랜지스터의 소스 단자에 연결된 제2피모스 트랜지스터와; 상기 접지 전압 단자와 상기 제1피모스 트랜지스터의 게이트 단자 사이에 각각 드레인 단자와 소스 단자가 연결되고 게이트 단자는 상기 제1피모스 트랜지스터의 드레인 단자에 연결된 제3피모스 트랜지스터로 구성되어, 공급 전원의 전압 범위가 변화하는 경우 상기 공급 전원의 전압 범위의 변화에 비례하는 가변적인 기준 전압을 발생시키는 것이 특징인 클럭 신호 입력 버퍼.
  2. 청구항1에 있어서, 상기 기준 전압 발생 회로는 상기 다수개의 클럭 신호 입력 버퍼 각각에 대해 독립적으로 구비되어 이루어지는 것이 특징인 클럭 신호 입력 버퍼.
  3. 청구항1에 있어서, 상기 제1저항 소자 또는 상기 제2저항 소자는 게이트 단자와 드레인 단자가 단락되어 이루어진 피모스 트랜지스터인 것이 특징인 클럭 신호 입력 버퍼.
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