KR100842404B1 - ４－위상 전압 제어 발진기 - Google Patents

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Abstract

전압 제어 발진기가 개시된다. 상기 전압 제어 발진기는 복수의 딜레이 셀들을 구비하고, 제1 차동 발진 신호를 출력하는 제1 링 발진 회로; 및 복수의 딜레이 셀들을 구비하고, 제2 차동 발진 신호를 출력하는 제2 링 발진 회로를 구비하며, 상기 제1 링 발진 회로의 복수의 딜레이 셀들 각각과 대응되는 상기 제2 링 발진 회로의 복수의 딜레이 셀들 각각은 서로 교차 결합된다. 상기 복수의 딜레이 셀들 각각은 제1 제어 신호에 기초하여 제1 차동 신호를 출력하는 차동 증폭 회로; 및 상기 차동 증폭 회로의 출력 단자쌍에 병렬로 접속되고 제2 차동 신호를 수신하며, 제2 제어 신호에 기초하여 상기 제1 차동 신호의 위상을 조정하여 출력하는 네가티브 레지스턴스 회로(negative resistance circuit)를 구비한다.
전압 제어 발진기, VCO

Description

４－위상 전압 제어 발진기{Quadrature phase voltage controlled oscillator}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 4-위상 클락 신호를 생성하는 위상 고정 루프(PLL) 회로를 나타낸다.
도 2는 일반적인 3-스테이지 링 발진기의 개략적인 블락도이다.
도 3은 본 발명의 실시예에 따른 전압 제어 발진기의 개략적인 블락도이다.
도 4는 도 3에 도시된 딜레이 셀의 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 전압 제어 발진기의 시뮬레이션 결과를 나타내는 블락도이다.
본 발명은 전압 제어 발진기(VCO; Voltage Controlled Oscillator)에 관한 것으로 보다 상세하게는 4-위상 클락 신호를 생성하기 위한 전압 제어 발진기에 관한 것이다.
전압 제어 발진기(VCO)는 외부에서 인가되는 전압에 기초하여 비례하는, 혹은 반비례하는 주파수를 출력하는 회로이다. 상기 전압 제어 발진기는 아날로그, 및 디지털 회로에서 폭넓게 사용되고, 특히, 무선 데이터 통신에서 사용되는 위상 고정 루프(PLL; Phase Locked Loop) 회로에서 널리 사용된다.
상기 전압 제어 발진기에는 링 발진기(ring oscillator), LC 발진기(LC oscillator) 등이 있고, 각각의 특성에 따라 선택적으로 사용된다. 근래에는 고집적, 저비용의 회로 구현이 가능한 CMOS(Complementary Metal Oxid Semiconductor) 링 발진기가 널리 사용되고 있다.
일반적으로 상기 CMOS 링 발진기는 홀수의 딜레이 셀(delay cell)을 구비하고, 마지막 스테이지의 딜레이 셀의 출력 신호가 첫번째 스테이지의 딜레이 셀로 피드백되어 입력되는 링 구조를 가진다.
상기 링 발진기의 딜레이 셀의 수는 출력 발진 주파수에 반비례하는 특성을 가지므로, 고속의 데이터 통신을 위해서 일반적으로 3개의 딜레이 셀로 구성된 3-스테이지 링 발진기가 널리 사용된다.
상기 3-스테이지 링 발진기의 출력 신호들 각각의 위상은 어느 하나의 딜레이 셀의 출력 신호를 기준으로 각각 120도와 240도의 위상 차이를 가지게 된다.
그런데, 고속의 데이터 통신에서는 송수신되는 데이터를 재생하기 위해서는 4-위상(Quadrature-phase) 클락 신호가 필요하다. 또한, 반도체 메모리 장치(예컨대, DRAM)의 데이터 파이프 라인 스테이지(data pipeline stage)에서 송수신되는 데이터 신호를 직렬화(serialization), 또는 병렬화(parallelization) 하는데 있어 서 상기 4-위상 클락 신호가 필요하다.
따라서, 상기 3개의 딜레이 셀로 구성된 링 발진기는 고속의 데이터 전송에서는 적합하지만, 4-위상을 필요로 하는 데이터 통신에서는 사용할 수 없는 문제가 있었다.
따라서, 90도 위상 관계를 가지는 4-위상 클락 신호를 만들기 위해서는 4개의 딜레이 셀로 구성된 링 발진기를 사용하거나, 별도의 회로가 필요하다.
도 1은 일반적인 4-위상 주파수를 생성하기 위한 위상 고정 루프(PLL)를 나타내는 도면이다. 도 1을 참조하면, 상기 위상 고정 루프 회로(100)는 원하는 주파수(예컨대, 2.5 GHz)를 갖는 4-위상 클락 신호(I, IB, Q, QB)를 생성하기 위하여, 두배의 주파수(예컨대, 5.0 GHz)를 갖는 클락 신호를 전압 제어 발진기(14)에서 생성하고, 플립플롭(Flip-flop) 등으로 구현된 주파수 분주기(16)를 통과하면서 원하는 주파수를 가지는 4-위상 클락 신호(I, IB, Q, QB)를 생성하게 된다.
결국, 4-위상 클락 신호를 생성하기 위해서는 별도의 주파수 분주기가 필요하고 회로가 복잡해지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 링 발진기를 사용한 전압 제어 발진기 회로에서 전력 소모를 줄이고 고속의 데이터 통신에서도 안정적으로 4-위상 클락 신호를 직접 생성할 수 있는 전압 제어 발진기를 제공하는 것이다.
본 발명에 따른 전압 제어 발진기는 복수의 딜레이 셀들을 구비하고, 제1 차 동 발진 신호를 출력하는 제1 링 발진 회로; 복수의 딜레이 셀들을 구비하고, 제2 차동 발진 신호를 출력하는 제2 링 발진 회로를 구비하며, 상기 제1 링 발진 회로의 복수의 딜레이 셀들 각각과 대응되는 상기 제2 링 발진 회로의 복수의 딜레이 셀들 각각은 서로 교차 결합된다.
상기 복수의 딜레이 셀들 각각은 제1 제어 신호에 기초하여 제1 차동 신호를 출력하는 차동 증폭 회로; 및 상기 차동 증폭 회로의 출력 단자쌍에 병렬로 접속되고 제2 차동 신호를 수신하며, 제2 제어 신호에 기초하여 상기 제1 차동 신호의 위상을 조정하여 출력하는 네가티브 레지스턴스 회로를 구비한다.
상기 차동 증폭 회로는 제1 전원과 제1 노드 사이와 상기 제1 전원과 상기 제2 노드 사이에 각각 접속되는 제1 및 제2 저항; 상기 제1 노드와 제3 노드 사이와 상기 제2 노드와 상기 제3 노드 사이에 각각 접속되어 차동 입력 신호를 수신하는 입력 트랜지스터 쌍; 및 상기 제3 노드와 제2 전원 사이에 접속되어 상기 제1 제어 신호에 의해 제어되는 바이어스 트랜지스터를 구비하며, 상기 제3 노드와 제2 전원 사이에 접속되어 상기 제1 제어 신호에 의해 제어된다.
상기 네가티브 레지스턴스 회로는 서로 교차 결합된 제1 트랜지스터 쌍; 상기 제1 트랜지스터 쌍에 각각 병렬로 접속되고, 상기 제2 차동 신호를 수신하기 위한 제2 트랜지스터 쌍; 및 상기 제2 제어 신호에 응답하여 상기 딜레이 셀의 레지스턴스를 변경함으로써 상기 딜레이 셀의 딜레이 타임을 조정하기 위한 제3 트랜지스터를 구비한다.
상기 제1 트랜지스터 쌍 각각은 상기 제1 노드와 상기 제4 노드, 상기 제2 노드와 제4 노드 사이에 각각 접속되고, 각각의 게이트 단자는 상대방 드레인 단자와 서로 접속되며, 상기 제2 트랜지스터 쌍 각각은 상기 제1 노드와 상기 제4 노드, 상기 제2 노드와 상기 제4 노드 사이에 각각 접속되며, 상기 제3 트랜지스터는 상기 제4 노드와 제2 전원 사이에 접속된다.
상기 제2 차동 신호는 상기 복수의 딜레이 셀 각각에 교차 결합된 딜레이 셀로부터 출력된다. 상기 딜레이 셀의 딜레이 타임은 상기 제1 제어 신호 또는 상기 제2 제어 신호의 전압 레벨에 기초하여 가변된다.
상기 제1 링 발진회로, 및 상기 제2 링 발진회로 각각은 3개의 딜레이 셀로 구성된다. 상기 제1 차동 발진 신호와 상기 제2 차동 발진 신호는 90도의 위상차를 가지는 4-위상 클락 신호이다.
본 발명에 따른 전압 제어 발진기는 제1, 제2, 및 제3 딜레이 셀을 구비하는 제1 링 발진 회로; 및 제4, 제5, 및 제6 딜레이 셀을 구비하는 제2 링 발진 회로를 구비하며, 상기 제1과 제4 딜레이 셀, 상기 제2와 제5 딜레이 셀, 및 상기 제3과 제6 딜레이 셀은 서로 교차 결합된다.
상기 제1 내지 제6 딜레이 셀 각각은 제1 제어 신호에 기초하여 제1 차동 신호를 출력하는 차동 증폭 회로; 및 상기 차동 증폭 회로의 출력 단자쌍에 병렬로 접속되고 제2 차동 신호를 수신하며, 제2 제어 신호에 기초하여 상기 제1 차동 신호의 위상을 조정하여 출력하는 네가티브 레지스턴스 회로를 구비한다.
상기 차동 증폭 회로는 제1 전원과 제1 노드 사이와 상기 제1 전원과 상기 제2 노드 사이에 각각 접속되는 제1 및 제2 저항; 상기 제1 노드와 제3 노드 사이 와 상기 제2 노드와 상기 제3 노드 사이에 각각 접속되어 차동 입력 신호를 수신하는 입력 트랜지스터 쌍; 및 상기 제3 노드와 제2 전원 사이에 접속되어 상기 제1 제어 신호에 의해 제어되는 바이어스 트랜지스터를 구비하며, 상기 제1 노드 및 상기 제2 노드는 상기 차동 증폭 회로의 출력 단자쌍이다.
상기 네가티브 레지스턴스 회로는 서로 교차 결합된 제1 트랜지스터 쌍; 상기 제1 트랜지스터 쌍에 각각 병렬로 접속되고, 상기 제2 차동 신호를 수신하기 위한 제2 트랜지스터 쌍; 및 상기 제2 제어 신호에 응답하여 상기 딜레이 셀의 레지스턴스를 변경함으로써 상기 딜레이 셀의 딜레이 타임을 조정하기 위한 제3 트랜지스터를 구비한다.
상기 제1 트랜지스터 쌍 각각은 제1 노드와 제4 노드, 제2 노드와 제4 노드 사이에 각각 접속되고, 각각의 게이트 단자는 상대방 드레인 단자와 서로 접속되며, 상기 제2 트랜지스터 쌍 각각은 상기 제1 노드와 상기 제4 노드, 상기 제2 노드와 상기 제4 노드 사이에 각각 접속되며, 상기 제3 트랜지스터는 상기 제4 노드와 제2 전원 사이에 접속된다.
상기 제2 차동 신호는 상기 제1 내지 제6 딜레이 셀 각각에 교차 결합된 딜레이 셀로부터 출력된다. 상기 제1 내지 제6 딜레이 셀 각각의 딜레이 타임은 상기 제1 제어 신호 또는 상기 제2 제어 신호의 전압 레벨에 기초하여 가변된다.
상기 제1 링 발진 회로의 출력 신호와 상기 제2 링 발진 회로의 출력 신호는 90도의 위상차를 가지는 4-위상 클락 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재번호를 나타낸다.
도 2은 일반적인 링 발진기의 개략적인 블락도를 나타낸다. 도 2를 참조하면, 상기 링 발진기(20)는 제1 딜레이 셀(21), 제2 딜레이 셀(22), 및 제3 딜레이 셀(23)을 구비한다.
상기 제1 딜레이 셀(21)의 출력 신호(Xq31, Yq31)은 상기 제2 딜레이 셀(22)로 입력되고, 상기 제2 딜레이 셀(22)의 출력 신호(Xq32, Yq32)는 상기 제3 딜레이 셀(23)으로 입력된다. 상기 제3 딜레이 셀(23)의 출력 신호(Xq33, Yq33)는 상기 제1 딜레이 셀(21)로 피드백되어 입력된다.
즉, 상기 제1 내지 제3 딜레이 셀들(21, 22, 및 23)은 피드백 루프를 형성하고, 원하는 주파수를 가지는 발진 주파수를 출력한다.
상기 링 발진기를 구성하는 딜레이 셀들(21, 22, 및 23) 각각은 출력 단자를 구비하고, 상기 딜레이 셀(21, 22, 및 23) 각각의 출력 신호는 주파수는 서로 동일할 수 있으나 그 위상은 서로 120도의 위상 관계를 가진다.
즉, 상기 제1 딜레이 셀(21)의 출력 신호(Xq31, Yq31)를 기준으로 상기 제2 딜레이 셀(22)의 출력 신호(Xq32, Yq32)는 120도, 상기 제3 딜레이 셀(23)의 출력 신호(Xq33, Yq33)은 240도 딜레이된 위상을 가진다.
그런데, 상기 3개의 딜레이 셀(21, 22, 및 23)로 구성된 상기 링 발진기(20)는 고속의 동작을 요구하는 회로에서는 빠른 발진 동작을 하는 장점이 있으나, 데이터 통신 등에서 4-위상(Quadrature-phase) 클락 신호를 필요로 하는 회로에서는 이용할 수 없는 단점이 있다.
도 3은 본 발명의 실시예에 따른 전압 제어 발진기의 개략적인 블락도이다. 도 4를 참조하면, 상기 전압 제어 발진기(30)는 제1 링 발진 회로(100), 및 제2 링 발진 회로(200)를 구비한다.
상기 제1 링 발진 회로(100), 및 상기 제2 링 발진 회로(200) 각각은 다수의 딜레이 셀들(110 내지 230)을 구비한다. 상기 제1 링 발진 회로(100)의 딜레이 들(110, 120, 및 130) 각각과 상기 제1 링 발진 회로(100)의 딜레이 셀들(110, 120, 및 130) 각각과 대응되는 상기 제2 링 발진회로(200)의 딜레이 셀들(210, 220, 및 230) 각각은 서로 교차 결합(크로스 커플)된다.
도 3에 예시된 바를 참조하여 좀더 자세히 설명하면, 상기 제1 링 발진 회로(100)는 제1 내지 제3 딜레이 셀(110, 120, 및 130)을 구비한다. 상기 제2 링 발진 회로(200)는 제4 내지 제6 딜레이 셀(210, 220, 및 230)을 구비한다.
상기 제1 딜레이 셀(110)은 상기 제4 딜레이 셀(210)과 서로 크로스 커플되고, 상기 제2 딜레이 셀(120)은 상기 제5 딜레이 셀(220)과 크로스 커플되고, 상기 제3 딜레이 셀(130)은 상기 제6 딜레이 셀(230)과 크로스 커플된다.
상기 제1 발진 회로(100), 및 상기 제2 발진 회로(200)는 각각의 피드백 루프를 형성하고 원하는 주파수 신호(I, IB, Q, 및 QB)를 출력한다.
상기 제1 발진 회로(100)의 출력 신호(Q, QB)와 상기 제2 발진 회로(200)의 출력 신호(I, IB)는 90도의 위상 차이를 가지는 4-위상(또는, 직교 위상) 관계를 형성하게 된다.
좀더 자세히 설명하면, 상기 제3 딜레이 셀(130)은 제1 차동 주파수 신호들(Q, QB)을 출력하고, 상기 제6 딜레이 셀(230)은 상기 제1 차동 주파수 신호들(Q, QB)과 90도의 위상 관계를 가지는 제2 차동 주파수 신호들(I, IB)를 출력한다.
그리고, 상기 제1 차동 주파수 신호들(Q, QB)과 상기 제2 차동 주파수 신호들(I, IB)은 동일한 주파수를 가진다.
상기 복수의 딜레이 셀들(110 내지 230) 각각의 구조와 접속 관계는 이하 도 4를 참조하여 설명하고자 한다.
도 4는 도 3에 도시된 딜레이 셀의 구조를 나타내는 도면이다. 도 4에 도시된 도면은 도 3에 도시된 제1 딜레이 셀(110)과 제4 딜레이 셀(210)의 크로스 커플 접속 관계를 예시한 도면이다.
상기 딜레이 셀들(110 내지 230) 각각은 그 구조 및 동작이 동작하므로 제1 딜레이 셀(110)과 제4 딜레이 셀(210)을 기초로 하여 그 구조, 및 접속 관계를 설명하고자 한다.
도 3과 도 4를 참조하면, 상기 제1 딜레이 셀(110)은 제1 차동 증폭 회로(111), 및 제1 네가티브 레지스턴스 회로(112)를 구비한다.
상기 제1 차동 증폭 회로(111)는 제1 저항(R1), 제2 저항(R2), 및 제1 내지 제3 엔모스 트랜지스터(N1, N2, 및 N3)를 구비한다. 상기 제1 저항(R1), 및 제2 저항(R2)은 전원 단자(VDD)와 출력 단자 쌍(Q1, 및 Q2) 사이에 각각 접속된다.
상기 제1 엔모스 트랜지스터(N1)는 제1 노드(Q1)와 제3 노드(Q3) 사이에 접속되고, 상기 제2 엔모스 트랜지스터(N2)는 상기 제2 노드(Q2)와 상기 제3 노드(Q3) 사이에 접속되고, 상기 제3 엔모스 트랜지스터(N3)는 상기 제3 노드(Q3)와 접지 단자(GND) 사이에 접속된다.
상기 제1 차동 증폭 회로(111)의 동작을 설명하면, 상기 제1 차동 증폭 회로(111)는 차동 입력 신호(Vinm, 및 Vinp)를 수신하고, 상기 제1 제어 신호(Vbias1)에 응답하여 차동 출력 신호(Voutm, 및 Voutp)를 출력한다.
좀더 자세히 설명하면, 상기 제1 차동 증폭 회로(111)는 상기 제3 엔모스 트랜지스터(N3)의 게이트 단자로 수신되는 상기 제1 제어 신호(Vbias1)의 전압 레벨에 기초하여 차동 출력 신호(Voutm, 및 Voutp)의 주파수를 조절하여 출력한다.
상기 제3 엔모스 트랜지스터(N3)은 상기 제1 제어 신호(Vbias1)에 의하여 제어되는 바이어스 트랜지스터이다.
상기 제1 차동 증폭 회로(111)의 차동 출력 신호의 주파수는 상기 제1 제어 신호(Vbias1)의 전압 레벨에 비례하여 증가한다.
상기 제1 네가티브 레지스턴스 회로(112)는 제4 내지 제8 엔모스 트랜지스터(N4, N5, N6, N7, 및 N8)를 구비하고, 상기 제1 차동 증폭 회로(111)의 출력 단자 쌍(Q1, Q2)에 병렬로 접속된다.
상기 제1 네가티브 레지스턴스 회로(112)는 상기 제2 제어 신호(Vcont1)에 응답하여 자신의 레지스턴스(resistance)를 가변시킴으로서 상기 제1 딜레이 셀(110)의 딜레이 타임을 가변시킨다.
상기 제4 엔모스 트랜지스터(N4)는 상기 제1 노드(Q1)와 제4 노드(Q4) 사이에 접속되고, 상기 제5 엔모스 트랜지스터(N5)는 상기 제2 노드(Q2)와 상기 제4 노드(Q4) 사이에 접속된다. 상기 제4 엔모스 트랜지스터(N4)와 상기 제5 엔모스 트랜지스터(N5)는 서로 크로스 커플 접속된다.
즉, 상기 제4 엔모스 트랜지스터(N4)의 게이트 단자는 상기 제5 엔모스 트랜지스터(N5)의 드레인 단자와 접속되고, 상기 제5 엔모스 트랜지스터(N5)의 게이트 단자는 상기 제4 엔모스 트랜지스터(N4)의 드레인 단자와 접속된다.
상기 제6 엔모스 트랜지스터(N6)는 상기 제4 엔모스 트랜지스터(N4)에 병렬로 접속하고, 상기 제7 엔모스 트랜지스터(N7)는 상기 제5 엔모스 트랜지스터(N5)에 병렬로 접속하고, 상기 제8 엔모스 트랜지스터(N8)는 상기 제4 노드(Q4)와 상기 접지 단자(GND) 사이에 접속된다.
상기 제6 엔모스 트래지스터(N6)와 상기 제7 엔모스 트랜지스터(N7)는 상기 제1 딜레이 셀(110)과 크로스 커플 접속된 제4 딜레이 셀(210)의 차동 출력 신호를 수신하기 위한 트랜지스터들이다.
즉, 상기 제6 엔모스 트랜지스터(N6)의 게이트 단자는 상기 제4 딜레이 셀(210)의 차동 신호 중의 어느 하나의 신호(예커대, 제5 노드(Q5)의 출력 신호)를 수신하고, 상기 제7 엔모스 트랜지스터(N7)의 게이트 단자는 상기 제4 딜레이 셀(210)의 차동 출력 신호 중의 다른 하나의 신호(예컨대, 제6 노드(Q6)의 출력 신 호)를 수신한다.
상술한 상기 제1 딜레이 셀(110)의 딜레이 타임은 상기 제1 제어 신호(Vbias1) 및/또는 상기 제2 제어 신호(Vcont1)에 기초하여 가변되도록 구현할 수 있다.
상기 제4 딜레이 셀(210)은 제2 차동 증폭회로(211), 및 제2 네가티브 레지스턴스 회로(212)를 구비한다.
상기 제2 차동 증폭회로(210)는 제3 저항(R3), 제4 저항(R4), 제9 내지 제11 엔모스 트랜지스터(N9, N10, 및 N11)를 구비한다. 상기 제3 저항(R3), 및 제4 저항(R4) 각각은 전원 단자(VDD)와 출력 단자 쌍(Q5, 및 Q6) 사이에 각각 접속된다.
상기 제9 엔모스 트랜지스터(N9)는 제5 노드(Q5)와 제7 노드(Q7) 사이에 접속되고, 상기 제10 엔모스 트랜지스터(N10)는 상기 제6 노드(Q6)와 상기 제7 노드(Q7) 사이에 접속된다. 상기 제11 엔모스 트랜지스터(N11)는 상기 제7 노드(Q7)와 접지 단자(GND) 사이에 접속된다.
상기 제2 차동 증폭 회로(211)는 차동 입력 신호(Vinm, 및 Vinp)를 수신하고, 상기 제3 제어 신호(Vbias2)에 응답하여 차동 출력 신호(Voutm, Voutp)를 출력한다.
좀더 자세히 설명하면, 상기 제11 엔모스 트랜지스터(N11)의 게이트 단자로 수신되는 상기 제3 제어 신호(Vbias2)의 전압 레벨에 기초하여 상기 제2 차동 증폭 회로(211)는 상기 차동 출력 신호(Voutm, Voutp)의 주파수를 조절하여 출력한다.
상기 제11 엔모스 트랜지스터(N11)은 상기 제3 제어 신호(Vbias2)에 의하여 제어되는 바이어스 트랜지스터이다.
상기 제2 네가티브 레지스턴스 회로(212)는 제12 내지 제16 엔모스 트랜지스터(N12, N13, N14, N15, 및 N16)를 구비하고, 상기 제2 차동 증폭 회로(211)의 출력 단자(Q5, 및 Q6)에 병렬로 접속된다.
상기 제2 네가티브 레지스턴스 회로(212)는 상기 제4 제어 신호(Vcont2)에 응답하여 자신의 레지스턴스(resistance)를 가변시킴으로서 상기 제4 딜레이 셀(210)의 딜레이 타임을 가변시킨다.
상기 제12 엔모스 트랜지스터(N12)는 상기 제5 노드(Q5)와 제8 노드(Q8) 사이에 접속되고, 상기 제13 엔모스 트랜지스터(N13)는 상기 제6 노드(Q6)와 상기 제8 노드(Q8) 사이에 접속된다.
상기 제12 엔모스 트랜지스터(N12)와 상기 제13 엔모스 트랜지스터(N13)는 서로 크로스 커플 접속된다. 즉, 상기 제12 엔모스 트랜지스터(N12)의 게이트 단자는 상기 제13 엔모스 트랜지스터(N13)의 드레인 단자와 접속되고, 상기 제13 엔모스 트랜지스터(N13)의 게이트 단자는 상기 제12 엔모스 트랜지스터(N12)의 드레인 단자와 접속된다.
상기 제14 엔모스 트랜지스터(N14)는 상기 제12 엔모스 트랜지스터(N12)에 병렬로 접속하고, 상기 제15 엔모스 트랜지스터(N15)는 상기 제13 엔모스 트랜지스터(N13)에 병렬로 접속된다.
상기 제16 엔모스 트랜지스터(N16)는 상기 제8 노드(Q8)와 상기 접지 단자(GND) 사이에 접속된다.
상기 제14 엔모스 트랜지스터(N14)와 제15 엔모스 트랜지스터(N15)는 상기 제4 딜레이 셀(210)과 크로스 커플 접속된 제1 딜레이 셀(110)의 차동 출력 신호를 수신하기 위한 트랜지스터이다.
즉, 상기 제14 엔모스 트랜지스터(N14)의 게이트 단자는 상기 제1 딜레이 셀(110)의 차동 출력 신호 중의 어느 하나의 신호(예컨대, 제2 노드(Q2)의 출력 신호)를 수신하고, 상기 제15 엔모스 트랜지스터(N15)의 게이트 단자는 상기 제1 딜레이 셀(110)의 차동 출력 신호 중의 다른 하나의 신호(예컨대, 제1 노드(Q1)의 출력 신호)를 수신한다.
상술한 상기 제4 딜레이 셀(210)의 딜레이 타임은 상기 제3 제어 신호(Vbias2) 및/또는 상기 제4 제어 신호(Vcont2)에 기초하여 가변되도록 구현할 수 있다.
도 5에 도시된 제2 딜레이 셀과 제5 딜레이 셀, 제3 딜레이 셀과 제6 딜레이 셀의 구조, 동작 방법, 및 접속 관계는 도 4를 참조하여 설명한 제1 딜레이 셀과 제4 딜레이 셀의 구조, 동작 방법, 및 접속 관계가 동일하므로 생략하고자 한다.
도 5는 본 발명의 실시예에 따른 시뮬레이션 결과를 나타내는 블락도이다. 도 5a는 도 3에 도시된 제1 링 발진 회로(100)의 출력 신호(Q, QB)를 나타내고, 도 5b는 도 3에 도시된 제2 링 발진 회로(200)의 출력 신호(I, IB)를 나타내고, 도 5c는 상기 제1 링 발진 회로(100)의 출력 신호들(Q, QB)과 상기 제2 링 발진 회로(200)의 출력 신호들(I, IB) 사이의 위상 관계를 나타내는 도면이다.
도 3 내지 도 5c를 참조하면, 본 발명에 따른 전압 제어 발진기(30)는 상기 제1 링 발진 회로(100)의 출력 신호들(Q, IB)과 상기 제2 링 발진 회로(200)의 출력 신호들(I, IB)의 위상차가 90도의 위상 차를 가지는 4-위상 클락 신호를 정확하게 출력함을 볼 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전압 제어 발진기는 고속의 데이터 전송에 적합한 고속의 발진 주파수를 출력할 수 있고, 4-위상 주파수 신호를 생성할 수 있는 효과가 있다.

Claims (17)

  1. 복수의 딜레이 셀들을 구비하고, 제1 차동 발진 신호를 출력하는 제1 링 발진 회로; 및
    복수의 딜레이 셀들을 구비하고, 제2 차동 발진 신호를 출력하는 제2 링 발진 회로를 구비하며,
    상기 제1 링 발진 회로의 복수의 딜레이 셀들 각각과 대응되는 상기 제2 링 발진 회로의 복수의 딜레이 셀들 각각은 서로 교차 결합된 전압 제어 발진기.
  2. 제1항에 있어서,
    상기 복수의 딜레이 셀들 각각은,
    제1 제어 신호에 기초하여 제1 차동 신호를 출력하는 차동 증폭 회로; 및
    상기 차동 증폭 회로의 출력 단자쌍에 병렬로 접속되고 제2 차동 신호를 수신하며, 제2 제어 신호에 기초하여 상기 제1 차동 신호의 위상을 조정하여 출력하는 네가티브 레지스턴스 회로를 구비하는 전압 제어 발진기.
  3. 제2항에 있어서,
    상기 네가티브 레지스턴스 회로는,
    서로 교차 결합된 제1 트랜지스터 쌍;
    상기 제1 트랜지스터 쌍에 각각 병렬로 접속되고, 상기 제2 차동 신호를 수 신하기 위한 제2 트랜지스터 쌍; 및
    상기 제2 제어 신호에 응답하여 상기 딜레이 셀의 레지스턴스를 변경함으로써 상기 딜레이 셀의 딜레이 타임을 조정하기 위한 제3 트랜지스터를 구비하는 전압 제어 발진기.
  4. 제3항에 있어서,
    상기 차동 증폭 회로는,
    제1 전원과 제1 노드 사이와 상기 제1 전원과 제2 노드 사이에 각각 접속되는 제1 및 제2 저항;
    상기 제1 노드와 제3 노드 사이와 상기 제2 노드와 상기 제3 노드 사이에 각각 접속되어 차동 입력 신호를 수신하는 입력 트랜지스터 쌍; 및
    상기 제3 노드와 제2 전원 사이에 접속되어 상기 제1 제어 신호에 의해 제어되는 바이어스 트랜지스터를 구비하며,
    상기 제1 노드 및 상기 제2 노드는 상기 차동 증폭 회로의 출력 단자쌍인 전압 제어 발진기.
  5. 제4항에 있어서,
    상기 제1 트랜지스터 쌍 각각은 상기 제1 노드와 제4 노드, 상기 제2 노드와 상기 제4 노드 사이에 각각 접속되고, 각각의 게이트 단자는 상대방 드레인 단자와 서로 접속되며,
    상기 제2 트랜지스터 쌍 각각은 상기 제1 노드와 상기 제4 노드, 상기 제2 노드와 상기 제4 노드 사이에 각각 접속되며,
    상기 제3 트랜지스터는 상기 제4 노드와 상기 제2 전원 사이에 접속되는 전압제어 발진기.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 차동 신호는,
    상기 복수의 딜레이 셀 각각에 교차 결합된 딜레이 셀로부터 출력되는 신호인 전압 제어 발진기.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 딜레이 셀의 딜레이 타임은,
    상기 제1 제어 신호 또는 상기 제2 제어 신호의 전압 레벨에 기초하여 가변되는 전압 제어 발진기.
  8. 제1항에 있어서,
    상기 제1 링 발진회로, 및 상기 제2 링 발진회로 각각은 3개의 딜레이 셀로 구성된 전압 제어 발진기.
  9. 제1항에 있어서,
    상기 제1 차동 발진 신호와 상기 제2 차동 발진 신호는 90도의 위상차를 가지는 4-위상 클락 신호인 전압 제어 발진기.
  10. 제1, 제2, 및 제3 딜레이 셀을 구비하는 제1 링 발진 회로; 및
    제4, 제5, 및 제6 딜레이 셀을 구비하는 제2 링 발진 회로를 구비하며,
    상기 제1과 제4 딜레이 셀, 상기 제2와 제5 딜레이 셀, 및 상기 제3과 제6 딜레이 셀은 서로 교차 결합된 전압 제어 발진기.
  11. 제10항에 있어서,
    상기 제1 내지 제6 딜레이 셀 각각은,
    제1 제어 신호에 기초하여 제1 차동 신호를 출력하는 차동 증폭 회로; 및
    상기 차동 증폭 회로의 출력 단자쌍에 병렬로 접속되고 제2 차동 신호를 수신하며, 제2 제어 신호에 기초하여 상기 제1 차동 신호의 위상을 조정하여 출력하는 네가티브 레지스턴스 회로를 구비하는 전압 제어 발진기.
  12. 제11항에 있어서,
    상기 네가티브 레지스턴스 회로는,
    서로 교차 결합된 제1 트랜지스터 쌍;
    상기 제1 트랜지스터 쌍에 각각 병렬로 접속되고, 상기 제2 차동 신호를 수신하기 위한 제2 트랜지스터 쌍; 및
    상기 제2 제어 신호에 응답하여 상기 딜레이 셀의 레지스턴스를 변경함으로써 상기 딜레이 셀의 딜레이 타임을 조정하기 위한 제3 트랜지스터를 구비하는 전압 제어 발진기.
  13. 제12항에 있어서,
    상기 차동 증폭 회로는,
    제1 전원과 제1 노드 사이와 상기 제1 전원과 제2 노드 사이에 각각 접속되는 제1 및 제2 저항;
    상기 제1 노드와 제3 노드 사이와 상기 제2 노드와 상기 제3 노드 사이에 각각 접속되어 차동 입력 신호를 수신하는 입력 트랜지스터 쌍; 및
    상기 제3 노드와 제2 전원 사이에 접속되어 상기 제1 제어 신호에 의해 제어되는 바이어스 트랜지스터를 구비하며,
    상기 제1 노드 및 상기 제2 노드는 상기 차동 증폭 회로의 출력 단자쌍인 전압 제어 발진기.
  14. 제13항에 있어서,
    상기 제1 트랜지스터 쌍 각각은 상기 제1 노드와 제4 노드, 상기 제2 노드와 상기 제4 노드 사이에 각각 접속되고, 각각의 게이트 단자는 상대방 드레인 단자와 서로 접속되며,
    상기 제2 트랜지스터 쌍 각각은 상기 제1 노드와 상기 제4 노드, 상기 제2 노드와 상기 제4 노드 사이에 각각 접속되며,
    상기 제3 트랜지스터는 상기 제4 노드와 상기 제2 전원 사이에 접속되는 전압제어 발진기.
  15. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 차동 신호는,
    상기 제1 내지 제6 딜레이 셀 각각에 교차 결합된 딜레이 셀로부터 출력되는 신호인 전압 제어 발진기.
  16. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 내지 제6 딜레이 셀 각각의 딜레이 타임은,
    상기 제1 제어 신호 또는 상기 제2 제어 신호의 전압 레벨에 기초하여 가변되는 전압 제어 발진기.
  17. 제10항에 있어서,
    상기 제1 링 발진 회로의 출력 신호와 상기 제2 링 발진 회로의 출력 신호는 90도의 위상차를 가지는 4-위상 클락 신호인 전압 제어 발진기.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998677B1 (ko) 2009-11-27 2010-12-07 광운대학교 산학협력단 전압 제어 발진기
US8089320B2 (en) 2009-01-08 2012-01-03 Samsung Electronics Co., Ltd. Differential amplifier and oscillator

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8692622B2 (en) * 2010-09-17 2014-04-08 The Regents Of The University Of California High-speed CMOS ring voltage controlled oscillator with low supply sensitivity
US8884707B2 (en) 2012-07-02 2014-11-11 Qualcomm Incorporated Two-delay voltage-controlled-oscillator with wide tuning range
US9209745B2 (en) * 2013-12-20 2015-12-08 Analog Devices, Inc. Apparatus and methods for multiphase oscillators
US9362893B2 (en) 2014-06-23 2016-06-07 Analog Devices, Inc. Apparatus and methods for switch-coupled oscillators
GB2540659B (en) * 2015-05-20 2019-08-07 Cirrus Logic Int Semiconductor Ltd Ring frequency divider
US9595971B2 (en) 2015-05-20 2017-03-14 Cirrus Logic, Inc. Ring frequency divider
US9838026B2 (en) 2015-09-24 2017-12-05 Analog Devices, Inc. Apparatus and methods for fractional-N phase-locked loops with multi-phase oscillators
US9473069B1 (en) 2015-10-22 2016-10-18 Analog Devices, Inc. Apparatus and methods for phase linearization and interpolation in rotary traveling wave oscillators
US10277233B2 (en) 2016-10-07 2019-04-30 Analog Devices, Inc. Apparatus and methods for frequency tuning of rotary traveling wave oscillators
US10312922B2 (en) 2016-10-07 2019-06-04 Analog Devices, Inc. Apparatus and methods for rotary traveling wave oscillators
US10763833B2 (en) * 2018-12-28 2020-09-01 Texas Instruments Incorporated Multiphase oscillator circuit
US11824537B2 (en) * 2019-08-20 2023-11-21 Robert Bosch Gmbh Interleaved ring oscillator for non-overlapping clock
US11527992B2 (en) 2019-09-19 2022-12-13 Analog Devices International Unlimited Company Rotary traveling wave oscillators with distributed stubs
US11264949B2 (en) 2020-06-10 2022-03-01 Analog Devices International Unlimited Company Apparatus and methods for rotary traveling wave oscillators
US11539353B2 (en) 2021-02-02 2022-12-27 Analog Devices International Unlimited Company RTWO-based frequency multiplier
CN113938130A (zh) * 2021-10-19 2022-01-14 上海兆芯集成电路有限公司 多相位时钟发生器和其方法
US11742836B1 (en) * 2022-04-14 2023-08-29 International Business Machines Corporation Random number generator using cross-coupled ring oscillators

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194947B1 (en) 1998-07-24 2001-02-27 Global Communication Technology Inc. VCO-mixer structure
US20040051597A1 (en) * 2001-09-05 2004-03-18 Yongsam Moon Voltage controlled oscillator
KR100523802B1 (ko) 2003-08-11 2005-10-25 학교법인 한국정보통신학원 소스 단자의 병렬 커플링을 이용한 4위상 전압 제어 발진기
KR20070020596A (ko) * 2005-08-16 2007-02-22 삼성전자주식회사 링 오실레이터에 채용하기 적합한 차동 증폭 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613779B2 (ja) * 1997-08-27 2005-01-26 日本プレシジョン・サーキッツ株式会社 発振回路
JP3607580B2 (ja) * 2000-07-10 2005-01-05 沖電気工業株式会社 電圧制御発振器
JP4415088B2 (ja) 2002-08-30 2010-02-17 財団法人名古屋産業科学研究所 電圧制御発振器および直交変調器
US7071789B2 (en) 2004-04-21 2006-07-04 Texas Instruments Incorporated Cross coupled voltage controlled oscillator
JP2006339871A (ja) 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 発振回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194947B1 (en) 1998-07-24 2001-02-27 Global Communication Technology Inc. VCO-mixer structure
US20040051597A1 (en) * 2001-09-05 2004-03-18 Yongsam Moon Voltage controlled oscillator
KR100523802B1 (ko) 2003-08-11 2005-10-25 학교법인 한국정보통신학원 소스 단자의 병렬 커플링을 이용한 4위상 전압 제어 발진기
KR20070020596A (ko) * 2005-08-16 2007-02-22 삼성전자주식회사 링 오실레이터에 채용하기 적합한 차동 증폭 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8089320B2 (en) 2009-01-08 2012-01-03 Samsung Electronics Co., Ltd. Differential amplifier and oscillator
KR100998677B1 (ko) 2009-11-27 2010-12-07 광운대학교 산학협력단 전압 제어 발진기

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US20080252386A1 (en) 2008-10-16

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