JP4852004B2 - トリミング方法 - Google Patents

Description

本発明は、電圧検出回路、電圧安定化回路、バッテリ状態監視回路及びバッテリ装置並びにトリミング方法に関する。

一般的に、被測定電源の電圧が所定電圧に到達したことを検出する電圧検出回路では、被測定電源の電圧を可変抵抗回路と固定抵抗とで構成される抵抗分割回路によって分圧することで生じる中点電圧と、基準電圧との比較を行い、中点電圧と基準電圧との大小関係が反転した場合に、被測定電源の電圧が所定電圧に到達したことを示すために出力信号の状態を反転させるコンパレータが設けられており、可変抵抗回路の抵抗値を調整しつつ上記コンパレータの出力が反転するタイミングを探索し、このタイミングでの抵抗値になるように可変抵抗回路の抵抗値を設定する。

例えば、下記特許文献１には、所定電圧を基準電圧と比較する比較部と、この比較部の出力に基づき内部電圧を生成する内部電圧生成部と、内部電圧ノードを抵抗分割により所定電圧に分圧する抵抗分割部とを備え、所望の電圧となるような内部抵抗値を設定するために、上記内部電圧生成部と抵抗分割部との接続点である第１ノードに接続された外部端子に外部から所望のトリミング電圧を供給し、比較部の出力による内部電圧生成部へのフィードバック部を非活性化させて、比較部の出力である比較結果を検出することにより内部抵抗値を決定するテストモードを備えた半導体集積回路が開示されている。

この特許文献１の技術では、可変抵抗回路を直列接続された抵抗素子と、これら抵抗素子の各々に並列接続されたトランジスタ（スイッチング素子）とで構成し、制御回路によってトランジスタを順次オンさせることで可変抵抗回路の総抵抗値を調整しつつコンパレータの出力が反転するタイミングを探索し、そのタイミングでオンしているトランジスタを検出してそのトランジスタが常にオン状態となるような制御信号をレジスタに自動的に記憶する。特許文献１の技術では、上記のような方法により可変抵抗回路の抵抗値設定を行っている。
特開２００６−１７９１７５号公報

上記特許文献１の技術では、可変抵抗回路の抵抗値設定を行うために、トランジスタが常にオン状態となるような制御信号をレジスタに自動的に記憶する必要がある。つまり、電圧検出回路内部にレジスタやレジスタに制御信号を自動的に記憶するような制御回路を設ける必要があり、その結果、回路構成が複雑となりコストの増加や歩留まりの低下などの問題が生じる。また、何らかの原因でレジスタに記憶していた制御信号が消失した場合、可変抵抗回路の抵抗値が変化してしまい、正確な電圧検出を行うことができなくなるという問題がある。

本発明は、上述した事情に鑑みてなされたものであり、回路構成の簡略化を図ると共に電圧検出精度の向上を図ることのできる電圧検出回路、電圧安定化回路、バッテリ状態監視回路及びバッテリ装置並びにトリミング方法を提供することを目的とする。

上記目的を達成するために、本発明は、電圧検出回路に係る第１の解決手段として、被測定電源の電圧が所定電圧に到達したことを検出する電圧検出回路であって、直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、基準電圧を発生する基準電圧源と、前記被測定電源の電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と、前記基準電圧とを比較し、前記中点電圧と前記基準電圧との大小関係が反転した場合に、前記被測定電源の電圧が所定電圧に到達したことを示すために出力信号の状態を反転させる比較回路と、前記比較回路の出力信号が反転した場合、またはテストモード時の場合に、所定周波数のクロック信号を生成する発振回路と、前記クロック信号の１／２^k-1周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、前記１／２^k-1周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^k-1周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、前記テストモード時の場合は前記比較回路の出力信号を外部に出力し、通常モード時の場合は１／２^n-1周波数の分周信号が前記分周回路から出力された場合に前記比較回路の出力信号を外部に出力するモード選択回路と、を備え、前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^i-1（ｉ＝１、２、…、ｎ）となるように設定されている、ことを特徴とする。

また、電圧検出回路に係る第２の解決手段として、上記第１の解決手段において、前記モード選択回路は、前記テストモード時の場合、前記比較回路の出力信号が反転するまでの間、前記クロック信号を外部に出力する、ことを特徴とする。

また、電圧検出回路に係る第３の解決手段として、被測定電源の電圧が所定電圧に到達したことを検出する電圧検出回路であって、直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、基準電圧を発生する基準電圧源と、前記被測定電源の電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と、前記基準電圧とを比較し、前記中点電圧と前記基準電圧との大小関係が反転した場合に、前記被測定電源の電圧が所定電圧に到達したことを示すために出力信号の状態を反転させる比較回路と、テストモード時及び通常モード時に、所定周波数のクロック信号を外部から入力するために用いる外部クロック端子と、前記クロック信号の１／２^k-1周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、前記１／２^k-1周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^k-1周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、前記テストモード時の場合は前記比較回路の出力信号を外部に出力し、通常モード時の場合は１／２^n-1周波数の分周信号が前記分周回路から出力された場合に前記比較回路の出力信号を外部に出力するモード選択回路と、を備え、前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^i-1（ｉ＝１、２、…、ｎ）となるように設定されている、ことを特徴とする。

また、電圧検出回路に係る第４の解決手段として、上記第１の解決手段において、外部からテストモードへの切替用のテスト信号を入力するために用いるテスト端子と、前記モード選択回路の出力信号を外部に出力するための出力端子と、を備え、前記モード選択回路は、前記比較回路の出力信号と前記テスト信号との論理和信号を前記発振回路にクロック信号を生成させるために出力する第１の論理和回路と、前記分周回路から出力される１／２^n-1周波数の分周信号と前記テスト信号との論理和信号を出力する第２の論理和回路と、前記比較回路の出力信号と前記第２の論理和回路の論理和信号との論理積信号を前記出力端子に出力する第１の論理積回路と、を備えることを特徴とする。

また、電圧検出回路に係る第５の解決手段として、上記第２の解決手段において、外部からテストモードへの切替用のテスト信号を入力するために用いるテスト端子と、前記モード選択回路の出力信号を外部に出力するための出力端子と、を備え、前記モード選択回路は、前記比較回路の出力信号と前記テスト信号との論理和信号を前記発振回路にクロック信号を生成させるために出力する第１の論理和回路と、前記分周回路から出力される１／２^n-1周波数の分周信号と前記テスト信号との論理和信号を出力する第２の論理和回路と、前記クロック信号と前記テスト信号との論理積信号を出力する第２の論理積回路と、前記比較回路の出力信号と前記第２の論理積回路の論理積信号との論理和信号を出力する第３の論理和回路と、前記第３の論理和回路の論理和信号と前記第２の論理和回路の論理和信号との論理積信号を前記出力端子に出力する第１の論理積回路と、を備えることを特徴とする。

また、電圧検出回路に係る第６の解決手段として、上記第３の解決手段において、外部からテストモードへの切替用のテスト信号を入力するために用いるテスト端子と、前記モード選択回路の出力信号を外部に出力するための出力端子と、を備え、前記モード選択回路は、前記分周回路から出力される１／２^n-1周波数の分周信号と前記テスト信号との論理和信号を出力する第２の論理和回路と、前記比較回路の出力信号と前記第２の論理和回路の論理和信号との論理積信号を前記出力端子に出力する第１の論理積回路と、を備えることを特徴とする。

また、電圧検出回路に係る第７の解決手段として、上記第１〜第６のいずれかの解決手段において、前記被測定電源の正極端子を接続するために用いると共に内部の正極側共通電源線と接続された第１の電源端子と、前記被測定電源の負極端子を接続するために用いると共に内部の負極側共通電源線と接続された第２の電源端子と、を備え、前記第１〜第ｎのスイッチング素子は、ｐチャネル型トランジスタであり、前記第１〜第ｎの抵抗値設定回路のそれぞれは、入力端子が前記正極側共通電源線と接続された前記第１の電流源と、第１の入力端子が前記第１の電流源の出力端子と接続され、第２の入力端子が前記クロック信号または分周信号の入力端子である第１の否定論理和回路と、一端が前記第１の電流源の出力端子と接続された第１のトリミング用導通素子と、一端が前記第１のトリミング用導通素子の他端と接続され、他端が前記負極側共通電源線と接続された第１の設定回路用抵抗素子と、入力端子が前記正極側共通電源線と接続された前記第２の電流源と、第１の入力端子が前記第２の電流源の出力端子と接続され、第２の入力端子が前記第１の否定論理和回路の出力端子と接続されており、前記第１の入力端子と第２の入力端子との否定論理和信号を前記ｐチャネル型トランジスタのゲート端子に出力する第２の否定論理和回路と、一端が前記第２の電流源の出力端子と接続された第２のトリミング用導通素子と、一端が前記第２のトリミング用導通素子の他端と接続され、他端が前記負極側共通電源線と接続された第２の設定回路用抵抗素子と、を備えることを特徴とする。

また、電圧検出回路に係る第８の解決手段として、上記第７の解決手段において、前記第１のトリミング用導通素子及び第２のトリミング用導通素子はポリヒューズであることを特徴とする。

一方、電圧安定化回路に係る第１の解決手段として、被測定電源の電圧を所定電圧に安定化させる電圧安定化回路であって、直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、基準電圧を発生する基準電圧源と、
前記被測定電源と前記可変抵抗回路との間に設けられ、前記被測定電源の電圧の制御に用いられる電圧制御用トランジスタと、前記電圧制御用トランジスタの出力電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と前記基準電圧とを入力とし、前記中点電圧と前記基準電圧とが一致するように前記電圧制御用トランジスタのゲート端子電圧を制御する誤差増幅器と、テストモード時に、所定周波数のクロック信号を外部から入力するために用いる外部クロック端子と、前記クロック信号の１／２^k-1周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、前記１／２^k-1周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^k-1周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、を備え、前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^i-1（ｉ＝１、２、…、ｎ）となるように設定されている、ことを特徴とする。

また、電圧安定化回路に係る第２の解決手段として、上記第１の解決手段において、前記被測定電源の正極端子を接続するために用いると共に内部の正極側共通電源線と接続された第１の電源端子と、前記被測定電源の負極端子を接続するために用いると共に内部の負極側共通電源線と接続された第２の電源端子と、を備え、前記第１〜第ｎのスイッチング素子は、ｐチャネル型トランジスタであり、前記第１〜第ｎの抵抗値設定回路のそれぞれは、入力端子が前記正極側共通電源線と接続された前記第１の電流源と、第１の入力端子が前記第１の電流源の出力端子と接続され、第２の入力端子が前記クロック信号または分周信号の入力端子である第１の否定論理和回路と、一端が前記第１の電流源の出力端子と接続された第１のトリミング用導通素子と、一端が前記第１のトリミング用導通素子の他端と接続され、他端が前記負極側共通電源線と接続された第１の設定回路用抵抗素子と、入力端子が前記正極側共通電源線と接続された前記第２の電流源と、第１の入力端子が前記第２の電流源の出力端子と接続され、第２の入力端子が前記第１の否定論理和回路の出力端子と接続されており、前記第１の入力端子と第２の入力端子との否定論理和信号を前記ｐチャネル型トランジスタのゲート端子に出力する第２の否定論理和回路と、一端が前記第２の電流源の出力端子と接続された第２のトリミング用導通素子と、一端が前記第２のトリミング用導通素子の他端と接続され、他端が前記負極側共通電源線と接続された第２の設定回路用抵抗素子と、を備えることを特徴とする。

また、電圧安定化回路に係る第３の解決手段として、上記第１または第２の解決手段において、前記第１のトリミング用導通素子及び第２のトリミング用導通素子はポリヒューズであることを特徴とする。

また、バッテリ状態監視回路に係る解決手段として、１つのバッテリの正極端子との接続に用いられる第１電圧監視端子と、前記バッテリの負極端子との接続に用いられる第２電圧監視端子と、前記バッテリの過電流検出に用いられる第３電圧監視端子と、第１制御端子と、第２制御端子と、前記第１電圧監視端子と前記第２電圧監視端子との間の電圧に基づいて、前記バッテリが過充電状態か否かを検出し、当該検出結果を示す過充電検出信号を出力する過充電検出回路と、前記第１電圧監視端子と前記第２電圧監視端子との間の電圧に基づいて、前記バッテリが過放電状態か否かを検出し、当該検出結果を示す過放電検出信号を出力する過放電検出回路と、前記第３電圧監視端子と前記第２電圧監視端子との間の電圧に基づいて、前記バッテリが過電流状態か否かを検出し、当該検出結果を示す過電流検出信号を出力する過電流検出回路と、前記過充電状態を示す過充電検出信号が入力された場合、所定の遅延時間経過後に充電を禁止するための充電禁止信号を前記第１制御端子に出力し、前記過放電状態を示す過放電検出信号または前記過電流状態を示す過電流検出信号が入力された場合、所定の遅延時間経過後に放電を禁止するための放電禁止信号を前記第２制御端子に出力する遅延回路と、を備え、前記過充電検出回路、過放電検出回路及び過電流検出回路を、第１、第２、第４、第５のいずれかの解決手段を有する電圧検出回路における可変抵抗回路、基準電圧源、比較回路及び第１〜第ｎの抵抗値設定回路によって構成し、前記遅延回路を前記電圧検出回路における発振回路、分周回路及びモード選択回路によって構成する、ことを特徴とする。

また、バッテリ装置に係る解決手段として、バッテリと、上記バッテリ状態監視回路と、前記バッテリの充電の許可または禁止を切り替える充電用スイッチ回路と、前記バッテリの放電の許可または禁止を切り替える放電用スイッチ回路と、を備え、前記充電用スイッチ回路は、前記バッテリ状態監視回路の第１制御端子から出力される充電禁止信号に基づいて充電の許可または禁止を切り替え、前記放電用スイッチ回路は、前記バッテリ状態監視回路の第２制御端子から出力される放電禁止信号に基づいて放電の許可または禁止を切り替える、ことを特徴とする。

さらに、トリミング方法に係る第１の解決手段として、第１または第４の解決手段を有する電圧検出回路において、テストモードに移行してから前記モード選択回路の出力信号が反転するまでの時間を測定し、当該測定した時間から前記発振回路の発振周期を除算することにより、前記可変抵抗回路のトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、ことを特徴とする。

また、トリミング方法に係る第２の解決手段として、第２または第５の解決手段を有する電圧検出回路において、テストモードに移行してから前記モード選択回路の出力信号が反転して一定となるまでの期間、前記モード選択回路の出力信号の立ち上がり及び立ち下がりに同期してカウントを行い、当該カウント値からトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、ことを特徴とする。

また、トリミング方法に係る第３の解決手段として、第３または第６の解決手段を有する電圧検出回路において、テストモードに移行した後、外部からクロック信号を入力し、テストモードに移行してから前記モード選択回路の出力信号が反転するまでの期間、前記クロック信号の立ち上がり及び立ち下がりに同期してカウントを行い、当該カウント値からトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、ことを特徴とする。

また、トリミング方法に係る第４の解決手段として、第１、第２または第３の解決手段を有する電圧安定化回路において、外部からクロック信号を入力し、前記電圧安定化回路の出力信号が所定電圧に到達するまでの期間、前記クロック信号の立ち上がり及び立ち下がりに同期してカウントを行い、当該カウント値からトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、ことを特徴とする。

本発明によると、テスト信号がハイレベルとなった時刻からＯＵＴ信号がハイレベルとなった時刻までの遅延時間Ｔｄを外部の測定器によって測定することで、遅延時間Ｔｄをクロック信号Ｓ１の周期で除算して被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値を知ることができる。従って、抵抗値設定回路のトリミングを正確に行うことができる。

以下、図面を参照して、本発明に係る電圧検出回路、電圧安定化回路、バッテリ状態監視回路及びバッテリ装置並びにトリミング方法の一実施形態について説明する。
＜電圧検出回路＞
〔第１実施形態〕
まず、第１実施形態に係る電圧検出回路（ボルテージディテクタ）について説明する。図１は、第１実施形態に係る電圧検出回路ＶＤＡの回路構成図である。この図に示すように、第１実施形態に係る電圧検出回路ＶＤＡは、可変抵抗回路１０、ブリーダ抵抗１１及び１２、基準電圧源１３、コンパレータ（比較回路）１４、テスト回路（モード選択回路）１５、発振回路１６、分周回路１７、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_n、第１電源端子Ｐ１、第２電源端子Ｐ２、テスト端子Ｐ_TEST、出力端子Ｐ_OUTから構成されている。なお、本電圧検出回路ＶＤＡは、被測定電源１００の電圧が所定電圧に到達したことを検出するためのものである。

第１電源端子Ｐ１は、電圧検出回路ＶＤＡ内部のＶＤＤライン（正極側共通電源線）と接続されており、第２電源端子Ｐ２は、電圧検出回路ＶＤＡ内部のＶＳＳライン（負極側共通電源線）と接続されている。また、第１電源端子Ｐ１は、被測定電源１００の正極端子と接続され、第２電源端子Ｐ２は、被測定電源１００の負極端子と接続されている。

可変抵抗回路１０は、ｎ個（ｎは１以上の整数）の第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_n、ｎ個の第１トランジスタＴ₁〜第ｎトランジスタＴ_nから構成されている。第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nは直列接続されており、第１ブリーダ抵抗Ｒ₁の一端は第１電源端子Ｐ１（つまりＶＤＤライン）と接続され、第ｎブリーダ抵抗Ｒ_nの他端はブリーダ抵抗１１の一端と接続されている。また、第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nの抵抗比は、それぞれ２^i-1（ｉ＝１、２、…、ｎ）となるように、つまり、Ｒ₁：Ｒ₂：Ｒ₃：…：Ｒ_n＝１：２：４：…：２^n-1と設定されている。つまり、第１ブリーダ抵抗Ｒ₁の抵抗値をｒとすると、第２ブリーダ抵抗Ｒ₂の抵抗値は２ｒ、第３ブリーダ抵抗Ｒ₃の抵抗値は４ｒ、以下同様に、第ｎブリーダ抵抗Ｒ_nの抵抗値は２^n-1ｒとなっている。

第１トランジスタＴ₁〜第ｎトランジスタＴ_nは、ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、それぞれに対応する第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nと並列接続されている。具体的には、第１トランジスタＴ₁のソース端子は第１ブリーダ抵抗Ｒ₁の一端と接続され、ドレイン端子は第１ブリーダ抵抗Ｒ₁の他端と接続され、ゲート端子は第１抵抗値設定回路ＲＳ₁と接続されている。第２トランジスタＴ₂のソース端子は第２ブリーダ抵抗Ｒ₂の一端と接続され、ドレイン端子は第２ブリーダ抵抗Ｒ₂の他端と接続され、ゲート端子は第２抵抗値設定回路ＲＳ₂と接続されている。以下同様に、第ｎトランジスタＴ_nのソース端子は第ｎブリーダ抵抗Ｒ_nの一端と接続され、ドレイン端子は第ｎブリーダ抵抗Ｒ_nの他端と接続され、ゲート端子は第ｎ抵抗値設定回路ＲＳ_nと接続されている。

ブリーダ抵抗１１の一端は第ｎブリーダ抵抗Ｒ_nの他端と接続され、他端はブリーダ抵抗１２の一端及びコンパレータ１４の反転入力端子と接続されている。ブリーダ抵抗１２の一端はブリーダ抵抗１１の他端及びコンパレータ１４の反転入力端子と接続され、他端は第２電源端子Ｐ２（つまりＶＳＳライン）と接続されている。基準電圧源１３は、基準電圧Ｖ_refを発生する電圧源であり、コンパレータ１４の非反転入力端子と接続されている。コンパレータ１４は、反転入力端子がブリーダ抵抗１２の一端と接続され、非反転入力端子が基準電圧源１４と接続されており、反転入力端子の電圧（ブリーダ抵抗による分圧回路の中点電圧）と非反転入力端子の電圧（基準電圧Ｖ_ref）との大小関係が反転した場合に、出力信号を反転して出力する。

テスト回路１５は、第１ＯＲ回路１５ａ、第２ＯＲ回路１５ｂ及び第１ＡＮＤ回路１５ｃから構成されている。第１ＯＲ回路１５ａは、コンパレータ１４の出力信号とテスト端子Ｐ_TESTを介して入力されるテスト信号Ｓ_TESTとの論理和信号を発振回路１６に出力する。第２ＯＲ回路１５ｂは、上記テスト信号Ｓ_TESTと分周回路１７における最終段のフリップフロップＦ_n-1の出力信号（分周信号Ｓ_n）との論理和信号を第１ＡＮＤ回路１５ｃに出力する。第１ＡＮＤ回路１５ｃは、第２ＯＲ回路１５ｂの論理和信号とコンパレータ１４の出力信号との論理積信号をＯＵＴ信号Ｓ_OUTとして出力端子Ｐ_OUTを介して外部に出力する。

発振回路１６は、上記第１ＯＲ回路１５ａから入力される論理和信号がハイレベルの場合に、所定周波数のクロック信号Ｓ₁を分周回路１７におけるフリップフロップＦ₁のクロック端子及び第１抵抗値設定回路ＲＳ₁に出力する。分周回路１７は、ｎ−１個のフリップフロップ回路Ｆ₁〜Ｆ_n-1から構成されている。フリップフロップ回路Ｆ₁は、クロック信号Ｓ₁の１／２周波数の分周信号Ｓ₂をフリップフロップ回路Ｆ₂のクロック端子及び第２抵抗値設定回路ＲＳ₂に出力する。フリップフロップ回路Ｆ₂は、クロック信号Ｓ₁の１／４周波数の分周信号Ｓ₃をフリップフロップ回路Ｆ₃のクロック端子及び第３抵抗値設定回路ＲＳ₃に出力する。フリップフロップ回路Ｆ₃は、クロック信号Ｓ₁の１／８周波数の分周信号Ｓ₄をフリップフロップ回路Ｆ₄のクロック端子及び第４抵抗値設定回路ＲＳ₄に出力する。以下同様に、フリップフロップ回路Ｆ_n-1は、クロック信号Ｓ₁の１／２^n-1周波数の分周信号Ｓ_nを第ｎ抵抗値設定回路ＲＳ_n及び第２ＯＲ回路１５ｂ出力する。

第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nは、可変抵抗回路１０の抵抗値を設定するためのものである。第１抵抗値設定回路ＲＳ₁は、第１トランジスタＴ₁に対応して設けられており、発振回路１６から出力されるクロック信号Ｓ₁がハイレベルの場合にハイレベルの出力信号を、クロック信号Ｓ₁がローレベルの場合にローレベルの出力信号を第１トランジスタＴ₁のゲート端子に出力する。つまり、第１抵抗値設定回路ＲＳ₁の出力信号がハイレベルとなった場合に、第１トランジスタＴ₁はオフとなる。第２抵抗値設定回路ＲＳ₂は、第２トランジスタＴ₂に対応して設けられており、フリップフロップ回路Ｆ₁から出力される分周信号Ｓ₂がハイレベルの場合にハイレベルの出力信号を、分周信号Ｓ₂がローレベルの場合にローレベルの出力信号を第２トランジスタＴ₂のゲート端子に出力する。つまり、第２抵抗値設定回路ＲＳ₂の出力信号がハイレベルとなった場合に、第２トランジスタＴ₂はオフとなる。以下同様に、第ｎ抵抗値設定回路ＲＳ_nは、第ｎトランジスタＴ_nに対応して設けられており、フリップフロップ回路Ｆ_n-1から出力される分周信号Ｓ_nがハイレベルの場合にハイレベルの出力信号を、分周信号Ｓ_nがローレベルの場合にローレベルの出力信号を第ｎトランジスタＴ_nのゲート端子に出力する。つまり、第ｎ抵抗値設定回路ＲＳ_nの出力信号がハイレベルとなった場合に、第ｎトランジスタＴ_nはオフとなる。

図２は、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nの詳細な回路構成図である。なお、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nの回路構成は同一なので、以下では第１抵抗値設定回路ＲＳ₁を代表的に用いて説明する。図２に示すように、第１抵抗値設定回路ＲＳ₁は、第１電流源２０、第１ＮＯＲ回路２１、第１ポリヒューズ（第１のトリミング用導通素子）２２、第１抵抗素子（第１の設定回路用抵抗素子）２３、第２電流源２４、第２ＮＯＲ回路２５、第２ポリヒューズ（第２のトリミング用導通素子）２６、第２抵抗素子（第２の設定回路用抵抗素子）２７から構成されてい
る。

第１の電流源２０は、入力端子がＶＤＤラインと接続され、出力端子が第１ＮＯＲ回路２１の第１入力端子と第１ポリヒューズ２２の一端と接続されている。第１ＮＯＲ回路２１は、第１入力端子が第１の電流源２０の出力端子及び第１ポリヒューズ２２の一端と接続され、第２入力端子にはクロック信号Ｓ₁が入力されており、クロック信号Ｓ₁と第１入力端子の入力信号（ローレベル）との否定論理和信号を第２ＮＯＲ回路２５の第２入力端子に出力する。第１ポリヒューズ２２は、レーザ等で切断可能な導通部材であり、一端が第１の電流源２０の出力端子及び第１ＮＯＲ回路２１の第１入力端子と接続され、他端が第１抵抗素子２３の一端と接続されている。第１抵抗素子２３の一端は第１ポリヒューズ２２の他端と接続され、他端はＶＳＳラインと接続されている。

第２の電流源２４は、入力端子がＶＤＤラインと接続され、出力端子が第２ＮＯＲ回路２５の第１入力端子と第２ポリヒューズ２６の一端と接続されている。第２ＮＯＲ回路２５は、第１入力端子が第２の電流源２４の出力端子及び第２ポリヒューズ２６の一端と接続され、第２入力端子は第１ＮＯＲ回路２１の出力端子と接続されており、第１ＮＯＲ回路２１から出力される否定論理和信号と第１入力端子の入力信号（ローレベル）との否定論理和信号を第１トランジスタＴ₁のゲート端子に出力する。第２ポリヒューズ２６は、レーザ等で切断可能な導通部材であり、一端が第２の電流源２４の出力端子及び第２ＮＯＲ回路２５の第１入力端子と接続され、他端が第２抵抗素子２７の一端と接続されている。第２抵抗素子２７の一端は第２ポリヒューズ２６の他端と接続され、他端はＶＳＳラインと接続されている。

次に、上記のように構成された第１実施形態に係る電圧検出回路ＶＤＡのテストモード時の動作及び通常モード時の動作について図３のタイミングチャートを参照して説明する。なお、以下の動作は、本電圧検出回路ＶＤＡの製造工程におけるトリミング工程で行われるものである。

（トリミング工程におけるテストモード動作：トリミング方法）
まず、トリミング工程では、第１電源端子Ｐ１と第２電源端子Ｐ２との間にテスト用の被測定電源１００を接続する。ここで、テスト用の被測定電源１００の電圧値は、電圧検出回路ＶＤＡで検出したい所望の電圧値（例えば３．００Ｖ）に正確に設定する。この状態では、まだテスト信号Ｓ_TESTはローレベルであり、発振回路１６が停止、かつ分周回路１７がリセットされているので各第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nの出力信号はローレベルとなり、第１トランジスタＴ₁〜第ｎトランジスタＴ_nは全てオン状態となっている。つまり、第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nは全て短絡状態となり、コンパレータ１４の反転入力端子には、ブリーダ抵抗１１とブリーダ抵抗１２との抵抗分割に応じた電圧が印加される。この状態では、コンパレータ１４は、反転入力端子に印加される電圧の方が非反転入力端子に印加される基準電圧Ｖ_refより高いため、ローレベルの出力信号を第１ＯＲ回路１５ａ及び第１ＡＮＤ回路１５ｃに出力する。

続いて、図３に示すように、時刻ｔ１にハイレベルのテスト信号Ｓ_TESTをテスト端子Ｐ_TESTに入力する。つまり、この時刻ｔ１において、ハイレベルのテスト信号Ｓ_TESTが第１ＯＲ回路１５ａ及び第２ＯＲ回路１５ｂに入力され、第１ＯＲ回路１５ａはハイレベルの論理和信号を発振回路１６に出力し、第２ＯＲ回路１５ｂはハイレベルの論理和信号を第１ＡＮＤ回路１５ｃに出力する。そして、第１ＡＮＤ回路１５ｃはローレベルのＯＵＴ信号Ｓ_OUTを出力端子Ｐ_OUTを介して外部に出力する。

このような時刻ｔ１において、発振回路１６は動作を開始するが、完全に所定周波数のクロック信号Ｓ₁を発生するまでには一定の遅延時間を要する。ここでは、図３に示すように、時刻ｔ２からクロック信号Ｓ₁の出力が開始されたものとする。そして、時刻ｔ２からｔ３までのクロック信号Ｓ₁のハイレベル期間では、第１抵抗値設定回路ＲＳ₁の出力信号もハイレベルとなり、第１トランジスタＴ₁はオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第１ブリーダ抵抗Ｒ₁の抵抗値ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。つまり、コンパレータ１４の出力信号はローレベルに維持され、ＯＵＴ信号Ｓ_OUTもローレベルに維持される。

一方、時刻ｔ３において、フリップフロップＦ₁は、クロック信号Ｓ₁の立下りに同期してクロック信号Ｓ₁の１／２周波数の分周信号Ｓ₂を第２抵抗値設定回路ＲＳ₂及びフリップフロップＦ₂に出力する。そして、時刻ｔ３からｔ４までの期間では、クロック信号Ｓ₁はローレベルとなり、分周信号Ｓ₂はハイレベルとなるので、第１抵抗値設定回路ＲＳ₁の出力信号もローレベルとなり、第２抵抗値設定回路ＲＳ₂の出力信号はハイレベルとなる。これにより、第２トランジスタＴ₂のみオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第２ブリーダ抵抗Ｒ₂の抵抗値２ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

そして、時刻ｔ４からｔ５までの期間では、クロック信号Ｓ₁及び分周信号Ｓ₂はハイレベルとなるので、第１抵抗値設定回路ＲＳ₁及び第２抵抗値設定回路ＲＳ₂の出力信号はハイレベルとなる。これにより、第１トランジスタＴ₁及び第２トランジスタＴ₂はオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第１ブリーダ抵抗Ｒ₁の抵抗値と第２ブリーダ抵抗Ｒ₂の抵抗値との和３ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

一方、時刻ｔ５において、フリップフロップＦ₂は、分周信号Ｓ₂の立下りに同期してクロック信号Ｓ₁の１／４周波数の分周信号Ｓ₃を第３抵抗値設定回路ＲＳ₃及びフリップフロップＦ₃に出力する。そして、時刻ｔ５からｔ６までの期間では、クロック信号Ｓ₁及び分周信号Ｓ₂はローレベル、分周信号Ｓ₃はハイレベルとなり、第１抵抗値設定回路ＲＳ₁及び第２抵抗値設定回路ＲＳ₂の出力信号はローレベル、第３抵抗値設定回路ＲＳ₃の出力信号はハイレベルとなる。これにより、第３トランジスタＴ₃のみオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第３ブリーダ抵抗Ｒ₃の抵抗値４ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

そして、時刻ｔ６からｔ７までの期間では、クロック信号Ｓ₁及び分周信号Ｓ₃がハイレベルとなるので、第１抵抗値設定回路ＲＳ₁及び第３抵抗値設定回路ＲＳ₃の出力信号はハイレベルとなる。これにより、第１トランジスタＴ₁及び第３トランジスタＴ₃がオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第１ブリーダ抵抗Ｒ₁の抵抗値と第３ブリーダ抵抗Ｒ₃の抵抗値との和５ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

そして、時刻ｔ７からｔ８までの期間では、分周信号Ｓ₂及び分周信号Ｓ₃がハイレベルとなるので、第２抵抗値設定回路ＲＳ₂及び第３抵抗値設定回路ＲＳ₃の出力信号はハイレベルとなる。これにより、第２トランジスタＴ₂及び第３トランジスタＴ₃がオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第２ブリーダ抵抗Ｒ₂の抵抗値と第３ブリーダ抵抗Ｒ₃の抵抗値との和６ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

そして、時刻ｔ８からｔ９までの期間では、クロック信号Ｓ₁、分周信号Ｓ₂及び分周信号Ｓ₃がハイレベルとなるので、第１抵抗値設定回路ＲＳ₁、第２抵抗値設定回路ＲＳ₂及び第３抵抗値設定回路ＲＳ₃の出力信号はハイレベルとなる。これにより、第１トランジスタＴ₁、第２トランジスタＴ₂及び第３トランジスタＴ₃がオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第１ブリーダ抵抗Ｒ₁の抵抗値と第２ブリーダ抵抗Ｒ₂の抵抗値と第３ブリーダ抵抗Ｒ₃の抵抗値との和７ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

一方、時刻ｔ９において、フリップフロップＦ₃は、分周信号Ｓ₃の立下りに同期してクロック信号Ｓ₁の１／８周波数の分周信号Ｓ₄を第４抵抗値設定回路ＲＳ₄及びフリップフロップＦ₄に出力する。そして、時刻ｔ９からｔ１０までの期間では、分周信号Ｓ₄のみハイレベルとなり、第４抵抗値設定回路ＲＳ₄の出力信号はハイレベルとなる。これにより、第４トランジスタＴ₄のみオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第４ブリーダ抵抗Ｒ₄の抵抗値８ｒとなる。これにより、コンパレータ１４の反転入力端子に印加される電圧は下降するが、ここではまだ基準電圧Ｖ_refの方が高いものとする。

そして、時刻ｔ１０からｔ１１までの期間では、クロック信号Ｓ₁及び分周信号Ｓ₄がハイレベルとなるので、第１抵抗値設定回路ＲＳ₁及び第４抵抗値設定回路ＲＳ₄の出力信号はハイレベルとなる。これにより、第１トランジスタＴ₁及び第４トランジスタＴ₄がオフ状態となる。つまり、可変抵抗回路１０の総抵抗値は、第１ブリーダ抵抗Ｒ₁の抵抗値と第４ブリーダ抵抗Ｒ₄の抵抗値との和９ｒとなる。ここで、時刻ｔ１０’にコンパレータ１４の反転入力端子に印加される電圧が下降して基準電圧Ｖ_ref以下となり、コンパレータ１４の出力信号がハイレベルになり、第１ＡＮＤ回路１５ｃからハイレベルのＯＵＴ信号Ｓ_OUTが出力されたものとする。すなわち、可変抵抗回路１０の総抵抗値が９ｒの時に被測定電源１００の電圧値（３．００Ｖ）が検出できたことになる。

このように、テスト信号Ｓ_TESTがハイレベルとなった時刻ｔ１からＯＵＴ信号Ｓ_OUTがハイレベルとなった時刻ｔ１０’までの遅延時間Ｔｄを外部の測定器によって測定し、当該遅延時間Ｔｄをクロック信号Ｓ₁の周期（つまり発振回路１６の発振周期）で除算することにより、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値（つまりトリミング量）を知ることができる。

そして、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値が９ｒであることがわかれば、第１ブリーダ抵抗Ｒ₁及び第４ブリーダ抵抗Ｒ₄以外の全てのブリーダ抵抗を短絡させれば良い（トリミングすれば良い）ことがわかる。そこで、第１抵抗値設定回路ＲＳ₁及び第４抵抗値設定回路ＲＳ₄の第１ポリヒューズ２２を、第１抵抗値設定回路ＲＳ₁及び第４抵抗値設定回路ＲＳ₄以外の全ての設定回路の第２ポリヒューズ２６をレーザトリミング処理により切断する。これにより、第１抵抗値設定回路ＲＳ₁及び第４抵抗値設定回路ＲＳ₄の抵抗値設定回路の出力信号は、入力信号のレベルに関係なく常にハイレベルに、第１抵抗値設定回路ＲＳ₁及び第４抵抗値設定回路ＲＳ₄以外の全ての抵抗値設定回路の出力信号は、入力信号のレベルに関係なく常にローレベルとなる。つまり、第１トランジスタＴ₁及び第４トランジスタＴ₄以外のトランジスタは常にオン状態となり、第１ブリーダ抵抗Ｒ₁及び第４ブリーダ抵抗Ｒ₄以外の全てブリーダ抵抗を短絡させることができ、可変抵抗回路１０の総抵抗値を９ｒに設定することができる。このように、可変抵抗回路１０の総抵抗値を９ｒに設定した後、本電圧検出回路ＶＤＡは残りの製造工程を経て出荷されることになる。

（通常モード時の動作）
実際に本電圧検出回路ＶＤＡを使用する場合は、テスト信号Ｓ_TESTをローレベルに固定し、第１電源端子Ｐ１と第２電源端子Ｐ２との間に、実際に測定したい被測定電源１００を接続する。この場合、コンパレータ１４は、被測定電源１００が所望の電圧値（３．００Ｖ）に到達するまでの期間ではローレベルの出力信号を第１ＯＲ回路１５ａ及び第１ＡＮＤ回路１５ｃに出力する。従って、この期間では、発振回路１６は動作せず、ローレベルのＯＵＴ信号Ｓ_OUTが出力端子Ｐ_OUTを介して外部に出力される。なお、上述したように、第１ブリーダ抵抗Ｒ₁及び第４ブリーダ抵抗Ｒ₄以外の全てブリーダ抵抗は短絡状態となっており、可変抵抗回路１０の総抵抗値は９ｒに維持されている。

そして、被測定電源１００が所望の電圧値（３．００Ｖ）を下回った場合、コンパレータ１４は、ハイレベルの出力信号を第１ＯＲ回路１５ａ及び第１ＡＮＤ回路１５ｃに出力する。この時点で発振回路１６は動作を開始し、所定の遅延時間を経てフリップフロップＦ_n-1から分周信号Ｓ_nが第２ＯＲ回路１５ｂに出力され、ハイレベルのＯＵＴ信号Ｓ_OUTが出力端子Ｐ_OUTを介して外部に出力される。すなわち、本電圧検出回路ＶＤＡによって３．００Ｖを検出できたことになる。

以上のように、第１実施形態に係る電圧検出回路ＶＤＡでは、１〜２^n-1の抵抗比を有するｎ個のブリーダ抵抗を直列接続すると共にこれらのブリーダ抵抗の各々にトランジスタを並列接続することで可変抵抗回路１０を構成し、クロック信号Ｓ₁のレベル状態の遷移に同期して可変抵抗回路１０の総抵抗値を抵抗比率で１ずつ増大させることにより、所望の電圧値を検出することが可能な可変抵抗回路１０の総抵抗値を正確に探索することができる。そして、抵抗値設定回路によって、所望の電圧値を検出することが可能な総抵抗値となるように可変抵抗回路１０を設定するので、正確に所望の電圧値を検出することが可能である。また、可変抵抗回路１０の総抵抗値を設定するために、ポリヒューズを用いるため簡単な回路構成とすることができ、さらに従来のようにトランジスタの制御信号が消失する恐れがない。従って、第１実施形態に係る電圧検出回路ＶＤＡによると、コストの増加や歩留まりの低下を防止し、電圧検出精度の向上を図ることが可能である。

〔第２実施形態〕
次に、第２実施形態に係る電圧検出回路ＶＤＢについて説明する。
上述したように、第１実施形態に係る電圧検出回路ＶＤＡでは、テスト信号Ｓ_TESTがハイレベルとなった時刻ｔ１からＯＵＴ信号Ｓ_OUTがハイレベルとなった時刻ｔ１０’までの遅延時間Ｔｄをクロック信号Ｓ₁の周期で除算することにより、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値を確認した。このような第１実施形態によると、発振回路１６の発振周期（クロック信号Ｓ₁の周期）を予め測定しておく必要があるが、発振周期の測定値に誤差が生じている場合、正確な可変抵抗回路１０の総抵抗値を知ることができなくなる可能性がある。第２実施形態に係る電圧検出回路ＶＤＢは、このような問題点を解決するための実施形態である。

図４は、第２実施形態に係る電圧検出回路ＶＤＢの回路構成図である。なお、図４において、図１と同様の構成要素には同一符号を付し、説明を省略する。図４に示すように、第２実施形態に係る電圧検出回路ＶＤＢは、第１実施形態とは異なるテスト回路１５Ｂを備えている。具体的には、電圧検出回路ＶＤＢにおけるテスト回路１５Ｂは、第１ＯＲ回路１５ａ、第２ＯＲ回路１５ｂ及び第１ＡＮＤ回路１５ｃに加えて、第２ＡＮＤ回路１５ｄと第３ＯＲ回路１５ｅを新たに備えている。第２ＡＮＤ回路１５ｄは、テスト信号Ｓ_TESTとクロック信号Ｓ₁とを入力とし、これら両信号の論理積信号を第３ＯＲ回路１５ｅに出力する。第３ＯＲ回路１５ｅは、上記第２ＡＮＤ回路１５ｄの論理積信号とコンパレータ１４の出力信号とを入力とし、これら両信号の論理和信号を第１ＡＮＤ回路１５ｃに出力する。

次に、このように構成された第２実施形態に係る電圧検出回路ＶＤＢのテストモード時における動作について図５のタイミングチャートを参照して説明する。なお、以下では、第１実施形態と重複する部分の説明は省略し、第２実施形態の特徴点について説明する。

時刻ｔ２において、発振回路１６からクロック信号Ｓ₁が出力されると、第２ＡＮＤ回路１５ｄはハイレベルの論理積信号を第３ＯＲ回路１５ｅに出力する。この時、第３ＯＲ回路１５ｅは、ハイレベルの論理和信号を第１ＡＮＤ回路１５ｃに出力する。つまり、クロック信号Ｓ₁がそのままＯＵＴ信号Ｓ_OUTとして出力端子Ｐ_OUTを介して外部に出力されることになる。そして、時刻ｔ１０’以降、コンパレータ１４の出力信号がハイレベルになると、第３ＯＲ回路１５ｅの出力信号は常にハイレベルとなり、ＯＵＴ信号Ｓ_OUTもハイレベルとなる。

この場合、外部に設けられたカウンタ回路によって、ＯＵＴ信号Ｓ_OUTの立ち上がり及び立ち下がりに同期してカウントを行うことにより、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値を確認することができる。例えば、図５ではカウント値は「９」となり、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値は９ｒであることがわかる。

以上のように、第２実施形態に係る電圧検出回路ＶＤＢでは、発振回路１６の発振周期を予め測定しておく必要はないので発振周期の測定誤差の問題は生じ得ず、さらに発振回路１６の特性バラツキ等の内部誤差要因を吸収することができる。従って、正確に所望の電圧値を検出することが可能な総抵抗値を知ることができるので、電圧検出精度を向上することが可能である。

〔第３実施形態〕
次に、第３実施形態に係る電圧検出回路ＶＤＣについて説明する。
この第３実施形態に係る電圧検出回路ＶＤＣは、第２実施形態で述べた第１実施形態の問題点を解決するための他の実施形態である。

図６は、第３実施形態に係る電圧検出回路ＶＤＣの回路構成図である。なお、図５において、図１と同様の構成要素には同一符号を付し、説明を省略する。図６に示すように、第３実施形態に係る電圧検出回路ＶＤＣは、外部クロック端子Ｐ_CLKが新たに設けられる一方、発振回路１６が削除され、第１実施形態とは異なるテスト回路１５Ｃを備えている。具体的には、電圧検出回路ＶＤＣにおけるテスト回路１５Ｃは、第１ＯＲ回路１５ａが削除され、第２ＯＲ回路１５ｂ及び第１ＡＮＤ回路１５ｃのみを備えている。外部クロック端子Ｐ_CLKは、クロック信号Ｓ₁を外部から入力するための端子であり、フリップフロップＦ₁のクロック端子及び第１抵抗値設定回路ＲＳ₁と接続されている。

次に、このように構成された第３実施形態に係る電圧検出回路ＶＤＣのテストモード時における動作について図７のタイミングチャートを参照して説明する。なお、以下では、第１実施形態と重複する部分の説明は省略し、第３実施形態の特徴点について説明する。

時刻ｔ１に外部からハイレベルのテスト信号Ｓ_TESTを入力した後、時刻ｔ２に外部からクロック信号Ｓ₁を外部クロック端子Ｐ_CLKに入力する。時刻ｔ２以降は、第１実施形態と同様の動作が行われ、時刻ｔ１０’にＯＵＴ信号Ｓ_OUTがハイレベルとなる。この場合、外部に設けられたカウンタ回路によって、時刻ｔ１から時刻ｔ１０’までの期間、クロック信号Ｓ₁の立ち上がり及び立ち下がりに同期してカウントを行うことにより、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値を確認することができる。例えば、図７ではカウント値は「９」となり、被測定電源１００の電圧値を検出できた時の可変抵抗回路１０の総抵抗値は９ｒであることがわかる。

以上のように、第３実施形態に係る電圧検出回路ＶＤＣでは、第２実施形態と同様に、発振回路１６の発振周期を予め測定しておく必要はないので発振周期の測定誤差の問題や、発振回路１６の特性バラツキ等の内部誤差要因も生じ得ない。従って、正確に所望の電圧値を検出することが可能な総抵抗値を知ることができるので、電圧検出精度を向上することが可能である。なお、第３実施形態に係る電圧検出回路ＶＤＣでは、発振回路１６を削除するため、コンパレータ１４の出力信号がハイレベルになってからＯＵＴ信号Ｓ_OUTがハイレベルになるまでの遅延が必要ない場合に適用可能である。

＜電圧安定化回路＞
次に、本実施形態に係る電圧安定化回路（ボルテージレギュレータ）について説明する。図８は、本実施形態に係る電圧安定化回路ＶＲＧの回路構成図である。この図に示すように、本電圧安定化回路ＶＲＧは、基準電圧源３０、誤差増幅器３１、電圧制御用トランジスタ３２、可変抵抗回路３３、ブリーダ抵抗３４及び３５、分周回路３６、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_n、第１電源端子Ｐ１、第２電源端子Ｐ２、外部クロック端子Ｐ_CLK、出力端子Ｐ_OUTから構成されている。なお、本電圧安定化回路ＶＲＧは、出力端子Ｐ_OUTの電圧を所定の電圧値に安定化するためのものである。

第１電源端子Ｐ１は、電圧安定化回路ＶＲＧ内部のＶＤＤラインと接続されており、第２電源端子Ｐ２は、電圧安定化回路ＶＲＧ内部のＶＳＳラインと接続されている。また、第１電源端子Ｐ１は、テスト用電源１００の正極端子と接続され、第２電源端子Ｐ２は、テスト用電源１００の負極端子と接続されている。

基準電圧源３０は、基準電圧Ｖ_refを発生する電圧源であり、誤差増幅器３１の反転入力端子と接続されている。誤差増幅器３１は、非反転入力端子がブリーダ抵抗３５の一端と接続され、反転入力端子が基準電圧源３０と接続されている。この誤差増幅器３１の出力端子は電圧制御用トランジスタ３２のゲート端子と接続されている。電圧制御用トランジスタ３２は、ｐチャネル型ＭＯＳトランジスタであり、ソース端子は第１電源端子Ｐ１と接続され、ドレイン端子は出力端子Ｐ_OUTと可変抵抗回路３３における第ｎブリーダ抵抗Ｒ_nの一端と接続され、ゲート端子は誤差増幅器３１の出力端子と接続されている。誤差増幅器３１は、非反転入力端子の電圧（ブリーダ抵抗による分圧回路の中点電圧）と反転入力端子の電圧（基準電圧Ｖ_ref）とが等しくなるように電圧制御用トランジスタ３２のゲート端子を制御する。

可変抵抗回路３３は、ｎ個（ｎは１以上の整数）の第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_n、ｎ個の第１トランジスタＴ₁〜第ｎトランジスタＴ_nから構成されている。第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nは直列接続されており、第ｎブリーダ抵抗Ｒ_nの一端は電圧制御用トランジスタ３２のドレイン端子及び出力端子Ｐ_OUTと接続され、第１ブリーダ抵抗Ｒ₁の他端はブリーダ抵抗３４の一端と接続されている。また、第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nの抵抗比は、Ｒ₁：Ｒ₂：Ｒ₃：…：Ｒ_n＝１：２：４：…：２^n-1と設定されている。つまり、第１ブリーダ抵抗Ｒ₁の抵抗値をｒとすると、第２ブリーダ抵抗Ｒ₂の抵抗値は２ｒ、第３ブリーダ抵抗Ｒ₃の抵抗値は４ｒ、以下同様に、第ｎブリーダ抵抗Ｒ_nの抵抗値は２^n-1ｒとなっている。

第１トランジスタＴ₁〜第ｎトランジスタＴ_nは、ｐチャネル型ＭＯＳトランジスタであり、それぞれに対応する第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nと並列接続されている。具体的には、第１トランジスタＴ₁のソース端子は第１ブリーダ抵抗Ｒ₁の一端と接続され、ドレイン端子は第１ブリーダ抵抗Ｒ₁の他端と接続され、ゲート端子は抵抗値設定回路３７内の第１設定回路ＲＳ₁と接続されている。第２トランジスタＴ₂のソース端子は第２ブリーダ抵抗Ｒ₂の一端と接続され、ドレイン端子は第２ブリーダ抵抗Ｒ₂の他端と接続され、ゲート端子は抵抗値設定回路３７内の第２設定回路ＲＳ₂と接続されている。以下同様に、第ｎトランジスタＴ_nのソース端子は第ｎブリーダ抵抗Ｒ_nの一端と接続され、ドレイン端子は第ｎブリーダ抵抗Ｒ_nの他端と接続され、ゲート端子は抵抗値設定回路３７内の第ｎ設定回路ＲＳ_nと接続されている。

ブリーダ抵抗３４の一端は第１ブリーダ抵抗Ｒ₁の他端と接続され、他端はブリーダ抵抗３５の一端及び誤差増幅器３１の非反転入力端子と接続されている。ブリーダ抵抗３５の一端はブリーダ抵抗３４の他端及び誤差増幅器３１の非反転入力端子と接続され、他端は第２電源端子Ｐ２と接続されている。外部クロック端子Ｐ_CLKは、クロック信号Ｓ₁を外部から入力するための端子であり、フリップフロップＦ₁のクロック端子及び第１の設定回路ＲＳ₁と接続されている。

分周回路３６は、ｎ−１個のフリップフロップ回路Ｆ₁〜Ｆ_n-1から構成されている。フリップフロップ回路Ｆ₁は、クロック信号Ｓ₁の１／２周波数の分周信号Ｓ₂をフリップフロップ回路Ｆ₂のクロック端子及び抵抗値設定回路３７における第２設定回路ＲＳ₂に出力する。フリップフロップ回路Ｆ₂は、クロック信号Ｓ₁の１／４周波数の分周信号Ｓ₃をフリップフロップ回路Ｆ₃のクロック端子及び抵抗値設定回路３７における第３設定回路ＲＳ₃に出力する。フリップフロップ回路Ｆ₃は、クロック信号Ｓ₁の１／８周波数の分周信号Ｓ₄をフリップフロップ回路Ｆ₄のクロック端子及び抵抗値設定回路３７における第４設定回路ＲＳ₄に出力する。以下同様に、フリップフロップ回路Ｆ_n-1は、クロック信号Ｓ₁の１／２^n-1周波数の分周信号Ｓ_nを抵抗値設定回路３７における第ｎ設定回路ＲＳ_nに出力する。第１設定回路ＲＳ₁〜第ｎ設定回路ＲＳ_nは、可変抵抗回路３３の抵抗値を設定するためのものであり、回路構成は第１実施形態（図２参照）と同様なので説明を省略する。

次に、このように構成された本実施形態に係る電圧安定化回路ＶＲＧの動作について図９を参照して説明する。なお、以下の動作は、本電圧安定化回路ＶＲＧの製造工程における出力電圧を３．００Ｖに設定するためのトリミング工程で行われるものである。

まず、トリミング工程では、第１電源端子Ｐ１と第２電源端子Ｐ２との間にテスト用電源１００を接続する。このテスト用電源１００を接続した時間をｔ１とする。この状態では、まだクロック信号Ｓ₁を入力していないので、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nの出力信号はローレベルとなり、第１トランジスタＴ₁〜第ｎトランジスタＴ_nは全てオン状態となっている。つまり、第１ブリーダ抵抗Ｒ₁〜第ｎブリーダ抵抗Ｒ_nは全て短絡状態となり、誤差増幅器３１の非反転入力端子には、ブリーダ抵抗３４とブリーダ抵抗３５との抵抗分割に応じた電圧が印加される。この状態では、ブリーダ抵抗３４とブリーダ抵抗３５との抵抗分割に応じた電圧と基準電圧Ｖ_refが等しくなるような電圧が出力端子Ｐ_OUTから出力される。ブリーダ抵抗３４とブリーダ抵抗３５の抵抗値が等しいとすると、電圧（２×Ｖ_ref）が出力端子Ｐ_OUTから出力される。

続いて、時刻ｔ２にクロック信号Ｓ₁を外部クロック端子Ｐ_outに入力する。そして、時刻ｔ２からｔ３までのクロック信号Ｓ₁のハイレベル期間では、第１抵抗値設定回路ＲＳ₁の出力信号もハイレベルとなり、第１トランジスタＴ₁はオフ状態となる。つまり、可変抵抗回３３の総抵抗値は、第１ブリーダ抵抗Ｒ₁の抵抗値ｒとなる。これにより、誤差増幅器３１の非反転入力端子に印加される電圧は下降するので、それに応じて上昇した電圧が出力端子Ｐ_OUTから出力される。

時刻ｔ３以降の分周回路３６、第１設定回路ＲＳ₁〜第ｎ設定回路ＲＳ_n、可変抵抗回路３３の動作は電圧検出回路ＶＤＡと同様である。しかしながら、図９に示すように、電圧安定化回路ＶＲＧでは、出力端子Ｐ_OUTから誤差増幅器３１の出力信号がＯＵＴ信号Ｓ_OUTとして出力されるのではなく、クロック信号Ｓ１の状態が遷移する度に電圧値が上昇する電圧が出力される点で電圧検出回路ＶＤＡと異なる。すなわち、時刻ｔ１０’に出力端子Ｐ_OUTの電圧が３．００Ｖに到達した場合、時刻t１から時刻ｔ１０’までの期間、クロック信号Ｓ₁の立ち上がり及び立ち下がりに同期してカウントを行うことにより、電圧安定化回路ＶＲＧが所望の電圧値に到達した時の可変抵抗回路３３の総抵抗値を確認することができる。確認後は、電圧検出回路ＶＤＡと同様にレーザトリミング処理を行えば良い。

実際に電圧安定化回路ＶＲＧを使用する場合には、クロック信号Ｓ₁を入力する必要はなく、第１電源端子Ｐ１と第２電源端子Ｐ２の間に電圧源を接続するだけで３．００Ｖに安定化された電圧が出力端子Ｐ_OUTから出力される。以上のように、本実施形態に係る電圧安定化回路ＶＲＧによると、簡単な回路構成で高精度に出力電圧の設定を行うことが可能である。

〔バッテリ状態監視回路及びバッテリ装置〕
次に、本実施形態に係るバッテリ状態監視回路及びバッテリ装置について説明する。
図１０は、本実施形態に係るバッテリ装置ＢＤの構成ブロック図である。図１０に示すように、本バッテリ装置ＢＤは、バッテリＢＴ、バッテリ状態監視回路ＢＭ、第１スイッチ（充電用スイッチ回路）５４、第２スイッチ（放電用スイッチ回路）５５、第１外部端子５６及び第２外部端子５７から構成されている。

バッテリ状態監視回路ＢＭは、過放電検出回路５０、過充電検出回路５１、過電流検出回路５２、遅延回路５３、第１電圧監視端子Ｐ１、第２電圧監視端子Ｐ２、第３電圧監視端子Ｐ３、第１制御端子Ｐ４及び第２制御端子Ｐ５から構成されている。第１電圧監視端子Ｐ１はバッテリＢＴの正極端子及び第１外部端子５６と接続されている。また、この第１電圧監視端子Ｐ１は、バッテリ状態監視回路ＢＭ内のＶＤＤラインと接続されている。第２電圧監視端子Ｐ２は、バッテリＢＴの負極端子及び第２スイッチ５５の一方の端子と接続されている。また、この第２電圧監視端子Ｐ２は、バッテリ状態監視回路ＢＭ内のＶＳＳラインと接続されている。

第３電圧監視端子Ｐ３は、第２外部端子５７及び第１スイッチ５４の一方の端子と接続されている。第１制御端子Ｐ４は、第１スイッチ５４の制御端子と接続されている。第２制御端子Ｐ５は、第２スイッチ５５の制御端子と接続されている。第１スイッチ５４及び第２スイッチ５５は互いの他方の端子が接続されている。

過放電検出回路５０は、第１電圧監視端子Ｐ１と第２電圧監視端子Ｐ２との間の電圧（つまりバッテリＢＴの電圧）を検出し、バッテリＢＴの電圧が過放電電圧以上となった場合に、ハイレベルの過放電検出信号を遅延回路５３に出力する。また、この過放電検出回路５０は、バッテリＢＴ₁の電圧が過放電電圧未満の場合に、ローレベルの過放電検出信号を遅延回路５３に出力する。ここで、過放電電圧とは、放電可能な下限電圧を指す。
本実施形態のバッテリ装置ＢＤでは、過放電検出回路５０及び遅延回路５３として、上述した電圧検出回路ＶＤＡを適用する。

具体的には、図１１に示すように、過放電検出回路５０は、可変抵抗回路５０a、ブリーダ抵抗５０ｂ及び５０ｃ、基準電圧源５０ｄ、コンパレータ５０ｅ、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nから構成されている。また、遅延回路５３は、テスト回路５３ａ、発振回路５３ｂ及び分周回路５３ｃから構成されている。これらの回路構成は図１と同様なので説明を省略するが、過放電検出回路５０の可変抵抗回路５０aの総抵抗値は第１電圧監視端子Ｐ１と第２電圧監視端子Ｐ２と間の電圧が過放電電圧以下となった場合に、コンパレータ５０ｅからハイレベルの過放電検出信号が出力されるように設定されている。遅延回路５３は、ハイレベルの過放電検出信号が入力されると所定の遅延時間の経過後にハイレベルの過放電検出信号を放電禁止信号とし、第２制御端子Ｐ５を介して第２スイッチ５５の制御端子に出力する。この場合、第２スイッチ５５はオフ状態となる。

過充電検出回路５１は、第１電圧監視端子Ｐ１と第２電圧監視端子Ｐ２との間の電圧を検出し、バッテリＢＴの電圧が過充電電圧未満となった場合に、ハイレベルの過充電検出信号を遅延回路５３に出力する。また、この過充電検出回路５１は、バッテリＢＴの電圧が過充電電圧以下の場合に、ローレベルの過充電検出信号を出力する。ここで、過充電電圧とは、充電可能な上限電圧を指す。本実施形態のバッテリ装置ＢＤでは、過充電検出回路５１として電圧検出回路ＶＤＡの技術思想を適用して構成する。

過充電検出回路５１の回路構成は図示を省略するが、過充電検出回路５１は、可変抵抗回路５１a、ブリーダ抵抗５１ｂ及び５１ｃ、基準電圧源５１ｄ、コンパレータ５１ｅ、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nから構成されている。この過充電検出回路５１の可変抵抗回路５１aの総抵抗値は第１電圧監視端子Ｐ１と第２電圧監視端子Ｐ２と間の電圧が過充電電圧以上となった場合に、コンパレータ５１ｅからハイレベルの過充電検出信号が出力されるように設定されている。遅延回路５３は、ハイレベルの過充電検出信号が入力されると所定の遅延時間の経過後にハイレベルの過充電検出信号を充電禁止信号とし、第１制御端子Ｐ４を介して第１スイッチ５４の制御端子に出力する。この場合、第１スイッチ５４はオフ状態となる。

過電流検出回路５２の回路構成は図示を省略するが、過電流検出回路５２は、可変抵抗回路５２a、ブリーダ抵抗５２ｂ及び５２ｃ、基準電圧源５２ｄ、コンパレータ５２ｅ、第１抵抗値設定回路ＲＳ₁〜第ｎ抵抗値設定回路ＲＳ_nから構成されている。この過電流検出回路５２の可変抵抗回路５２aの総抵抗値は第３電圧監視端子Ｐ３と第２電圧監視端子Ｐ２と間の電圧が過電流電圧以上となった場合に、コンパレータ５２ｅからハイレベルの過電流検出信号が出力されるように設定されている。遅延回路５３は、ハイレベルの過電流検出信号が入力されると所定の遅延時間の経過後にハイレベルの過電流検出信号を放電禁止信号とし、第２制御端子Ｐ５を介して第２スイッチ５５の制御端子に出力する。この場合、第２スイッチ５５はオフ状態となる。

次に、このように構成された本実施形態に係るバッテリ装置ＢＤの動作について説明する。
（通常動作時）
まず、通常状態時、つまりバッテリＢＴの電圧が、過充電電圧未満且つ過放電電圧以上の範囲に含まれ、且つ放電電流が過電流未満である場合、過放電検出回路５０、過充電検出回路５１及び過電流検出回路５２は、それぞれローレベルの過充電検出信号、過放電検出信号、過電流検出信号を遅延回路５３に出力する。この場合、遅延回路５３は第１スイッチ５４及び第２スイッチ５５をオン状態に制御するので、バッテリ装置ＢＤは充電及び放電可能な状態となる。

（過充電状態時）
続いて、過充電状態時、つまり、第１外部端子５６と第２外部端子５７との間に充電器が接続されてバッテリＢＴが充電され、バッテリＢＴの電圧が過充電電圧以上となった場合、過充電検出回路５１は、ハイレベルの過充電検出信号を遅延回路５３に出力し、遅延回路５３は第１スイッチ５４をオフ状態に制御するので、充電器からの充電が禁止されることになる。

（過放電状態時）
続いて、過放電状態時、つまり、第１外部端子５６と第２外部端子５７との間に負荷が接続されてバッテリＢＴが放電し、バッテリＢＴの電圧が過放電電圧未満となった場合、過放電検出回路５０は、ハイレベルの過放電検出信号を遅延回路５３に出力し、遅延回路５３は第２スイッチ５５をオフ状態に制御するので、負荷への放電が禁止されることになる。

（過電流状態時）
続いて、過電流状態時、つまり、第１スイッチ５４および第２スイッチ５５に過大な電流が流れて、第３電圧監視端子Ｐ３と第２電圧監視端子Ｐ２と間の電圧が過電流電圧以上となった場合、過電流検出回路５２は、ハイレベルの過電流検出信号を遅延回路５３に出力し、遅延回路５３は第２スイッチ５５をオフ状態に制御するので、負荷への放電が禁止されることになる。

以上のように、本実施形態に係るバッテリ装置ＢＤによれば、第１実施形態に係る電圧検出回路ＶＤＡをバッテリＢＴの電圧検出に適用したので、装置コストの低減及び電圧検出精度の向上を図ることができる。なお、バッテリ装置ＢＤには、第２実施形態に係る電圧検出回路ＶＤＢを適用しても良い。

また、上記実施形態では、トリミング用導通素子としてポリヒューズを用いたが、これに限定されず、他の導通素子を用いても良い。また、上記実施形態では、ｐチャネル型の第１トランジスタＴ₁〜第ｎトランジスタＴ_nを用いたため、図２に示すような抵抗値設定回路を採用したが、第１トランジスタＴ₁〜第ｎトランジスタＴ_nをｎチャネル型にした場合は、ｎチャネル型トランジスタに対応する回路構成としても良い。

本発明の第１実施形態に係る電圧検出回路ＶＤＡの回路構成図である。 本発明の第２実施形態に係る電圧検出回路ＶＤＡにおける第１抵抗値設定回路ＲＳ₁の回路構成図である。 本発明の第１実施形態に係る電圧検出回路ＶＤＡの動作を示すタイミングチャートである。 本発明の第２実施形態に係る電圧検出回路ＶＤＢの回路構成図である。 本発明の第２実施形態に係る電圧検出回路ＶＤＢの動作を示すタイミングチャートである。 本発明の第３実施形態に係る電圧検出回路ＶＤＣの回路構成図である。 本発明の第３実施形態に係る電圧検出回路ＶＤＣの動作を示すタイミングチャートである。 本発明の一実施形態に係る電圧安定化回路ＶＲＧの回路構成図である。 本発明の一実施形態に係る電圧安定化回路ＶＲＧの動作を示すタイミングチャートである。 本発明の一実施形態に係るバッテリ状態監視回路ＢＭ及びバッテリ装置ＢＤの構成ブロック図である。 本発明の一実施形態に係るバッテリ状態監視回路ＢＭにおける過放電検出回路５０及び遅延回路５３の回路構成図である。

符号の説明

ＶＤＡ、ＶＤＢ、ＶＤＣ…電圧検出回路、１０…可変抵抗回路、１１、１２…ブリーダ抵抗、１３…基準電圧源、１４…コンパレータ、１５…テスト回路、１６…発振回路、１７…分周回路、３１…誤差増幅器、ＲＳ₁〜ＲＳ_n…第１抵抗値設定回路〜第ｎ抵抗値設定回路、Ｐ１…第１電源端子、Ｐ２…第２電源端子、Ｐ_TEST…テスト端子、Ｐ_OUT…出力端子、１００…被測定電源、ＶＲＧ…電圧安定化回路、ＢＭ…バッテリ状態監視回路、ＢＤ…バッテリ装置

Claims (4)

1. 被測定電源の電圧が所定電圧に到達したことを検出する電圧検出回路であって、
   直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、
   基準電圧を発生する基準電圧源と、
   前記被測定電源の電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と、前記基準電圧とを比較し、前記中点電圧と前記基準電圧との大小関係が反転した場合に、前記被測定電源の電圧が所定電圧に到達したことを示すために出力信号の状態を反転させる比較回路と、
   前記比較回路の出力信号が反転した場合、またはテストモード時の場合に、所定周波数のクロック信号を生成する発振回路と、
   前記クロック信号の１／２^ｋ−１周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、
   前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、
   前記１／２^ｋ−１周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^ｋ−１周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、
   前記テストモード時の場合は前記比較回路の出力信号を外部に出力し、通常モード時の場合は１／２^ｎ−１周波数の分周信号が前記分周回路から出力された場合に前記比較回路の出力信号を外部に出力するモード選択回路を備え、
   前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^ｉ−１（ｉ＝１、２、…、ｎ）となるように設定されている電圧検出回路において、
   テストモードに移行してから前記モード選択回路の出力信号が反転するまでの時間を測定し、当該測定した時間から前記発振回路の発振周期を除算することにより、前記可変抵抗回路のトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、
   ことを特徴とするトリミング方法。
2. 被測定電源の電圧が所定電圧に到達したことを検出する電圧検出回路であって、
   直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、
   基準電圧を発生する基準電圧源と、
   前記被測定電源の電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と、前記基準電圧とを比較し、前記中点電圧と前記基準電圧との大小関係が反転した場合に、前記被測定電源の電圧が所定電圧に到達したことを示すために出力信号の状態を反転させる比較回路と、
   前記比較回路の出力信号が反転した場合、またはテストモード時の場合に、所定周波数のクロック信号を生成する発振回路と、
   前記クロック信号の１／２^ｋ−１周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、
   前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、
   前記１／２^ｋ−１周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^ｋ−１周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、
   前記テストモード時の場合、前記比較回路の出力信号が反転するまでの間、前記クロック信号を外部に出力する出力するモード選択回路を備え、
   前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^ｉ−１（ｉ＝１、２、…、ｎ）となるように設定されている電圧検出回路において、
   テストモードに移行してから前記モード選択回路の出力信号が反転して一定となるまでの期間、前記モード選択回路の出力信号の立ち上がり及び立ち下がりに同期してカウントを行い、当該カウント値からトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、
   ことを特徴とするトリミング方法。
3. 被測定電源の電圧が所定電圧に到達したことを検出する電圧検出回路であって、
   直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、
   基準電圧を発生する基準電圧源と、
   前記被測定電源の電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と、前記基準電圧とを比較し、前記中点電圧と前記基準電圧との大小関係が反転した場合に、前記被測定電源の電圧が所定電圧に到達したことを示すために出力信号の状態を反転させる比較回路と、
   テストモード時及び通常モード時に、所定周波数のクロック信号を外部から入力するために用いる外部クロック端子と、
   前記クロック信号の１／２^ｋ−１周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、
   前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、
   前記１／２^ｋ−１周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^ｋ−１周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、
   前記テストモード時の場合は前記比較回路の出力信号を外部に出力し、通常モード時の場合は１／２^ｎ−１周波数の分周信号が前記分周回路から出力された場合に前記比較回路の出力信号を外部に出力するモード選択回路を備え、
   前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^ｉ−１（ｉ＝１、２、…、ｎ）となるように設定されている電圧検出回路において、
   テストモードに移行した後、外部からクロック信号を入力し、テストモードに移行してから前記モード選択回路の出力信号が反転するまでの期間、前記クロック信号の立ち上がり及び立ち下がりに同期してカウントを行い、当該カウント値からトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、
   ことを特徴とするトリミング方法。
4. 被測定電源の電圧を所定電圧に安定化させる電圧安定化回路であって、
   直列接続されたｎ個（ｎは１以上の整数）の第１〜第ｎの抵抗素子と、前記第１〜第ｎの抵抗素子の各々に対応して並列接続された第１〜第ｎのスイッチング素子と、を有する可変抵抗回路と、
   基準電圧を発生する基準電圧源と、
   前記被測定電源と前記可変抵抗回路との間に設けられ、前記被測定電源の電圧の制御に用いられる電圧制御用トランジスタと、
   前記電圧制御用トランジスタの出力電圧を前記可変抵抗回路と所定の抵抗素子とで構成される抵抗分割回路によって分圧することで生じる中点電圧と前記基準電圧とを入力とし、前記中点電圧と前記基準電圧とが一致するように前記電圧制御用トランジスタのゲート端子電圧を制御する誤差増幅器と、
   テストモード時に、所定周波数のクロック信号を外部から入力するために用いる外部クロック端子と、
   前記クロック信号の１／２^ｋ−１周波数（ｋ＝２、３、…、ｎ）の分周信号を生成する分周回路と、
   前記クロック信号に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記クロック信号を前記第１のスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第１のスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、
   前記１／２^ｋ−１周波数の分周信号の各々に対応して設けられ、内部に配置されたトリミング用導通素子の切断前では前記１／２^ｋ−１周波数の分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、前記トリミング用導通素子の切断後には前記第２〜第ｎのスイッチング素子をオン状態またはオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路を備え、
   前記第１〜第ｎの抵抗素子の抵抗比は、それぞれ２^ｉ−１（ｉ＝１、２、…、ｎ）となるように設定されている電圧安定化回路において、
   外部からクロック信号を入力し、前記電圧安定化回路の出力信号が所定電圧に到達するまでの期間、前記クロック信号の立ち上がり及び立ち下がりに同期してカウントを行い、当該カウント値からトリミング量を検出し、当該トリミング量に応じて前記第１〜第ｎの抵抗値設定回路における前記トリミング用導通素子の切断処理を行う、
   ことを特徴とするトリミング方法。

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