JP2012151186A

JP2012151186A - 抵抗分割回路及び電圧検出回路

Info

Publication number: JP2012151186A
Application number: JP2011007272A
Authority: JP
Inventors: Kazusuke Sano; 和亮佐野
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-01-17
Filing date: 2011-01-17
Publication date: 2012-08-09
Also published as: US20120182065A1; TW201241444A; KR20120083231A; CN102590573A

Abstract

【課題】スイッチ素子のオン抵抗の影響を排除することにより、トリミングの誤差が特定の条件において大きくなることを回避することができる抵抗分割回路、さらには精度がよい電圧検出回路を提供する。
【解決手段】直列接続した抵抗値に重み付けをした複数の抵抗素子と、抵抗素子とそれぞれ並列に接続されたスイッチ素子とを備えた抵抗分割回路で、対応する抵抗素子の抵抗値とスイッチ素子がショート状態のときの抵抗値との比を一定となるように構成した。
【選択図】図１

Description

本発明は、出力電圧を高精度に設定可能な抵抗分割回路及び電圧検出回路に関する。

一般的に、電圧検出回路の検出電圧や、電圧安定化回路の出力電圧を設定する場合には、抵抗分割回路を利用する。また、抵抗分割回路により高精度な検出電圧や出力電圧を得るためには、工程バラつきによる出力電圧誤差を合わせこむためにテスト工程にてトリミングを行い、抵抗比を微調整する作業を行うことは一般的である。

図２に、トリミングによる微調整が可能な抵抗分割回路を備えた電圧検出回路の従来例を示す。抵抗分割回路トリミングブロック１０は、抵抗１１〜１５が直列に接続され、それぞれの抵抗と並行にヒューズ素子１００が接続されている。

抵抗１１〜１５は、最も小さい抵抗値Ｒの抵抗１１から、順に２のｎ乗倍（ｎは正の整数）の抵抗値の抵抗が直列に接続されている。従って、ヒューズトリミングによって、抵抗値Ｒのｎ倍の抵抗を作成することが可能となる。

図２のような抵抗分割回路の欠点として、抵抗の比精度ばらつきに起因したトリミング誤差が挙げられる。また、ヒューズ素子を用いたトリミングの場合、一旦切断したヒューズ素子を再び元の接続状態へ戻すことができないため、トリミング後の出力電圧を元に再度トリミングをやり直すことはできない。

このような欠点を補うための技術として、特許文献１に、図３に示すような抵抗分割回路が開示されている。図３の抵抗分割回路は、ヒューズ素子をトランジスタスイッチ２１〜２５へ置換えたものである。さらに、トランジスタスイッチ２１〜２５をそれぞれｎ段の分周回路で分周したクロック信号で制御することで、に抵抗分割回路トリミングブロック１０の抵抗値を階段状に変化させることが可能となっている。あらかじめ抵抗分割回路へ所望の検出電圧を印加した状態でトランジスタスイッチ２１〜２５を制御すれば、抵抗分割抵抗の出力電圧が基準電圧と等しくなった時点で比較回路６０の出力が反転する。このときのトランジスタスイッチ２１〜２５のオン・オフ状態を記録しておき、最後にその通りトランジスタスイッチ２１〜２５のオン・オフを固定すれば、トリミングが完了する。この回路の優れているところは、抵抗分割回路トリミングブロック１０を構成する２のｎ乗倍の抵抗の比精度に依存することなく高精度なトリミングが可能な点である。なぜなら、トランジスタスイッチ２１〜２５をオン・オフすることで得られる実際の出力電圧を用いてトリミングを行うからである。仮に抵抗の比精度が悪化したとしても、それに応じて抵抗分割回路の出力電圧が変化し、従ってそれに応じたトリミングがなされることになる。図３および図４に示した抵抗分割回路のトリミングでは、検出電圧の誤差の原因となる抵抗値の誤差の最大値はＲとなる。なぜなら、ブリーダ抵抗回路の抵抗値を階段状に変化させた場合の一段分の高さはＲであり、この段差に起因する分だけ電圧検出回路の反電電圧がずれる可能性があるためである。

特開２００９−３１０９３号公報

しかしながら、図３および図４に示した従来の抵抗分割回路では、ブリーダ抵抗回路の抵抗値を階段状に変化させたとき全ての段差が均一にならないという問題点がある。これは、トランジスタスイッチのオン抵抗がゼロではないことが原因である。段の下と上で、オンに制御されているトランジスタスイッチの数の差が大きいほど、本来の段差であるＲからずれる。

図５は、従来の抵抗分割回路のスイッチ素子による抵抗値の差を示す表である。各トリミング条件におけるトランジスタスイッチのオン抵抗の和と、隣接するトリミング条件へ切り替わる時のオン抵抗の和の差を表にまとめたものである。１つのトランジスタスイッチのオン抵抗値はｒｏｎとしている。最も大きいのは１５Ｒから１６Ｒに切り替わる場合であり、オン抵抗の和の差は３ｒｏｎである。つまり、１５Ｒから１６Ｒに切り替わるときの抵抗値の差は、１６Ｒ−１５Ｒ＝Ｒではなく（１６Ｒ＋４ｒｏｎ）−（１５Ｒ＋ｒｏｎ）＝（Ｒ＋３ｒｏｎ）となり、段差は３ｒｏｎだけ大きくなる。従って、この時のトリミング誤差も３ｒｏｎの分だけ大きくなる。このようにスイッチのオン抵抗の影響により、特定のトリミング条件下におけるトリミング誤差が大きくなってしまう。

図５に示したのは５ビット構成のブリーダ抵抗回路の場合であり、６ビット構成になるとさらにトランジスタスイッチのオン抵抗による誤差の最大値は大きくなる。

本発明は上記課題に鑑みてなされたものであり、トランジスタスイッチのオン抵抗の影響により特定のトリミング条件下におけるトリミングの誤差が大きくなることを回避する手段を提供するものである。

上記目的を達成するため、本発明の抵抗分割回路は、抵抗値に重み付けをした複数の抵抗素子を直列接続した抵抗分割回路であって、前記抵抗素子とそれぞれ並列に接続されたスイッチ素子を備え、対応する前記抵抗素子の抵抗値と前記スイッチ素子がショート状態のときの抵抗値との比は一定である、ことを特徴としている。

本発明の抵抗分割回路によれば、トランジスタスイッチのオン抵抗の影響を排除することにより、トリミングの誤差が特定の条件において大きくなることを回避することができる。従って、電圧検出回路の精度がよくなる。

本実施形態の抵抗分割回路を備えた電圧検出回路を示すブロック図である。従来の抵抗分割回路を備えた電圧検出回路を示すブロック図である。従来の抵抗分割回路を備えた電圧検出回路を示すブロック図である。図３の抵抗分割回路の制御信号と抵抗値を示す図である。従来の抵抗分割回路のスイッチ素子による抵抗値の差を示す表である。本実施形態の抵抗分割回路のスイッチ素子による抵抗値の差を示す表である。

図１は、本実施形態の抵抗分割回路を備えた電圧検出回路を示すブロック図である。本実施形態の抵抗分割回路は、例として５ビット構成となっている。

本実施形態の電圧検出回路は、発振回路３０と、分周回路４０と、制御回路７１〜７５と、抵抗分割回路８０と、基準電圧回路５０と、比較回路６０と、を備えている。抵抗分割回路８０は、抵抗分割回路トリミングブロック１０と、抵抗９と、を備えている。

抵抗分割回路トリミングブロック１０は、抵抗１１〜１５が直列に接続されており、それぞれの抵抗とトランジスタスイッチ２１〜２５が並列に接続されている。抵抗１１〜１５の抵抗値は、例として抵抗１１が最小の抵抗値Ｒであり、抵抗１２から順にＲの２のｎ乗倍の抵抗値をもつ（ｎは正の整数）。即ち、抵抗１１は抵抗値はＲ、抵抗１２は抵抗値は２Ｒ、抵抗１５は抵抗値は１６Ｒ、に設定される。

トランジスタスイッチ２１〜２５のＬ長は、トランジスタスイッチ２１が最小のＬ長値Ｌであり、トランジスタスイッチ２１から順にＬの２のｎ乗倍のＬ長値に設定されている。即ち、トランジスタスイッチ２１のオン抵抗はｒｏｎ、トランジスタスイッチ２２のオン抵抗は２ｒｏｎ、トランジスタスイッチ２５は１６ｒｏｎ、に設定される。従って、抵抗１１〜１５と、それぞれ並列に接続されたトランジスタスイッチ２１〜２５の抵抗の比は、常にＲ／ｒｏｎとなる。

図１の抵抗分割回路において、抵抗分割回路トリミングブロック１０の抵抗値を変更する動作について説明する。

抵抗分割回路トリミングブロック１０は、抵抗値を１５Ｒにするためには、トランジスタスイッチ２１〜２４をオフ（オープン）、トランジスタスイッチ２５をオン（ショート）にする。このとき、抵抗分割回路トリミングブロック１０の抵抗値は、トランジスタスイッチ２５のオン抵抗を含めると、１５Ｒ＋１６ｒｏｎとなる。

次に、抵抗分割回路トリミングブロック１０の抵抗値を１６Ｒにするためには、トランジスタスイッチ２１〜２４をオン（ショート）、トランジスタスイッチ２６をオフ（オープン）にする。このとき、抵抗分割回路トリミングブロック１０の抵抗値は、トランジスタスイッチ２１〜２４のオン抵抗を含めると、１６Ｒ＋１５ｒｏｎとなる。

したがって、これら２つのトリミング条件の抵抗値の差は、次式で表される。
（１６Ｒ＋１５ｒｏｎ）−（１５Ｒ＋１６ｒｏｎ）＝（Ｒ−ｒｏｎ）となる。
即ち、トランジスタスイッチのオン抵抗の差は、−ｒｏｎである。

図６は、本実施形態の抵抗分割回路のスイッチ素子による抵抗値の差を示す表である。図１の抵抗分割回路において、トランジスタスイッチのオン抵抗の和と、隣接するトリミング条件へ切り替わる時のオン抵抗の和の差を表にまとめたものである。すべての条件間でオン抵抗値の和の差が−ｒｏｎとなっており、特定のトリミング条件において抵抗値の差が大きくなる現象は起こらない。これは、トランジスタスイッチのオン抵抗の影響によりトリミングの誤差が特定の条件において大きくならず、常に一定の誤差でトリミングができることを意味している。

なお、図１の抵抗分割回路では、トランジスタスイッチのオン抵抗をＬ長を変化させることで調整した例を示したが、Ｗ長を調整する方法や、トランジスタスッチの並列接続数を調整する方法などによって、対応する抵抗分割回路の抵抗値とトランジスタスイッチのオン抵抗値を一定の比にすることで、同様の効果が得られる。

１０抵抗分割回路トリミングブロック
３０発振回路
４０分周回路
５０基準電圧回路
６０比較回路
７１〜７５制御回路
８０抵抗分割回路
１００ヒューズ素子

Claims

抵抗値に重み付けをした複数の抵抗素子を直列接続した抵抗分割回路であって、
前記抵抗素子とそれぞれ並列に接続されたスイッチ素子を備え、
対応する前記抵抗素子の抵抗値と前記スイッチ素子がショート状態のときの抵抗値との比は一定である、ことを特徴とする抵抗分割回路。
前記スイッチ素子はＭＯＳトランジスタで構成されている、ことを特徴とする請求項１に記載の抵抗分割回路。
請求項１または２に記載の抵抗分割回路と、
前記スイッチ素子を制御する制御回路と、
前記抵抗分割回路の出力電圧を所望の電圧と比較する比較回路と、を備えた電圧検出回路。