JP5546361B2

JP5546361B2 - 可変抵抗回路を備えた半導体集積回路

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Publication number: JP5546361B2
Application number: JP2010133266A
Authority: JP
Inventors: 文靖宇都宮
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2014-07-09
Anticipated expiration: 2030-06-10
Also published as: CN102332908B; US20110304376A1; CN102332908A; JP2011258827A; TW201214980A; KR20110135347A; US8587358B2; KR101783484B1; TWI535218B

Description

本発明は、可変抵抗回路を備えた半導体集積回路に関するものである。

図３に従来の可変抵抗回路を備えた半導体集積回路を示す。図３で示すように、トリミング回路３５１はＰＭＯＳトランジスタ３１０、３１１、３１２と、ＮＰＮトランジスタ３１３、３１４、３１５と、定電流源３１６、３１７、３１８と、制御信号入力用パッド３２１、３２２、３２３と、配線Ｄ，Ｅ、Ｆとを備えている。ＰＭＯＳトランジスタ３１０、３１１、３１２のソースはいずれもＶＤＤ端子に接続され、ゲートはいずれも制御端子ＶＧに接続される。ＮＰＮトランジスタ３１３は、ベースは定電流源３１６と制御信号入力用パッド３２１に接続され、エミッタはＶＳＳ端子に接続され、コレクタは配線ＤおよびＰＭＯＳトランジスタ３１０のドレインに接続される。ＮＰＮトランジスタ３１４は、ベースは定電流源３１７と制御信号入力用パッド３２２に接続され、エミッタはＶＳＳ端子に接続され、コレクタは配線ＥおよびＰＭＯＳトランジスタ３１１のドレインに接続される。ＮＰＮトランジスタ３１５は、ベースは定電流源３１８と制御信号入力用パッド３２３に接続され、エミッタはＶＳＳ端子に接続され、コレクタは配線ＦおよびＰＭＯＳトランジスタ３１２のドレインに接続される。

定電圧回路３４１はアンプ３０１と、出力電圧分割回路を構成する抵抗３０２〜３０６と、ソースとドレインが抵抗３０３〜３０５の各々に並列に接続されたＮＭＯＳトランジスタ３０７、３０８、３０９とを備えている。ＮＭＯＳトランジスタ３０７は、ソースとドレインは抵抗３０３の両端に接続され、ゲートは配線Ｄに接続される。ＮＭＯＳトランジスタ３０８は、ソースとドレインは抵抗３０４の両端に接続され、ゲートは配線Ｅに接続される。ＮＭＯＳトランジスタ３０９は、ソースとドレインは抵抗３０５の両端に接続され、ゲートは配線Ｆに接続される。アンプ３０１は、非反転入力端子はＶｒｅｆ端子に接続される。抵抗３０２は、一方はアンプ３０１の出力及びＶＲ端子に接続され、もう一方はアンプ３０１の非反転入力端子および抵抗３０３に接続される。抵抗３０２〜３０６は直列に接続される。

従来の可変抵抗回路を備えた半導体集積回路は、備える可変抵抗回路の抵抗値をトリミングすることで出力端子ＶＲから出力される出力電圧をトリミングできる回路である。抵抗３０３〜３０５はトリミングの対象である。制御信号入力用パッド３２１、３２２、３２３が開放のときＮＰＮトランジスタ３１３、３１４、３１５のコレクタ電圧はＬｏレベルとなり、ＮＭＯＳトランジスタ３０７、３０８、３０９はＯＦＦ状態となる。この状態では抵抗Ｒ１〜Ｒ３は短絡されることなく前後の他の素子と接続される。制御信号入力用パッド３２１、３２２、３２３に０Ｖを印加する時、ＮＰＮトランジスタ３１３、３１４、３１５が遮断状態となるから、コレクタ電圧がＨｉレベルとなり、ＮＭＯＳトランジスタ３０７、３０８、３０９はＯＮ状態となる。この状態で抵抗３０３〜３０５が短絡される。このようにしてトリミングを行うことができる。（例えば、特許文献１参照）

特開平１０−３３５５９３号公報（図１）

上記構成の従来の可変抵抗回路を備えた半導体集積回路では、スイッチ素子であるＮＭＯＳトランジスタのオン抵抗によりトリミング量に誤差を持つため、精度よく抵抗をトリミングすることが困難であった。また、オン抵抗を考慮してトリミングしても、オン抵抗が持つ電源電圧依存性や温度依存性により抵抗値に誤差が生じるという課題もあった。さらに、オン抵抗の影響を低減するためオン抵抗を低くするにはＮＭＯＳトランジスタのサイズを大きくする必要があり、レイアウト面積が大きくなるという課題もあった。

本発明は上記課題に鑑みてなされ、精度よく抵抗をトリミングすることができ、電源電圧依存性や温度依存性もなく、レイアウト面積を小さくできる可変抵抗回路を備えた半導体集積回路を提供することを目的とする。

本発明は、上記課題を解決するため、複数の抵抗を直列に接続した抵抗回路と、複数の抵抗の直列に接続する数を選択する複数のスイッチ素子を有する選択回路と、スイッチ素子のオン抵抗値を制御する制御回路と、を備え、制御回路はスイッチ素子のオン抵抗値と抵抗回路の抵抗の抵抗値とが所定の比になるように制御する、ことを特徴とする可変抵抗回路を備えた半導体集積回路とした。

従って、本発明の可変抵抗回路を備えた半導体集積回路は、抵抗値を可変するスイッチ素子のオン抵抗が制御されるため、スイッチ素子のオン抵抗によるトリミング量の誤差を無くすることができる。また、電源電圧依存性や温度依存性をなくし、レイアウト面積を小さくする効果もある。

第１の実施形態の可変抵抗回路を示す回路図である。第２の実施形態の可変抵抗回路を示す回路図である。従来の可変抵抗回路を備えた半導体集積回路を示す回路図である。第１の実施形態の可変抵抗回路を備えた半導体集積回路を示す回路図である。第２の実施形態の可変抵抗回路を備えた半導体集積回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。
図１は、第１の実施形態の可変抵抗回路を示す回路図である。従来例の抵抗３０３〜３０５とトリミング回路３５１に相当する回路である。第１の実施形態の可変抵抗回路は、抵抗回路を構成する抵抗１０１〜１０１ｎと、基準抵抗である抵抗１１３と、インバータ１０３〜１０３ｎ＋１と、ＮＭＯＳトランジスタ１０２〜１０２ｎ＋１および１１４と、切り替えスイッチ１１６〜１２０と、アンプ１１０と、定電流回路１１１、１１２と、レジスタ回路１１５とを備えている。

アンプ１１０は、非反転入力端子は定電流回路１１１およびＮＭＯＳトランジスタ１１４のドレインに接続され、反転入力端子は定電流回路１１２および抵抗１１３の一方の端子に接続され、出力はＮＭＯＳトランジスタ１１４のゲートに接続される。抵抗１１３は、他方の端子にＶＳＳ端子が接続される。ＮＭＯＳトランジスタ１１４はソースにＶＳＳ端子が接続される。抵抗１０１〜１０１ｎはｎ個の抵抗が直列に接続され、一方は出力端子１５１に接続され、もう一方がＮＭＯＳトランジスタ１０２ｎ＋１のドレインに接続される。ＮＭＯＳトランジスタ１０２ｎ＋１は、ゲートはインバータ１０３ｎ＋１の出力に接続され、ソースは出力端子１５４に接続される。ＮＭＯＳトランジスタ１０２ｎは、ゲートはインバータ１０３ｎの出力に接続され、ドレインは抵抗１０１ｎと抵抗１０１ｎ−１の接続点と接続され、ソースは出力端子１５４に接続される。ＮＭＯＳトランジスタ１０２ｎ−１は、ゲートはインバータ１０３ｎ−１の出力に接続され、ドレインは抵抗１０１ｎ−１のもう一方と接続され、ソースは出力端子１５４に接続される。ＮＭＯＳトランジスタ１０２ａは、ゲートはインバータ１０３ａの出力に接続され、ドレインは抵抗１０１と１０１ａの接続点に接続され、ソースは出力端子１５４に接続される。ＮＭＯＳトランジスタ１０２は、ゲートはインバータ１０３の出力に接続され、ドレインは出力端子１５１に接続され、ソースは出力端子１５４に接続される。レジスタ回路１１５は、切り替えスイッチ１１６〜１２０の出力信号が入力され、出力端子１３０はインバータ１０３の入力端子に接続され、出力端子１３０ａはインバータ１０３ａの入力端子に接続され、出力端子１３０ｎ−１はインバータ１０３ｎ−１の入力端子に接続され、出力端子１３０ｎはインバータ１０３ｎの入力端子に接続され、出力端子１３０ｎ＋１はインバータ１０３ｎ＋１の入力端子に接続される。インバータ１０３〜１０３ｎ＋１は、電源端子がアンプ１１０の出力に接続される。出力端子１５４は外部端子からＶＳＳ端子に接続される。

次に、上述のように構成された第１の実施形態の可変抵抗回路の動作について説明する。
切り替えスイッチ１１６〜１２０は、所望の抵抗値に応じた外部信号によって切り替えられ、その信号をレジスタ回路１１５に出力する。レジスタ回路１１５は、入力された信号によって出力端子１３０〜１３０ｎ＋１の信号を決定する。

レジスタ回路１１５の出力端子１３０からＨｉが出力されると、インバータ１０３の出力はＬｏとなりＮＭＯＳトランジスタ１０２はオフする。レジスタ回路１１５の出力端子１３０からＬｏが出力されると、インバータ１０３の出力はＨｉとなりＮＭＯＳトランジスタ１０２はオンする。他の出力端子とＮＭＯＳトランジスタの関係も同じである。

例えば、出力端子１３０からＬｏを出力し、他のすべての出力端子からＨｉを出力すると、ＮＭＯＳトランジスタ１０２だけがオンするので、出力端子１５１と１５４間の抵抗はＮＭＯＳトランジスタ１０２のオン抵抗となる。

また例えば、出力端子１３０ａからＬｏを出力し、他のすべての出力端子からＨｉを出力すると、ＮＭＯＳトランジスタ１０２ａだけがオンするので、出力端子１５１と１５４間の抵抗は抵抗１０１とＮＭＯＳトランジスタ１０２ａのオン抵抗の直列となる。

また例えば、出力端子１３０ｎからＬｏを出力し、他のすべての出力端子からＬｏを出力すると、ＮＭＯＳトランジスタ１０２ｎだけがオンするので、出力端子１５１と１５４間の抵抗は抵抗１０１から抵抗１０１ｎ−１とＮＭＯＳトランジスタ１０２ｎのオン抵抗の直列となる。

また例えば、出力端子１３０ｎ＋１からＬｏを出力し、他のすべての出力端子からＬｏを出力すると、ＮＭＯＳトランジスタ１０２ｎ＋１だけがオンするので、出力端子１５１と１５４間の抵抗は、抵抗１０１から抵抗１０１ｎとＮＭＯＳトランジスタ１０２ｎ＋１のオン抵抗の直列となる。

定電流回路１１１及び１１２は、出力端子１５１と１５４間に回路や外部機器を接続した時に出力端子１５１と１５４間に流れる電流Ｉとほぼ同じ電流Ｉを流す。抵抗１０１〜１０１ｎと抵抗１１３は、それぞれ同じ抵抗値Ｒを有する。ＮＭＯＳトランジスタ１０２〜１０２ｎ＋１とＮＭＯＳトランジスタ１１４は、それぞれ同じサイズとする。

アンプ１１０の反転入力端子の電圧は、定電流回路１１２の電流Ｉと抵抗１１３の抵抗値Ｒで決まり、電圧Ｉ×Ｒとなる。アンプ１１０の非反転入力端子の電圧は、反転入力端子の電圧と同じになるようにアンプ１１０の出力によってＮＭＯＳトランジスタ１１４が制御されるので、電圧Ｉ×Ｒとなる。つまり、ＮＭＯＳトランジスタ１１４は、非飽和領域で動作し、オン抵抗の値は抵抗１１３と同じ抵抗値Ｒに制御される。

インバータ回路１０３〜１０３ｎ＋１は、電源端子にアンプ１１０の出力端子が接続されているので、Ｈｉのときは電圧Ｉ×Ｒが出力される。ＮＭＯＳトランジスタ１０２〜１０２ｎは、ＮＭＯＳトランジスタ１１４とサイズが同じため、インバータ回路１０３〜１０３ｎ＋１がＨｉのとき、非飽和で動作してオン抵抗の値は抵抗値Ｒに制御される。

従って、例えばレジスタ回路１１５の出力端子１３０がＬｏの時は、出力端子１５１と１５４間の抵抗値はＮＭＯＳトランジスタ１０２のオン抵抗の抵抗値Ｒとなる。また例えば、レジスタ回路１１５の出力端子１３０と１３０ａがＬｏの時は、出力端子１５１と１５４間の抵抗値は抵抗１０１とＮＭＯＳトランジスタ１０２ａのオン抵抗の直列の抵抗値２Ｒとなる。

以上説明したように、本実施形態の可変抵抗回路は、トリミングスイッチであるＮＭＯＳトランジスタのオン抵抗も抵抗値Ｒとして用いている。従って、従来の可変抵抗回路のようにＮＭＯＳトランジスタのオン抵抗による誤差を生じることなく、正確に抵抗値を制御することができる。また、ＮＭＯＳトランジスタのオン抵抗は、定電流回路の電流と抵抗で制御しているため、電源電圧依存性や温度依存性を低減することができる。更に、オン抵抗を小さくする必要がないため、レイアウト面積を小さくすることもできる。

図２は、第２の実施形態の可変抵抗回路を示す回路図である。従来例の抵抗３０３〜３０５とトリミング回路３５１に相当する回路である。第２の実施形態の可変抵抗回路は、抵抗回路を構成する抵抗１０１〜１０１ｎと、基準抵抗である抵抗１１３と、インバータ１０３〜１０３ｎ＋１と、ＰＭＯＳトランジスタ２０１〜２０１ｎ＋１および２０４と、切り替えスイッチ１１６〜１２０と、アンプ１１０と、定電流回路１１１、１１２と、レジスタ回路１１５とを備えている。

アンプ１１０は、非反転入力端子は定電流回路１１１およびＰＭＯＳトランジスタ２０４のドレインに接続され、反転入力端子は定電流回路１１２および抵抗１１３の一方の端子に接続され、出力はＰＭＯＳトランジスタ２０４のゲートに接続される。抵抗１１３は、他方の端子にＶＤＤ端子１５２が接続される。ＰＭＯＳトランジスタ２０４は、ソースにＶＤＤ端子１５２が接続される。抵抗１０１〜１０１ｎは、ｎ個の抵抗が直列に接続され、一方は出力端子２５１に接続され、もう一方がＰＭＯＳトランジスタ２０１ｎ＋１のドレインに接続される。ＰＭＯＳトランジスタ２０１ｎ＋１は、ゲートはインバータ１０３ｎ＋１の出力に接続され、ソースは出力端子２５２に接続される。ＰＭＯＳトランジスタ２０１ｎは、ゲートはインバータ１０３ｎの出力に接続され、ドレインは抵抗１０１ｎと抵抗１０１ｎ−１の接続点と接続され、ソースは出力端子２５２に接続される。ＰＭＯＳトランジスタ２０１ｎ−１は、ゲートはインバータ１０３ｎ−１の出力に接続され、ドレインは抵抗１０１ｎ−１のもう一方と接続され、ソースは出力端子２５２に接続される。ＰＭＯＳトランジスタ２０１ａは、ゲートはインバータ１０３ａの出力に接続され、ドレインは抵抗１０１と１０１ａの接続点に接続され、ソースは出力端子２５２に接続される。ＰＭＯＳトランジスタ２０１は、ゲートはインバータ１０３の出力に接続され、ドレインは出力端子２５１に接続され、ソースは出力端子２５２に接続される。レジスタ回路１１５は、切り替えスイッチ１１６〜１２０の出力信号が入力され、出力端子１３０はインバータ１０３の入力端子に接続され、出力端子１３０ａはインバータ１０３ａの入力端子に接続され、出力端子１３０ｎ−１はインバータ１０３ｎ−１の入力端子に接続され、出力端子１３０ｎはインバータ１０３ｎの入力端子に接続され、出力端子１３０ｎ＋１はインバータ１０３ｎ＋１の入力端子に接続される。インバータ１０３〜１０３ｎ＋１はＶＳＳ端子がアンプ１１０の出力に接続される。出力端子２５２は外部端子からＶＤＤ端子に接続される。即ち、第２の実施形態の可変抵抗回路はＶＤＤ端子を基準に動作をする。

次に、上述のように構成された第２の実施形態の可変抵抗回路の動作について説明する。
切り替えスイッチ１１６〜１２０は、所望の抵抗値に応じた外部信号によって切り替えられ、その信号をレジスタ回路１１５に出力する。レジスタ回路１１５は、入力された信号によって出力端子１３０〜１３０ｎ＋１の信号を決定する。

レジスタ回路１１５の出力端子１３０からＨｉが出力されると、インバータ１０３の出力はＬｏとなりＰＭＯＳトランジスタ２０１はオンする。レジスタ回路１１５の出力端子１３０からＬｏが出力されると、インバータ１０３の出力はＨｉとなりＰＭＯＳトランジスタ２０１はオフする。他の出力端子とＰＭＯＳトランジスタの関係も同じである。

例えば、出力端子１３０からＨｉを出力し、他のすべての出力端子からＬｏを出力すると、ＰＭＯＳトランジスタ２０１だけがオンするので、出力端子２５２と２５１間の抵抗値はＰＭＯＳトランジスタ２０１のオン抵抗となる。

また例えば、出力端子１３０ａからＨｉを出力し、他のすべての出力端子からＬｏを出力すると、ＰＭＯＳトランジスタ２０１ａだけがオンするので、出力端子２５２と２５１間の抵抗値は抵抗１０１とＰＭＯＳトランジスタ２０１ａのオン抵抗の直列となる。

また例えば、出力端子１３０ｎからＨｉを出力し、他のすべての出力端子からＬｏを出力すると、ＰＭＯＳトランジスタ２０１ｎだけがオンするので、出力端子２５２と２５１間の抵抗値は抵抗１０１から抵抗１０１ｎ−１とＰＭＯＳトランジスタ２０１ｎのオン抵抗の直列となる。

また例えば、出力端子１３０ｎ＋１からＨｉを出力し、他のすべての出力端子からＬｏを出力すると、ＰＭＯＳトランジスタ２０１ｎ＋１だけがオンするので、出力端子２５２と２５１間の抵抗値は、抵抗１０１から抵抗１０１ｎとＰＭＯＳトランジスタ２５２ｎ＋１のオン抵抗の直列となる。

定電流回路１１１、１１２は、出力端子２５２と２５１間に回路や外部機器を接続した時に出力端子２５２と２５１間に流れる電流Ｉとほぼ同じ電流Ｉを流す。抵抗１０１〜１０１ｎと抵抗１１３は、それぞれ同じ抵抗値Ｒを有する。ＰＭＯＳトランジスタ２０１〜２０１ｎ＋１とＰＭＯＳトランジスタ２０４は、それぞれ同じサイズとする。

アンプ１１０の反転入力端子の電圧は、定電流回路１１２の電流Ｉと抵抗１１３の抵抗値Ｒで決まり、ＶＤＤ端子を基準に電圧−Ｉ×Ｒとなる。アンプ１１０の非反転入力端子の電圧は、反転入力端子の電圧と同じになるようにアンプ１１０の出力によってＰＭＯＳトランジスタ２０４が制御されるので、電圧−Ｉ×Ｒとなる。つまり、ＰＭＯＳトランジスタ２０４は、非飽和領域で動作し、オン抵抗の値は抵抗１１３と同じ抵抗値Ｒに制御される。

インバータ１０３〜１０３ｎ＋１は、ＶＳＳ端子にアンプ１１０の出力が接続されているので、Ｌｏのときは電圧−Ｉ×Ｒが出力される。ＰＭＯＳトランジスタ２０１〜２０１ｎ＋１とＰＭＯＳトランジスタ２０４はサイズが同じため、インバータ回路１０３〜１０３ｎ＋１がＬｏのとき、非飽和で動作してオン抵抗の値は抵抗値Ｒに制御される。

従って、例えばレジスタ回路１１５の出力端子１３０がＨｉの時は、出力端子１５１と１５４間の抵抗値はＰＭＯＳトランジスタ２０１のオン抵抗の抵抗値Ｒとなる。また例えば、レジスタ回路１１５の出力端子１３０と１３０ａがＨｉの時は、出力端子１５１と１５４間の抵抗値は抵抗１０１とＰＭＯＳトランジスタ２０１ａのオン抵抗の直列の抵抗値２Ｒとなる。

以上説明したように、本実施形態の可変抵抗回路は、トリミングスイッチであるＰＭＯＳトランジスタのオン抵抗も抵抗値Ｒとして用いている。従って、従来の可変抵抗回路のようにＰＭＯＳトランジスタのオン抵抗による誤差を生じることなく、正確に抵抗値を制御することができる。また、ＰＭＯＳトランジスタのオン抵抗は、定電流回路の電流と抵抗で制御しているため、電源電圧依存性や温度依存性を低減することができる。更に、オン抵抗を小さくする必要がないため、レイアウト面積を小さくすることもできる。

なお、トリミングスイッチであるＭＯＳトランジスタのオン抵抗を、抵抗回路を構成する抵抗と同じ抵抗値として説明したが、それに限定するものではなく、２倍や１/２などの抵抗値であってもよい。

図４は、第１の実施形態の可変抵抗回路を備えた半導体集積回路を示す回路図である。図４の半導体集積回路は、アンプ３０１と、抵抗３０２と、可変抵抗回路１８０とを備え、定電圧回路を構成している。

アンプ３０１は、非反転入力端子はＶｒｅｆ端子に接続される。抵抗３０２は、一方の端子はアンプ３０１の出力及びＶＲ端子に接続され、もう一方の端子はアンプ３０１の非反転入力端子および可変抵抗回路１８０の出力端子１５１に接続される。可変抵抗器１８０の出力端子１５４はＶＳＳ端子１５３に接続される。

上記したように本発明の可変抵抗回路は、定電圧回路に用いることでトリミング精度のよい出力電圧を得ることができ、電源電圧依存性や温度依存性を低減させ、レイアウト面積を小さくすることができる。

また、図５に示すように、可変抵抗回路２８０を用いて定電圧回路を構成しても、同様に精度のよい出力電圧を得ることができる。

なお、可変抵抗回路を備えた半導体集積回路の一例として定電圧回路について説明をしたが、抵抗回路を備えた半導体集積回路であれば本発明の可変抵抗回路を用いれば同様の効果を得ることが出来る。

１１０、３０１アンプ
１１５レジスタ回路
１１６〜１２０切り替え回路
１１１、１１２、３１６、３１７、３１８定電流回路
１８０、２８０可変抵抗回路
３４１定電圧回路
３５１トリミング回路

Claims

第１出力端子と第２出力端子の間に複数の抵抗を直列に接続した抵抗回路と、
前記複数の抵抗の夫々の中間端子と前記第２出力端子の間に接続された複数のＭＯＳトランジスタを有し、前記複数の抵抗の直列に接続する数を選択する選択回路と、
前記ＭＯＳトランジスタのオン抵抗値を制御する制御回路と、を備え、
前記制御回路は、前記抵抗回路の抵抗と同じ特性の基準抵抗を有し、前記ＭＯＳトランジスタのオン抵抗値を前記基準抵抗の抵抗値に基づいて制御する、
ことを特徴とする可変抵抗回路を備えた半導体集積回路。
前記制御回路は、前記ＭＯＳトランジスタと同一導電型の基準用ＭＯＳトランジスタを有し、
前記基準用ＭＯＳトランジスタのドレイン・ソース間電圧と前記基準抵抗の両端の電圧が等しくなるように、前記基準用ＭＯＳトランジスタのゲート電圧を制御する構成であって、
前記制御回路は、前記基準用ＭＯＳトランジスタのゲート電圧を、前記ＭＯＳトランジスタのゲートに供給する、ことを特徴とする請求項１記載の可変抵抗回路を備えた半導体集積回路。
前記制御回路は、
直列に接続された第１電流源と前記基準抵抗と、
直列に接続された第２電流源と前記基準用ＭＯＳトランジスタと、
前記基準抵抗の電圧と前記基準用ＭＯＳトランジスタの電圧を入力し、出力電圧で前記基準用ＭＯＳトランジスタのゲートを制御するアンプと、を備え、
前記アンプの出力電圧を前記ＭＯＳトランジスタのゲートに供給する、ことを特徴とする請求項２記載の可変抵抗回路を備えた半導体集積回路。