JPH05235282A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05235282A JPH05235282A JP4039196A JP3919692A JPH05235282A JP H05235282 A JPH05235282 A JP H05235282A JP 4039196 A JP4039196 A JP 4039196A JP 3919692 A JP3919692 A JP 3919692A JP H05235282 A JPH05235282 A JP H05235282A
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- JP
- Japan
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- series
- circuit
- switch means
- resistor
- semiconductor integrated
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Abstract
(57)【要約】
【目的】ＬＳＩチップに内蔵でき、例えばトリミング調
節の可能な半導体集積回路の実現にある。 【構成】ヒューズと、少なくとも３個の抵抗Ｒａ、Ｒ
ｂ、Ｒｃを直列に接続した直列抵抗網１と、該直列抵抗
網１の末端に位置する１個の抵抗Ｒａの両端を短絡また
は開放する第１のスイッチ手段２と、該１個の抵抗Ｒａ
を含む２個の直列抵抗Ｒａ、Ｒｂの両端を短絡または開
放する第２のスイッチ手段３とで構成した降圧回路を備
えたことを特徴とする。
節の可能な半導体集積回路の実現にある。 【構成】ヒューズと、少なくとも３個の抵抗Ｒａ、Ｒ
ｂ、Ｒｃを直列に接続した直列抵抗網１と、該直列抵抗
網１の末端に位置する１個の抵抗Ｒａの両端を短絡また
は開放する第１のスイッチ手段２と、該１個の抵抗Ｒａ
を含む２個の直列抵抗Ｒａ、Ｒｂの両端を短絡または開
放する第２のスイッチ手段３とで構成した降圧回路を備
えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗値可変の半導体集
積回路に関し、特に半導体集積装置のトリミング調節に
好適な半導体集積回路に関する。
積回路に関し、特に半導体集積装置のトリミング調節に
好適な半導体集積回路に関する。
【０００２】
【従来の技術】不良電子デバイスの救済策として、例え
ばトリミング用の調節素子（抵抗等）を外付けすること
がある。これは、特にプロセス誤差等に起因する回路定
数の変化を嫌うアナログ回路（例えば電源回路や基準電
圧発生回路等）の慣用技術である。これによれば、回路
定数の変動を外付け素子の調節によって吸収でき、電子
デバイスの歩留り改善を図ることができる。
ばトリミング用の調節素子（抵抗等）を外付けすること
がある。これは、特にプロセス誤差等に起因する回路定
数の変化を嫌うアナログ回路（例えば電源回路や基準電
圧発生回路等）の慣用技術である。これによれば、回路
定数の変動を外付け素子の調節によって吸収でき、電子
デバイスの歩留り改善を図ることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
従来の技術にあっては、デバイス本体に調節素子を外付
けする構成となっていたため、外付け工程の分だけコス
トが嵩む、また、デバイス本体（例えばＬＳＩチップ）
と外付け素子のプロセスが異なるため、外付け素子の精
度管理が難しい、といった問題点があった。
従来の技術にあっては、デバイス本体に調節素子を外付
けする構成となっていたため、外付け工程の分だけコス
トが嵩む、また、デバイス本体（例えばＬＳＩチップ）
と外付け素子のプロセスが異なるため、外付け素子の精
度管理が難しい、といった問題点があった。
【０００４】そこで、本発明の目的は、ＬＳＩチップに
内蔵でき、例えばトリミング調節の可能な半導体集積回
路の実現にある。
内蔵でき、例えばトリミング調節の可能な半導体集積回
路の実現にある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、少なくとも
３個の抵抗Ｒａ、Ｒｂ、Ｒｃを直列に接続した直列抵抗
網１と、該直列抵抗網１の末端に位置する１個の抵抗Ｒ
ａの両端を短絡または開放する第１のスイッチ手段２
と、該１個の抵抗Ｒａを含む２個の直列抵抗Ｒａ、Ｒｂ
の両端を短絡または開放する第２のスイッチ手段３と、
を備えたことを特徴とする。
成するためその原理図を図１に示すように、少なくとも
３個の抵抗Ｒａ、Ｒｂ、Ｒｃを直列に接続した直列抵抗
網１と、該直列抵抗網１の末端に位置する１個の抵抗Ｒ
ａの両端を短絡または開放する第１のスイッチ手段２
と、該１個の抵抗Ｒａを含む２個の直列抵抗Ｒａ、Ｒｂ
の両端を短絡または開放する第２のスイッチ手段３と、
を備えたことを特徴とする。
【０００６】
【作用】本発明では、第１のスイッチ手段２をオン（Ｏ
Ｎ）状態にし、かつ第２のスイッチ手段３をオフ（ＯＦ
Ｆ）状態にすると、直列抵抗網１の抵抗値ＲｔがＲｂ＋
Ｒｃで与えられる。また、第１のスイッチ手段２及び第
２のスイッチ手段３を共にＯＦＦにすると、ＲｔがＲａ
＋Ｒｂ＋Ｒｃで与えられる。さらに、第２のスイッチ手
段３をＯＮにすると、第１のスイッチ手段２の状態に拘
らず、ＲｔがＲｃで与えられる。
Ｎ）状態にし、かつ第２のスイッチ手段３をオフ（ＯＦ
Ｆ）状態にすると、直列抵抗網１の抵抗値ＲｔがＲｂ＋
Ｒｃで与えられる。また、第１のスイッチ手段２及び第
２のスイッチ手段３を共にＯＦＦにすると、ＲｔがＲａ
＋Ｒｂ＋Ｒｃで与えられる。さらに、第２のスイッチ手
段３をＯＮにすると、第１のスイッチ手段２の状態に拘
らず、ＲｔがＲｃで与えられる。
【０００７】したがって、抵抗値を大、中、小、３段階
に変更することができ、例えばトリミング調整に適用で
きる。
に変更することができ、例えばトリミング調整に適用で
きる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明に係る半導体集積回路の一実
施例を示す図であり、ｐウェル電位制御方式の降圧回路
への適用例である。まず、構成を説明する。図２におい
て、１０は半導体チップ上に形成された降圧回路であ
り、降圧回路１０は、電源電圧ＶCCからしきい電圧Ｖ
TH1 だけ下がった降圧電圧ＶDDを発生してそのＶDDを端
子１０１から内部回路１００（例えば半導体メモリ）に
供給するものである。降圧回路１０には、降圧電圧ＶDD
を発生するＮチャネルトランジスタＮ1 と、そのＶTH1
を決定するためのｐウェル電位Ｅ P を発生する３つの分
圧回路１１〜１３が備えられる。
する。図２〜図５は本発明に係る半導体集積回路の一実
施例を示す図であり、ｐウェル電位制御方式の降圧回路
への適用例である。まず、構成を説明する。図２におい
て、１０は半導体チップ上に形成された降圧回路であ
り、降圧回路１０は、電源電圧ＶCCからしきい電圧Ｖ
TH1 だけ下がった降圧電圧ＶDDを発生してそのＶDDを端
子１０１から内部回路１００（例えば半導体メモリ）に
供給するものである。降圧回路１０には、降圧電圧ＶDD
を発生するＮチャネルトランジスタＮ1 と、そのＶTH1
を決定するためのｐウェル電位Ｅ P を発生する３つの分
圧回路１１〜１３が備えられる。
【０００９】第１の分圧回路１１は、直列に接続した２
つのＮチャネルトランジスタＮ2 、Ｎ3 によってＶCCと
グランド間の電位差を分圧してＥP を発生するもので、
その分圧比はＮ3 のゲート電位Ｇ3 によってコントロー
ルされる。また、第２の分圧回路１２は、直列に接続し
た３つのＮチャネルトランジスタＮ4 〜Ｎ6 によってＶ
CCとグランド間の電位差を分圧してＧ2 を発生するもの
で、その分圧比はＮ6のゲート電圧Ｇ6 によってコント
ロールされる。さらに、第３の分圧回路１３は、抵抗網
回路１４と１個のＮチャネルトランジスタＮ7 を直列に
接続して構成し、抵抗網回路１４の電圧降下の分だけＶ
CCから下がった電圧をＧ6 として発生する。なお、図３
は降圧電圧ＶDDを使用する回路の一例であり、ここで
は、ＳＲＡＭを例としている。すなわち、図３のＳＲＡ
Ｍは、アドレス（行）バッファ、ロウ選択回路、メモリ
セルアレイ、入力データコントロール回路、コラム選択
回路及びアドレス（列）バッファ等に、ＶCCよりも低い
降圧電圧ＶDDを使用している。
つのＮチャネルトランジスタＮ2 、Ｎ3 によってＶCCと
グランド間の電位差を分圧してＥP を発生するもので、
その分圧比はＮ3 のゲート電位Ｇ3 によってコントロー
ルされる。また、第２の分圧回路１２は、直列に接続し
た３つのＮチャネルトランジスタＮ4 〜Ｎ6 によってＶ
CCとグランド間の電位差を分圧してＧ2 を発生するもの
で、その分圧比はＮ6のゲート電圧Ｇ6 によってコント
ロールされる。さらに、第３の分圧回路１３は、抵抗網
回路１４と１個のＮチャネルトランジスタＮ7 を直列に
接続して構成し、抵抗網回路１４の電圧降下の分だけＶ
CCから下がった電圧をＧ6 として発生する。なお、図３
は降圧電圧ＶDDを使用する回路の一例であり、ここで
は、ＳＲＡＭを例としている。すなわち、図３のＳＲＡ
Ｍは、アドレス（行）バッファ、ロウ選択回路、メモリ
セルアレイ、入力データコントロール回路、コラム選択
回路及びアドレス（列）バッファ等に、ＶCCよりも低い
降圧電圧ＶDDを使用している。
【００１０】図４は抵抗網回路１４の構成図であり、抵
抗網回路１４は、直列抵抗網１５、第１のスイッチ手段
１６、及び、第２のスイッチ手段１７を備えて構成す
る。直列抵抗網１５は３個の抵抗Ｒａ、Ｒｂ、Ｒｃを直
列接続し、その一端側を電源電圧ＶCCに接続すると共
に、他端側をＮチャネルトランジスタＮ7 のドレイン端
子に接続する。なお、抵抗の個数は３個以上であっても
よい。
抗網回路１４は、直列抵抗網１５、第１のスイッチ手段
１６、及び、第２のスイッチ手段１７を備えて構成す
る。直列抵抗網１５は３個の抵抗Ｒａ、Ｒｂ、Ｒｃを直
列接続し、その一端側を電源電圧ＶCCに接続すると共
に、他端側をＮチャネルトランジスタＮ7 のドレイン端
子に接続する。なお、抵抗の個数は３個以上であっても
よい。
【００１１】第１のスイッチ手段１６は、２個のＰチャ
ネルトランジスタＰ1A、Ｐ1BとヒューズＦ1 を含み、Ｐ
1AのソースをＶCCに接続し、そのドレインをＲａとＲｂ
の間に接続する。また、Ｐ1BのソースをＶCCに接続し、
そのゲートをグランドに接続し、そのドレインをＰ1Aの
ゲート及びＦ1 の一端に接続し、Ｆ1 の他端をグランド
に接続する。Ｐ1Bはそのゲート電位（グランド電位）に
よって常にオン状態を維持し、また、Ｐ1Aはそのゲート
電位（Ｆ1 が非溶断であればグランド電位、溶断であれ
ばＰ1Aを通して与えられるＶCC）によってオンまたはオ
フの何れかの状態をとり得る。したがって、かかる構成
・作用を有する第１のスイッチ手段１６は、直列抵抗網
１５の末端に位置する１個の抵抗Ｒａの両端を短絡（Ｐ
1Aがオン状態のとき；すなわちＦ1 →非溶断）または開
放（Ｐ1Aがオフ状態のとき；すなわちＦ1 →溶断）する
ことができる。なお、ヒューズの溶断は、レーザや電気
的に溶断する回路で行う。
ネルトランジスタＰ1A、Ｐ1BとヒューズＦ1 を含み、Ｐ
1AのソースをＶCCに接続し、そのドレインをＲａとＲｂ
の間に接続する。また、Ｐ1BのソースをＶCCに接続し、
そのゲートをグランドに接続し、そのドレインをＰ1Aの
ゲート及びＦ1 の一端に接続し、Ｆ1 の他端をグランド
に接続する。Ｐ1Bはそのゲート電位（グランド電位）に
よって常にオン状態を維持し、また、Ｐ1Aはそのゲート
電位（Ｆ1 が非溶断であればグランド電位、溶断であれ
ばＰ1Aを通して与えられるＶCC）によってオンまたはオ
フの何れかの状態をとり得る。したがって、かかる構成
・作用を有する第１のスイッチ手段１６は、直列抵抗網
１５の末端に位置する１個の抵抗Ｒａの両端を短絡（Ｐ
1Aがオン状態のとき；すなわちＦ1 →非溶断）または開
放（Ｐ1Aがオフ状態のとき；すなわちＦ1 →溶断）する
ことができる。なお、ヒューズの溶断は、レーザや電気
的に溶断する回路で行う。
【００１２】第２のスイッチ手段１７は、１個のＰチャ
ネルトランジスタＰ2 、及び、１個のＮチャネルトラン
ジスタＮ8 とヒューズＦ2 を含み、Ｐ2 のソースをＶCC
に接続し、そのドレインをＲｂとＲｃの間に接続する。
また、Ｎ8 のソースをグランドに接続し、そのゲートを
ＶCCに接続し、そのドレインをＰ2 のゲート及びＦ2の
一端に接続し、Ｆ2 の他端をＶCCに接続する。Ｎ8 はそ
のゲート電位（ＶCC）によって常にオン状態を維持し、
また、Ｐ2 はそのゲート電位（Ｆ2 が非溶断であればＶ
CC、溶断であればＮ8 を通して与えられるグランド電
位）によってオフまたはオンの何れかの状態をとり得
る。したがって、かかる構成・作用を有する第２のスイ
ッチ手段１７は、直列抵抗網１５の１個の抵抗Ｒａを含
む２個の直列抵抗Ｒａ、Ｒｂの両端を短絡（Ｐ2 がオン
状態のとき；すなわちＦ2 →溶断）または開放（Ｐ2 が
オフ状態のとき；すなわちＦ2 →非溶断）することがで
きる。
ネルトランジスタＰ2 、及び、１個のＮチャネルトラン
ジスタＮ8 とヒューズＦ2 を含み、Ｐ2 のソースをＶCC
に接続し、そのドレインをＲｂとＲｃの間に接続する。
また、Ｎ8 のソースをグランドに接続し、そのゲートを
ＶCCに接続し、そのドレインをＰ2 のゲート及びＦ2の
一端に接続し、Ｆ2 の他端をＶCCに接続する。Ｎ8 はそ
のゲート電位（ＶCC）によって常にオン状態を維持し、
また、Ｐ2 はそのゲート電位（Ｆ2 が非溶断であればＶ
CC、溶断であればＮ8 を通して与えられるグランド電
位）によってオフまたはオンの何れかの状態をとり得
る。したがって、かかる構成・作用を有する第２のスイ
ッチ手段１７は、直列抵抗網１５の１個の抵抗Ｒａを含
む２個の直列抵抗Ｒａ、Ｒｂの両端を短絡（Ｐ2 がオン
状態のとき；すなわちＦ2 →溶断）または開放（Ｐ2 が
オフ状態のとき；すなわちＦ2 →非溶断）することがで
きる。
【００１３】表１は、ヒューズの溶断とスイッチ手段の
動作、及び、その動作によって変化する抵抗値Ｒｔの対
応表である。 但し、表中の×は、どちらの状態でもよいことを示す。
動作、及び、その動作によって変化する抵抗値Ｒｔの対
応表である。 但し、表中の×は、どちらの状態でもよいことを示す。
【００１４】表１からも理解されるように、ヒューズＦ
1 、Ｆ2 を非溶断（すなわち作り込んだままの状態）と
したときに、中間の抵抗値（Ｒｔ＝Ｒｂ＋Ｒｃ）が得ら
れる。また、ヒューズＦ1 だけを溶断したときに、高い
抵抗値（Ｒｔ＝Ｒａ＋Ｒｂ＋Ｒｃ）が得られ、さらにま
た、ヒューズＦ2 を溶断（このときＦ1 の状態は関与し
ない）したときに、低い抵抗値（Ｒｔ＝Ｒｃ）が得られ
る。通常は、Ｆ1 、Ｆ 2 を非溶断として中間の抵抗値を
使用するが、例えば降圧回路１０の発生電圧Ｖ DDが設計
目標よりもずれて不良品となった場合に、Ｆ1 またはＦ
2 を溶断することにより、ずれを修正して救済する。
1 、Ｆ2 を非溶断（すなわち作り込んだままの状態）と
したときに、中間の抵抗値（Ｒｔ＝Ｒｂ＋Ｒｃ）が得ら
れる。また、ヒューズＦ1 だけを溶断したときに、高い
抵抗値（Ｒｔ＝Ｒａ＋Ｒｂ＋Ｒｃ）が得られ、さらにま
た、ヒューズＦ2 を溶断（このときＦ1 の状態は関与し
ない）したときに、低い抵抗値（Ｒｔ＝Ｒｃ）が得られ
る。通常は、Ｆ1 、Ｆ 2 を非溶断として中間の抵抗値を
使用するが、例えば降圧回路１０の発生電圧Ｖ DDが設計
目標よりもずれて不良品となった場合に、Ｆ1 またはＦ
2 を溶断することにより、ずれを修正して救済する。
【００１５】図５は降圧回路１０の出力特性図であり、
好ましいＶDD特性は線ａに示すように、所定のＶCC域で
レベル一定となるが、例えばＮチャネルトランジスタの
しきい電圧がプロセス上の原因で低下した場合には、線
ｂに示すように、安定レベルが目標電位よりも低い電位
にシフトし、あるいは、この逆にしきい電圧が高くなっ
た場合には、線ｃに示すように、安定レベルが高い電位
にシフトする。
好ましいＶDD特性は線ａに示すように、所定のＶCC域で
レベル一定となるが、例えばＮチャネルトランジスタの
しきい電圧がプロセス上の原因で低下した場合には、線
ｂに示すように、安定レベルが目標電位よりも低い電位
にシフトし、あるいは、この逆にしきい電圧が高くなっ
た場合には、線ｃに示すように、安定レベルが高い電位
にシフトする。
【００１６】ここで、線ｂの特性（ＶDDが目標電位より
も低下）が得られた場合には、ＥPを上げるのが効果的
である。ＥP を上げるにはＧ3 を下げればよく、Ｇ3 を
下げるにはＧ6 を上げればよい。すなわち、抵抗網回路
１４の電圧降下を小さくすればよいから、この場合に
は、ヒューズＦ2 を溶断して抵抗値Ｒｔを下げればよ
い。
も低下）が得られた場合には、ＥPを上げるのが効果的
である。ＥP を上げるにはＧ3 を下げればよく、Ｇ3 を
下げるにはＧ6 を上げればよい。すなわち、抵抗網回路
１４の電圧降下を小さくすればよいから、この場合に
は、ヒューズＦ2 を溶断して抵抗値Ｒｔを下げればよ
い。
【００１７】また、線ｃの特性（ＶDDが目標電位よりも
上昇）が得られた場合には、ＥP を下げるのが効果的で
ある。ＥP を下げるにはＧ3 を上げればよく、Ｇ3 を上
げるにはＧ6 を下げればよい。すなわち、抵抗網回路１
４の電圧降下を大きくすればよいから、この場合には、
ヒューズＦ1 を溶断して抵抗値Ｒｔを上げればよい。し
たがって、上記実施例によれば、降圧回路１０に組み込
んだ抵抗網回路１４によってトリミング調節を行うこと
ができ、不良品を救済して歩留りを改善することができ
る。
上昇）が得られた場合には、ＥP を下げるのが効果的で
ある。ＥP を下げるにはＧ3 を上げればよく、Ｇ3 を上
げるにはＧ6 を下げればよい。すなわち、抵抗網回路１
４の電圧降下を大きくすればよいから、この場合には、
ヒューズＦ1 を溶断して抵抗値Ｒｔを上げればよい。し
たがって、上記実施例によれば、降圧回路１０に組み込
んだ抵抗網回路１４によってトリミング調節を行うこと
ができ、不良品を救済して歩留りを改善することができ
る。
【００１８】救済可能な範囲は、抵抗Ｒａ及びＲｃの値
によって決まる。例えば、値を小さくすると、微小な特
性変化を救済できるものの、大きな特性変化には対応で
きない。抵抗の値は、過去の特性変化の傾向を分析して
もっとも高頻度の変動幅に合わせるのがよい。以上、実
施例では、降圧回路に適用しているが、これに限るもの
ではない。トリミング調節を必要とするあらゆる回路に
適用でき、あるいは、可変抵抗そのものとして使用する
こともできる。
によって決まる。例えば、値を小さくすると、微小な特
性変化を救済できるものの、大きな特性変化には対応で
きない。抵抗の値は、過去の特性変化の傾向を分析して
もっとも高頻度の変動幅に合わせるのがよい。以上、実
施例では、降圧回路に適用しているが、これに限るもの
ではない。トリミング調節を必要とするあらゆる回路に
適用でき、あるいは、可変抵抗そのものとして使用する
こともできる。
【００１９】
【発明の効果】本発明によれば、ＬＳＩチップに内蔵で
き、例えばトリミング調節の可能な半導体集積回路を実
現できる。
き、例えばトリミング調節の可能な半導体集積回路を実
現できる。
【図１】本発明の原理図である。
【図２】一実施例の抵抗網回路を適用した降圧回路の構
成図である。
成図である。
【図３】半導体メモリの構成図である。
【図４】一実施例の抵抗網回路の構成図である。
【図５】降圧回路の特性図である。
Ｒａ、Ｒｂ、Ｒｃ：抵抗 １：直列抵抗網 ２：第１のスイッチ手段 ３：第２のスイッチ手段 １５：直列抵抗網 １６：第１のスイッチ手段 １７：第２のスイッチ手段
Claims (1)
- 【請求項１】ヒューズと、 少なくとも３個の抵抗（Ｒａ、Ｒｂ、Ｒｃ）を直列に接
続した直列抵抗網（１）と、 該直列抵抗網（１）の末端に位置する１個の抵抗（Ｒ
ａ）の両端を短絡または開放する第１のスイッチ手段
（２）と、 該１個の抵抗（Ｒａ）を含む２個の直列抵抗（Ｒａ、Ｒ
ｂ）の両端を短絡または開放する第２のスイッチ手段
（３）とで構成した降圧回路を備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039196A JPH05235282A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039196A JPH05235282A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235282A true JPH05235282A (ja) | 1993-09-10 |
Family
ID=12546372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039196A Pending JPH05235282A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235282A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907237A (en) * | 1996-11-27 | 1999-05-25 | Yamaha Corporation | Voltage dropping circuit and integrated circuit |
| WO1999026333A2 (en) * | 1997-11-17 | 1999-05-27 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
| KR100334335B1 (ko) * | 1998-04-30 | 2002-04-25 | 니시가키 코지 | 반도체 집적회로 및 그 제조방법 |
| JP2011258827A (ja) * | 2010-06-10 | 2011-12-22 | Seiko Instruments Inc | 可変抵抗回路を備えた半導体集積回路 |
-
1992
- 1992-02-26 JP JP4039196A patent/JPH05235282A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907237A (en) * | 1996-11-27 | 1999-05-25 | Yamaha Corporation | Voltage dropping circuit and integrated circuit |
| WO1999026333A2 (en) * | 1997-11-17 | 1999-05-27 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
| WO1999026333A3 (en) * | 1997-11-17 | 1999-07-15 | Massachusetts Inst Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
| US6127908A (en) * | 1997-11-17 | 2000-10-03 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
| US6646525B2 (en) | 1997-11-17 | 2003-11-11 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
| KR100334335B1 (ko) * | 1998-04-30 | 2002-04-25 | 니시가키 코지 | 반도체 집적회로 및 그 제조방법 |
| JP2011258827A (ja) * | 2010-06-10 | 2011-12-22 | Seiko Instruments Inc | 可変抵抗回路を備えた半導体集積回路 |
| CN102332908A (zh) * | 2010-06-10 | 2012-01-25 | 精工电子有限公司 | 具有可变电阻电路的半导体集成电路 |
| CN102332908B (zh) * | 2010-06-10 | 2015-10-28 | 精工电子有限公司 | 具有可变电阻电路的半导体集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010501 |