JPH05235282A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05235282A JPH05235282A JP4039196A JP3919692A JPH05235282A JP H05235282 A JPH05235282 A JP H05235282A JP 4039196 A JP4039196 A JP 4039196A JP 3919692 A JP3919692 A JP 3919692A JP H05235282 A JPH05235282 A JP H05235282A
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- JP
- Japan
- Prior art keywords
- series
- circuit
- switch means
- resistor
- semiconductor integrated
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Abstract
(57)【要約】
【目的】LSIチップに内蔵でき、例えばトリミング調
節の可能な半導体集積回路の実現にある。 【構成】ヒューズと、少なくとも3個の抵抗Ra、R
b、Rcを直列に接続した直列抵抗網1と、該直列抵抗
網1の末端に位置する1個の抵抗Raの両端を短絡また
は開放する第1のスイッチ手段2と、該1個の抵抗Ra
を含む2個の直列抵抗Ra、Rbの両端を短絡または開
放する第2のスイッチ手段3とで構成した降圧回路を備
えたことを特徴とする。
節の可能な半導体集積回路の実現にある。 【構成】ヒューズと、少なくとも3個の抵抗Ra、R
b、Rcを直列に接続した直列抵抗網1と、該直列抵抗
網1の末端に位置する1個の抵抗Raの両端を短絡また
は開放する第1のスイッチ手段2と、該1個の抵抗Ra
を含む2個の直列抵抗Ra、Rbの両端を短絡または開
放する第2のスイッチ手段3とで構成した降圧回路を備
えたことを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、抵抗値可変の半導体集
積回路に関し、特に半導体集積装置のトリミング調節に
好適な半導体集積回路に関する。
積回路に関し、特に半導体集積装置のトリミング調節に
好適な半導体集積回路に関する。
【0002】
【従来の技術】不良電子デバイスの救済策として、例え
ばトリミング用の調節素子(抵抗等)を外付けすること
がある。これは、特にプロセス誤差等に起因する回路定
数の変化を嫌うアナログ回路(例えば電源回路や基準電
圧発生回路等)の慣用技術である。これによれば、回路
定数の変動を外付け素子の調節によって吸収でき、電子
デバイスの歩留り改善を図ることができる。
ばトリミング用の調節素子(抵抗等)を外付けすること
がある。これは、特にプロセス誤差等に起因する回路定
数の変化を嫌うアナログ回路(例えば電源回路や基準電
圧発生回路等)の慣用技術である。これによれば、回路
定数の変動を外付け素子の調節によって吸収でき、電子
デバイスの歩留り改善を図ることができる。
【0003】
【発明が解決しようとする課題】しかしながら、かかる
従来の技術にあっては、デバイス本体に調節素子を外付
けする構成となっていたため、外付け工程の分だけコス
トが嵩む、また、デバイス本体(例えばLSIチップ)
と外付け素子のプロセスが異なるため、外付け素子の精
度管理が難しい、といった問題点があった。
従来の技術にあっては、デバイス本体に調節素子を外付
けする構成となっていたため、外付け工程の分だけコス
トが嵩む、また、デバイス本体(例えばLSIチップ)
と外付け素子のプロセスが異なるため、外付け素子の精
度管理が難しい、といった問題点があった。
【0004】そこで、本発明の目的は、LSIチップに
内蔵でき、例えばトリミング調節の可能な半導体集積回
路の実現にある。
内蔵でき、例えばトリミング調節の可能な半導体集積回
路の実現にある。
【0005】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図1に示すように、少なくとも
3個の抵抗Ra、Rb、Rcを直列に接続した直列抵抗
網1と、該直列抵抗網1の末端に位置する1個の抵抗R
aの両端を短絡または開放する第1のスイッチ手段2
と、該1個の抵抗Raを含む2個の直列抵抗Ra、Rb
の両端を短絡または開放する第2のスイッチ手段3と、
を備えたことを特徴とする。
成するためその原理図を図1に示すように、少なくとも
3個の抵抗Ra、Rb、Rcを直列に接続した直列抵抗
網1と、該直列抵抗網1の末端に位置する1個の抵抗R
aの両端を短絡または開放する第1のスイッチ手段2
と、該1個の抵抗Raを含む2個の直列抵抗Ra、Rb
の両端を短絡または開放する第2のスイッチ手段3と、
を備えたことを特徴とする。
【0006】
【作用】本発明では、第1のスイッチ手段2をオン(O
N)状態にし、かつ第2のスイッチ手段3をオフ(OF
F)状態にすると、直列抵抗網1の抵抗値RtがRb+
Rcで与えられる。また、第1のスイッチ手段2及び第
2のスイッチ手段3を共にOFFにすると、RtがRa
+Rb+Rcで与えられる。さらに、第2のスイッチ手
段3をONにすると、第1のスイッチ手段2の状態に拘
らず、RtがRcで与えられる。
N)状態にし、かつ第2のスイッチ手段3をオフ(OF
F)状態にすると、直列抵抗網1の抵抗値RtがRb+
Rcで与えられる。また、第1のスイッチ手段2及び第
2のスイッチ手段3を共にOFFにすると、RtがRa
+Rb+Rcで与えられる。さらに、第2のスイッチ手
段3をONにすると、第1のスイッチ手段2の状態に拘
らず、RtがRcで与えられる。
【0007】したがって、抵抗値を大、中、小、3段階
に変更することができ、例えばトリミング調整に適用で
きる。
に変更することができ、例えばトリミング調整に適用で
きる。
【0008】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図2〜図5は本発明に係る半導体集積回路の一実
施例を示す図であり、pウェル電位制御方式の降圧回路
への適用例である。まず、構成を説明する。図2におい
て、10は半導体チップ上に形成された降圧回路であ
り、降圧回路10は、電源電圧VCCからしきい電圧V
TH1 だけ下がった降圧電圧VDDを発生してそのVDDを端
子101から内部回路100(例えば半導体メモリ)に
供給するものである。降圧回路10には、降圧電圧VDD
を発生するNチャネルトランジスタN1 と、そのVTH1
を決定するためのpウェル電位E P を発生する3つの分
圧回路11〜13が備えられる。
する。図2〜図5は本発明に係る半導体集積回路の一実
施例を示す図であり、pウェル電位制御方式の降圧回路
への適用例である。まず、構成を説明する。図2におい
て、10は半導体チップ上に形成された降圧回路であ
り、降圧回路10は、電源電圧VCCからしきい電圧V
TH1 だけ下がった降圧電圧VDDを発生してそのVDDを端
子101から内部回路100(例えば半導体メモリ)に
供給するものである。降圧回路10には、降圧電圧VDD
を発生するNチャネルトランジスタN1 と、そのVTH1
を決定するためのpウェル電位E P を発生する3つの分
圧回路11〜13が備えられる。
【0009】第1の分圧回路11は、直列に接続した2
つのNチャネルトランジスタN2 、N3 によってVCCと
グランド間の電位差を分圧してEP を発生するもので、
その分圧比はN3 のゲート電位G3 によってコントロー
ルされる。また、第2の分圧回路12は、直列に接続し
た3つのNチャネルトランジスタN4 〜N6 によってV
CCとグランド間の電位差を分圧してG2 を発生するもの
で、その分圧比はN6のゲート電圧G6 によってコント
ロールされる。さらに、第3の分圧回路13は、抵抗網
回路14と1個のNチャネルトランジスタN7 を直列に
接続して構成し、抵抗網回路14の電圧降下の分だけV
CCから下がった電圧をG6 として発生する。なお、図3
は降圧電圧VDDを使用する回路の一例であり、ここで
は、SRAMを例としている。すなわち、図3のSRA
Mは、アドレス(行)バッファ、ロウ選択回路、メモリ
セルアレイ、入力データコントロール回路、コラム選択
回路及びアドレス(列)バッファ等に、VCCよりも低い
降圧電圧VDDを使用している。
つのNチャネルトランジスタN2 、N3 によってVCCと
グランド間の電位差を分圧してEP を発生するもので、
その分圧比はN3 のゲート電位G3 によってコントロー
ルされる。また、第2の分圧回路12は、直列に接続し
た3つのNチャネルトランジスタN4 〜N6 によってV
CCとグランド間の電位差を分圧してG2 を発生するもの
で、その分圧比はN6のゲート電圧G6 によってコント
ロールされる。さらに、第3の分圧回路13は、抵抗網
回路14と1個のNチャネルトランジスタN7 を直列に
接続して構成し、抵抗網回路14の電圧降下の分だけV
CCから下がった電圧をG6 として発生する。なお、図3
は降圧電圧VDDを使用する回路の一例であり、ここで
は、SRAMを例としている。すなわち、図3のSRA
Mは、アドレス(行)バッファ、ロウ選択回路、メモリ
セルアレイ、入力データコントロール回路、コラム選択
回路及びアドレス(列)バッファ等に、VCCよりも低い
降圧電圧VDDを使用している。
【0010】図4は抵抗網回路14の構成図であり、抵
抗網回路14は、直列抵抗網15、第1のスイッチ手段
16、及び、第2のスイッチ手段17を備えて構成す
る。直列抵抗網15は3個の抵抗Ra、Rb、Rcを直
列接続し、その一端側を電源電圧VCCに接続すると共
に、他端側をNチャネルトランジスタN7 のドレイン端
子に接続する。なお、抵抗の個数は3個以上であっても
よい。
抗網回路14は、直列抵抗網15、第1のスイッチ手段
16、及び、第2のスイッチ手段17を備えて構成す
る。直列抵抗網15は3個の抵抗Ra、Rb、Rcを直
列接続し、その一端側を電源電圧VCCに接続すると共
に、他端側をNチャネルトランジスタN7 のドレイン端
子に接続する。なお、抵抗の個数は3個以上であっても
よい。
【0011】第1のスイッチ手段16は、2個のPチャ
ネルトランジスタP1A、P1BとヒューズF1 を含み、P
1AのソースをVCCに接続し、そのドレインをRaとRb
の間に接続する。また、P1BのソースをVCCに接続し、
そのゲートをグランドに接続し、そのドレインをP1Aの
ゲート及びF1 の一端に接続し、F1 の他端をグランド
に接続する。P1Bはそのゲート電位(グランド電位)に
よって常にオン状態を維持し、また、P1Aはそのゲート
電位(F1 が非溶断であればグランド電位、溶断であれ
ばP1Aを通して与えられるVCC)によってオンまたはオ
フの何れかの状態をとり得る。したがって、かかる構成
・作用を有する第1のスイッチ手段16は、直列抵抗網
15の末端に位置する1個の抵抗Raの両端を短絡(P
1Aがオン状態のとき;すなわちF1 →非溶断)または開
放(P1Aがオフ状態のとき;すなわちF1 →溶断)する
ことができる。なお、ヒューズの溶断は、レーザや電気
的に溶断する回路で行う。
ネルトランジスタP1A、P1BとヒューズF1 を含み、P
1AのソースをVCCに接続し、そのドレインをRaとRb
の間に接続する。また、P1BのソースをVCCに接続し、
そのゲートをグランドに接続し、そのドレインをP1Aの
ゲート及びF1 の一端に接続し、F1 の他端をグランド
に接続する。P1Bはそのゲート電位(グランド電位)に
よって常にオン状態を維持し、また、P1Aはそのゲート
電位(F1 が非溶断であればグランド電位、溶断であれ
ばP1Aを通して与えられるVCC)によってオンまたはオ
フの何れかの状態をとり得る。したがって、かかる構成
・作用を有する第1のスイッチ手段16は、直列抵抗網
15の末端に位置する1個の抵抗Raの両端を短絡(P
1Aがオン状態のとき;すなわちF1 →非溶断)または開
放(P1Aがオフ状態のとき;すなわちF1 →溶断)する
ことができる。なお、ヒューズの溶断は、レーザや電気
的に溶断する回路で行う。
【0012】第2のスイッチ手段17は、1個のPチャ
ネルトランジスタP2 、及び、1個のNチャネルトラン
ジスタN8 とヒューズF2 を含み、P2 のソースをVCC
に接続し、そのドレインをRbとRcの間に接続する。
また、N8 のソースをグランドに接続し、そのゲートを
VCCに接続し、そのドレインをP2 のゲート及びF2の
一端に接続し、F2 の他端をVCCに接続する。N8 はそ
のゲート電位(VCC)によって常にオン状態を維持し、
また、P2 はそのゲート電位(F2 が非溶断であればV
CC、溶断であればN8 を通して与えられるグランド電
位)によってオフまたはオンの何れかの状態をとり得
る。したがって、かかる構成・作用を有する第2のスイ
ッチ手段17は、直列抵抗網15の1個の抵抗Raを含
む2個の直列抵抗Ra、Rbの両端を短絡(P2 がオン
状態のとき;すなわちF2 →溶断)または開放(P2 が
オフ状態のとき;すなわちF2 →非溶断)することがで
きる。
ネルトランジスタP2 、及び、1個のNチャネルトラン
ジスタN8 とヒューズF2 を含み、P2 のソースをVCC
に接続し、そのドレインをRbとRcの間に接続する。
また、N8 のソースをグランドに接続し、そのゲートを
VCCに接続し、そのドレインをP2 のゲート及びF2の
一端に接続し、F2 の他端をVCCに接続する。N8 はそ
のゲート電位(VCC)によって常にオン状態を維持し、
また、P2 はそのゲート電位(F2 が非溶断であればV
CC、溶断であればN8 を通して与えられるグランド電
位)によってオフまたはオンの何れかの状態をとり得
る。したがって、かかる構成・作用を有する第2のスイ
ッチ手段17は、直列抵抗網15の1個の抵抗Raを含
む2個の直列抵抗Ra、Rbの両端を短絡(P2 がオン
状態のとき;すなわちF2 →溶断)または開放(P2 が
オフ状態のとき;すなわちF2 →非溶断)することがで
きる。
【0013】表1は、ヒューズの溶断とスイッチ手段の
動作、及び、その動作によって変化する抵抗値Rtの対
応表である。 但し、表中の×は、どちらの状態でもよいことを示す。
動作、及び、その動作によって変化する抵抗値Rtの対
応表である。 但し、表中の×は、どちらの状態でもよいことを示す。
【0014】表1からも理解されるように、ヒューズF
1 、F2 を非溶断(すなわち作り込んだままの状態)と
したときに、中間の抵抗値(Rt=Rb+Rc)が得ら
れる。また、ヒューズF1 だけを溶断したときに、高い
抵抗値(Rt=Ra+Rb+Rc)が得られ、さらにま
た、ヒューズF2 を溶断(このときF1 の状態は関与し
ない)したときに、低い抵抗値(Rt=Rc)が得られ
る。通常は、F1 、F 2 を非溶断として中間の抵抗値を
使用するが、例えば降圧回路10の発生電圧V DDが設計
目標よりもずれて不良品となった場合に、F1 またはF
2 を溶断することにより、ずれを修正して救済する。
1 、F2 を非溶断(すなわち作り込んだままの状態)と
したときに、中間の抵抗値(Rt=Rb+Rc)が得ら
れる。また、ヒューズF1 だけを溶断したときに、高い
抵抗値(Rt=Ra+Rb+Rc)が得られ、さらにま
た、ヒューズF2 を溶断(このときF1 の状態は関与し
ない)したときに、低い抵抗値(Rt=Rc)が得られ
る。通常は、F1 、F 2 を非溶断として中間の抵抗値を
使用するが、例えば降圧回路10の発生電圧V DDが設計
目標よりもずれて不良品となった場合に、F1 またはF
2 を溶断することにより、ずれを修正して救済する。
【0015】図5は降圧回路10の出力特性図であり、
好ましいVDD特性は線aに示すように、所定のVCC域で
レベル一定となるが、例えばNチャネルトランジスタの
しきい電圧がプロセス上の原因で低下した場合には、線
bに示すように、安定レベルが目標電位よりも低い電位
にシフトし、あるいは、この逆にしきい電圧が高くなっ
た場合には、線cに示すように、安定レベルが高い電位
にシフトする。
好ましいVDD特性は線aに示すように、所定のVCC域で
レベル一定となるが、例えばNチャネルトランジスタの
しきい電圧がプロセス上の原因で低下した場合には、線
bに示すように、安定レベルが目標電位よりも低い電位
にシフトし、あるいは、この逆にしきい電圧が高くなっ
た場合には、線cに示すように、安定レベルが高い電位
にシフトする。
【0016】ここで、線bの特性(VDDが目標電位より
も低下)が得られた場合には、EPを上げるのが効果的
である。EP を上げるにはG3 を下げればよく、G3 を
下げるにはG6 を上げればよい。すなわち、抵抗網回路
14の電圧降下を小さくすればよいから、この場合に
は、ヒューズF2 を溶断して抵抗値Rtを下げればよ
い。
も低下)が得られた場合には、EPを上げるのが効果的
である。EP を上げるにはG3 を下げればよく、G3 を
下げるにはG6 を上げればよい。すなわち、抵抗網回路
14の電圧降下を小さくすればよいから、この場合に
は、ヒューズF2 を溶断して抵抗値Rtを下げればよ
い。
【0017】また、線cの特性(VDDが目標電位よりも
上昇)が得られた場合には、EP を下げるのが効果的で
ある。EP を下げるにはG3 を上げればよく、G3 を上
げるにはG6 を下げればよい。すなわち、抵抗網回路1
4の電圧降下を大きくすればよいから、この場合には、
ヒューズF1 を溶断して抵抗値Rtを上げればよい。し
たがって、上記実施例によれば、降圧回路10に組み込
んだ抵抗網回路14によってトリミング調節を行うこと
ができ、不良品を救済して歩留りを改善することができ
る。
上昇)が得られた場合には、EP を下げるのが効果的で
ある。EP を下げるにはG3 を上げればよく、G3 を上
げるにはG6 を下げればよい。すなわち、抵抗網回路1
4の電圧降下を大きくすればよいから、この場合には、
ヒューズF1 を溶断して抵抗値Rtを上げればよい。し
たがって、上記実施例によれば、降圧回路10に組み込
んだ抵抗網回路14によってトリミング調節を行うこと
ができ、不良品を救済して歩留りを改善することができ
る。
【0018】救済可能な範囲は、抵抗Ra及びRcの値
によって決まる。例えば、値を小さくすると、微小な特
性変化を救済できるものの、大きな特性変化には対応で
きない。抵抗の値は、過去の特性変化の傾向を分析して
もっとも高頻度の変動幅に合わせるのがよい。以上、実
施例では、降圧回路に適用しているが、これに限るもの
ではない。トリミング調節を必要とするあらゆる回路に
適用でき、あるいは、可変抵抗そのものとして使用する
こともできる。
によって決まる。例えば、値を小さくすると、微小な特
性変化を救済できるものの、大きな特性変化には対応で
きない。抵抗の値は、過去の特性変化の傾向を分析して
もっとも高頻度の変動幅に合わせるのがよい。以上、実
施例では、降圧回路に適用しているが、これに限るもの
ではない。トリミング調節を必要とするあらゆる回路に
適用でき、あるいは、可変抵抗そのものとして使用する
こともできる。
【0019】
【発明の効果】本発明によれば、LSIチップに内蔵で
き、例えばトリミング調節の可能な半導体集積回路を実
現できる。
き、例えばトリミング調節の可能な半導体集積回路を実
現できる。
【図1】本発明の原理図である。
【図2】一実施例の抵抗網回路を適用した降圧回路の構
成図である。
成図である。
【図3】半導体メモリの構成図である。
【図4】一実施例の抵抗網回路の構成図である。
【図5】降圧回路の特性図である。
Ra、Rb、Rc:抵抗 1:直列抵抗網 2:第1のスイッチ手段 3:第2のスイッチ手段 15:直列抵抗網 16:第1のスイッチ手段 17:第2のスイッチ手段
Claims (1)
- 【請求項1】ヒューズと、 少なくとも3個の抵抗(Ra、Rb、Rc)を直列に接
続した直列抵抗網(1)と、 該直列抵抗網(1)の末端に位置する1個の抵抗(R
a)の両端を短絡または開放する第1のスイッチ手段
(2)と、 該1個の抵抗(Ra)を含む2個の直列抵抗(Ra、R
b)の両端を短絡または開放する第2のスイッチ手段
(3)とで構成した降圧回路を備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4039196A JPH05235282A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4039196A JPH05235282A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05235282A true JPH05235282A (ja) | 1993-09-10 |
Family
ID=12546372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4039196A Pending JPH05235282A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05235282A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5907237A (en) * | 1996-11-27 | 1999-05-25 | Yamaha Corporation | Voltage dropping circuit and integrated circuit |
WO1999026333A2 (en) * | 1997-11-17 | 1999-05-27 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
KR100334335B1 (ko) * | 1998-04-30 | 2002-04-25 | 니시가키 코지 | 반도체 집적회로 및 그 제조방법 |
JP2011258827A (ja) * | 2010-06-10 | 2011-12-22 | Seiko Instruments Inc | 可変抵抗回路を備えた半導体集積回路 |
-
1992
- 1992-02-26 JP JP4039196A patent/JPH05235282A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
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US5907237A (en) * | 1996-11-27 | 1999-05-25 | Yamaha Corporation | Voltage dropping circuit and integrated circuit |
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WO1999026333A3 (en) * | 1997-11-17 | 1999-07-15 | Massachusetts Inst Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
US6127908A (en) * | 1997-11-17 | 2000-10-03 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
US6646525B2 (en) | 1997-11-17 | 2003-11-11 | Massachusetts Institute Of Technology | Microelectro-mechanical system actuator device and reconfigurable circuits utilizing same |
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JP2011258827A (ja) * | 2010-06-10 | 2011-12-22 | Seiko Instruments Inc | 可変抵抗回路を備えた半導体集積回路 |
CN102332908A (zh) * | 2010-06-10 | 2012-01-25 | 精工电子有限公司 | 具有可变电阻电路的半导体集成电路 |
CN102332908B (zh) * | 2010-06-10 | 2015-10-28 | 精工电子有限公司 | 具有可变电阻电路的半导体集成电路 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010501 |