KR20000035216A - 용장 회로를 갖는 반도체 메모리 장치 - Google Patents
용장 회로를 갖는 반도체 메모리 장치 Download PDFInfo
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Abstract
Description
Vgs | 임계 저항 | |
Vcc | 본 발명 종래예 | 본 발명 종래예 |
2.5V | 1.62V 2.5V | 100㏀ 120㏀ |
2.9V | 1.66V 2.9V | 90㏀ 100㏀ |
3.7V | 1.86V 3.7V | 75㏀ 65㏀ |
5.0V | 1.88V 5.0V | 65㏀ 50㏀ |
Claims (32)
- 용장 회로를 갖는 반도체 메모리 장치에 있어서,기준 저항을 포함하며 상기 기준 저항에 제1 전류를 공급하는 기준부;퓨즈를 포함하고 상기 퓨즈에 제2 전류를 공급하는 퓨즈부 - 상기 제2 전류는 상기 제1 전류에 비례함 - ; 및드레시홀드를 갖고 상기 드레시홀드에 기초하여 퓨즈 상태 데이터를 래치하는 래치부 - 상기 퓨즈 상태 데이터는 상기 퓨즈가 커트되었는지의 여부를 나타냄 -를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제1항에 있어서,상기 기준부는 상기 제1 전류를 상기 기준 저항에 공급하는 제1 트랜지스터를 포함하고,상기 퓨즈부는 상기 제2 전류를 상기 퓨즈에 공급하는 제2 트랜지스터를 포함하고,전류 미러 회로는 상기 제1 트랜지스터와 상기 제2 트랜지스터를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제2항에 있어서,상기 제1 및 제2 트랜지스터는 MOS 트랜지스터이고,상기 용장 회로는 전원선과 상기 제1 및 제2 MOS 트랜지스터의 게이트 사이에 제공된 제3 트랜지스터를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1 MOS 트랜지스터의 상기 게이트는 상기 퓨즈 측의 소스와 드레인 중 하나에 접속되어 있는 용장 회로를 갖는 반도체 메모리 장치.
- 제3항에 있어서,상기 제1 트랜지스터는:병렬 제공된 복수의 제4 MOS 트랜지스터 - 상기 복수의 제4 MOS 트랜지스터의 게이트는 상기 제2 MOS 트랜지스터의 게이트에 접속되어 있음 - ; 및상기 복수의 제4 MOS 트랜지스터에 각각 제공된 복수의 스위치 - 상기 복수의 스위치 각각은 상기 복수의 제4 MOS 트랜지스터 중 대응하는 제4 MOS 트랜지스터의 상기 게이트와 상기 대응하는 제4 MOS 트랜지스터의 소스와 드레인 중 하나를 선택적으로 접속함 -를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제5항에 있어서, 상기 복수의 제4 MOS 트랜지스터는 게이트 폭과 게이트 길이의 여러 비율을 갖는 용장 회로를 갖는 반도체 메모리 장치.
- 제2항에 있어서, 상기 기준부는 상기 제1 트랜지스터와 상기 기준 저항 사이에 제공된 제1 스위칭 트랜지스터를 포함하고, 상기 제1 스위칭 트랜지스터는 검출 명령에 응답하여 턴온되고,상기 퓨즈부는 상기 제2 트랜지스터와 상기 퓨즈 사이에 제공된 제2 스위칭 트랜지스터를 포함하고, 상기 제2 스위칭 트랜지스터는 상기 검출 명령에 응답하여 턴온되는 용장 회로를 갖는 반도체 메모리 장치.
- 제7항에 있어서, 상기 검출 명령은 단발 펄스 신호인 용장 회로를 갖는 반도체 메모리 장치.
- 제7항에 있어서, 상기 래치부는:입력부에서 상기 제2 트랜지스터와 상기 제2 스위칭 트랜지스터 사이의 노드에 접속되어 있는 제1 인버터; 및입력부에서 상기 제1 인버터의 출력에 접속되고 출력부에서 상기 제1 인버터의 입력에 접속되어 있는 제2 인버터를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제9항에 있어서, 상기 래치부는 상기 노드에서의 전압과 상기 제1 인버터의 상기 드레시홀드에 기초하여 상기 퓨즈 상태 데이터를 래치하는 용장 회로를 갖는 반도체 메모리 장치.
- 제9항에 있어서, 상기 래치부는 상기 노드와 상기 제1 인버터의 상기 입력 사이에 제공되며, 상기 노드와 상기 제1 인버터의 상기 입력 사이의 경로를 상기 검출 명령에 응답하여 도전 상태로 설정하는 게이트 회로를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제9항에 있어서, 상기 래치부는 상기 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이에 제공되며, 상기 제1 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이의 경로를 상기 검출 명령에 응답하여 도전 상태로 설정하는 게이트 회로를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제1항에 있어서, 상기 기준 저항과 상기 퓨즈는 동일한 재료로 형성되어 있는 용장 회로를 갖는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서,기준 저항을 포함하며 상기 기준 저항에 제1 전류를 공급하는 기준부;어드레스 비트에 대해 각각 제공되고, 각각 퓨즈를 포함하며 상기 퓨즈에 제2 전류를 공급하는 복수의 퓨즈부 - 상기 제2 전류는 상기 제1 전류에 비례함 - ;상기 복수의 퓨즈부에 대해 각각 제공되며, 각각 드레시홀드를 갖고 상기 복수의 퓨즈부 중 대응하는 퓨즈부의 퓨즈 상태 데이터를 상기 드레시홀드와 상기 대응하는 퓨즈부의 상기 퓨즈 양단의 전압 강하치에 기초하여 래치하는 복수의 래치부 - 상기 퓨즈 상태 데이터는 상기 퓨즈가 커트되었는지의 여부를 나타냄 -를 포함하는 반도체 메모리 장치.
- 제14항에 있어서, 상기 기준부는 상기 제1 전류를 상기 기준 저항에 공급하는 제1 트랜지스터를 포함하고,상기 복수의 퓨즈부 각각은 상기 제2 전류를 상기 퓨즈에 공급하는 제2 트랜지스터를 포함하고,전류 미러 회로는 상기 제1 트랜지스터와 상기 제2 트랜지스터를 포함하는 반도체 메모리 장치.
- 제15항에 있어서, 상기 제1 및 제2 트랜지스터는 MOS 트랜지스터이고,상기 반도체 메모리 장치는 전원선과 상기 제1 및 제2 MOS 트랜지스터의 게이트 사이에 제공된 제3 트랜지스터를 더 포함하는 반도체 메모리 장치.
- 제16항에 있어서, 상기 제1 MOS 트랜지스터의 상기 게이트는 상기 퓨즈 측의 소스와 드레인 중 하나에 접속되어 있는 반도체 메모리 장치.
- 제16항에 있어서, 상기 제1 트랜지스터는:게이트가 상기 제2 MOS 트랜지스터의 게이트에 접속되어 있는, 병렬 접속된 복수의 제4 MOS 트랜지스터; 및상기 복수의 제4 MOS 트랜지스터에 각각 제공되며, 각각 상기 복수의 제4 MOS 트랜지스터 중 대응하는 것의 상기 게이트와 상기 대응하는 제4 MOS 트랜지스터의 소스와 드레인 중 하나를 선택적으로 접속하는 복수의 스위치를 포함하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 복수의 제4 MOS 트랜지스터는 게이트 폭과 게이트 길이의 여러 비율을 갖는 반도체 메모리 장치.
- 제15항에 있어서, 상기 기준부는 상기 제1 트래지스터와 상기 기준 저항 사이에 제공된 제1 스위칭 트랜지스터를 포함하고, 상기 제1 스위칭 트랜지스터는 검출 명령에 응답하여 턴온되고,상기 복수의 퓨즈부 각각은 상기 제2 트랜지스터와 상기 퓨즈 사이에 제공된 제2 스위칭 트랜지스터를 포함하고, 상기 제2 스위칭 트랜지스터는 상기 검출 명령에 응답하여 턴온되는 반도체 메모리 장치.
- 제20항에 있어서, 상기 검출 명령은 단발 펄스 신호인 반도체 메모리 장치.
- 제20항에 있어서, 상기 복수의 래치부 각각은:입력부에서 상기 대응하는 퓨즈부의 상기 제2 트랜지스터와 상기 제2 스위칭 트랜지스터 사이의 노드에 접속되는 제1 인버터; 및입력부에서 상기 제1 인버터의 출력에 접속되고 출력부에서 상기 제1 인버터의 입력에 접속되는 제2 인버터를 포함하는 반도체 메모리 장치.
- 제22항에 있어서, 상기 복수의 래치부 각각은 상기 대응하는 퓨즈부에서의 상기 노드에서의 전압과 상기 제2 인버터의 상기 드레시홀드에 기초하여 상기 퓨즈 상태 데이터를 래치하는 반도체 메모리 장치.
- 제22항에 있어서, 상기 복수의 래치부 각각은 상기 대응하는 퓨즈부에서의 상기 노드와 상기 제1 인버터의 상기 입력 사이에 제공되며, 상기 검출 명령에 응답하여 상기 대응하는 퓨즈부에서의 상기 노드와 상기 제1 인버터의 상기 입력 사이의 경로를 도전 상태로 설정하는 게이트 회로를 더 포함하는 반도체 메모리 장치.
- 제22항에 있어서, 상기 복수의 래치부 각각은 상기 대응하는 퓨즈부에서의 상기 제1 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이에 제공되며, 상기 검출 명령에 응답하여 상기 대응하는 퓨즈부에서의 상기 제1 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이의 경로를 도전 상태로 설정하는 게이트 회로를 더 포함하는 반도체 메모리 장치.
- 제14항에 있어서, 상기 기준 저항 및 상기 퓨즈는 상기 동일한 재료로 형성되는 반도체 메모리 장치.
- 제14항에 있어서,제어 퓨즈를 포함하며 상기 제어 퓨즈에 제3 전류를 공급하는 제어 퓨즈부 - 상기 제3 전류는 상기 제1 전류에 비례함 - ;드레시홀드를 갖고 상기 제어 퓨즈부에서의 상기 드레시홀드와 상기 제어 퓨즈 양단의 전압 강하치에 기초하여 상기 제어 퓨즈부의 제어 퓨즈 상태 데이터를 래치하는 래치부 - 상기 제어 퓨즈 상태 데이터는 상기 퓨즈가 커트되어 있는지의 여부를 나타냄 - ;상기 복수의 퓨즈부로부터의 상기 퓨즈 상태 데이터가 모두 어드레스 비트 단위로 상기 어드레스 비트와 일치하는지의 여부를 판정하고, 상기 복수의 퓨즈부로부터의 상기 퓨즈 상태 데이터가 모두 어드레스 비트 단위로 상기 어드레스 비트와 일치할 때 용장 메모리 셀에의 억세스가 가능하도록 하는 가능 신호를 출력하는 어드레스 판정부; 및상기 제어 퓨즈 상태 데이터에 응답하여 상기 어드레스 판정부를 구동하는 구동부를 포함하는 반도체 메모리 장치.
- 제27항에 있어서, 상기 기준 저항, 상기 퓨즈 및 상기 제어 퓨즈는 상기 동일한 재료로 형성되는 반도체 메모리 장치.
- 용장 회로를 갖는 반도체 메모리 장치에 있어서,기준 저항을 포함하며 상기 기준 저항에 제1 전류를 공급하는 기준부;퓨즈를 포함하며 상기 퓨즈에 제2 전류를 공급하는 퓨즈부 - 상기 제2 전류는 상기 제1 전류에 비례함 - ; 및드레시홀드와 상기 퓨즈 양단의 전압 강하치를 비교하여 퓨즈가 커트되어 있는지의 여부를 판정하는 판정부를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
- 제29항에 있어서, 상기 판정부는 판정 기간 동안 상기 제1 및 제2 전류의 상기 공급을 가능하게 하는 용장 회로를 갖는 반도체 메모리 장치.
- 제29항에 있어서, 상기 기준 저항과 상기 퓨즈는 상기 동일한 재료로 형성되어 있는 용장 회로를 갖는 반도체 메모리 장치.
- 제1항에 있어서, 상기 퓨즈부와 상기 래치부 사이에 제공되어 상기 퓨즈가 커트되어 있는지의 여부를 판정하기 위해 판정 주기 동안 상기 퓨즈부를 상기 래치부에 접속하는 스위칭 회로를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
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