KR100336953B1 - 용장 회로를 갖는 반도체 메모리 장치 - Google Patents

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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

용장 회로를 갖는 반도체 메모리 장치는 기준부, 퓨즈부, 및 래치부를 포함한다. 기준부는 기준 저항을 포함하고 이 기준 저항에 제1 전류를 공급한다. 퓨즈부는 퓨즈를 포함하고 이 퓨즈에 제2 전류를 포함한다. 제2 전류는 제1 전류에 비례한다. 래치부는 임계치를 가지며 이 임계치와 퓨즈 양단의 전압 강하치에 근거하여 퓨즈 상태 데이터를 래치한다. 퓨즈 상태 데이터는 퓨즈가 절단되어 있는지의 여부를 나타낸다.

Description

용장 회로를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH REDUNDANCY CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 퓨즈의 임계 저항의 전원 전압과 온도에 대한 의존성이 적은 용장 회로를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서, 불량 메모리 셀이 포함될 확률은 메모리 장치의 메모리 용량이 커짐에 따라 증가하게 된다. 이런 이유로, 제조 수율의 감소를 방지하기 위해, 반도체 메모리 장치에 용장 회로의 용장 메모리 셀 영역을 제공한다. 불량 메모리 셀을 용장 메모리 셀로 대체할 때, 용장 메모리 셀로의 대체는 불량 메모리 셀의 어드레스를 퓨즈에 설정하여 실행된다.
반도체 메모리 장치가 웨이퍼 상에 형성되는 단계에서, 메모리 장치의 동작 확인을 실행하여 어느 불량 메모리 셀을 검출행한다. 검출된 불량 메모리 셀에 대응하는 어드레스를 퓨즈에 설정하기 위하여, 레이저 빔을 이용하여 퓨즈를 절단한다. 다음에, 웨이퍼가 칩으로 분할되고, 각 칩은 패키지 내에 결합되어 반도체 메모리 장치로서 출하된다. 이런 방법으로, 용장 회로가 여분의 메모리 셀에 제공되어 반도체 메모리 장치의 제조 수율을 증가시킬 수 있다. 불량 메모리 셀의 어드레스를 지정하기 위하여 용장 회로의 퓨즈 윈도우의 용장 퓨즈를 온 (비절단) 또는 오프 (절단) 상태로 설정된다.
다음에, 반도체 메모리 장치는 전자 장비 내에 결합된다. 전자 장비가 턴온되고 불량 메모리 셀이 액세스되면, 판독 및 기록 동작은 불량 메모리 셀을 대신하여 용장 메모리 셀에서 실행된다. 이 경우, 종래에는 어드레스 신호가 반도체 메모리 장치에 공급될 때 마다, 어드레스 신호를 나타내는 어드레스가 퓨즈에 설정된 어드레스와 일치하는지의 여부를 판정한다.
최근에는, 메모리 용량이 증가함에 따라, 용장 회로의 개수가 증가하고 어드레스 신호의 개수도 또한 증가하게 된다. 따라서, 용장 회로에서 용장 메모리 셀의 대체를 위해서는 많은 퓨즈를 사용할 필요가 있다. 퓨즈의 개수가 증가하면, 퓨즈와 접속된 신호선이 길어지고 신호선의 기생 용량도 증가한다. 이런 이유로, 퓨즈의 온/오프 상태를 판독하는 데에 긴 시간이 걸리게 된다.
또한, 어드레스 신호가 반도체 메모리 장치에 공급될 때 마다 전류가 흘러 퓨즈의 온/오프 상태를 판독하도록 하기 때문에, 소모 전류가 또한 증가하게 된다.
따라서, 전원이 턴온될 때 퓨즈의 온/오프 상태가 초기 단계에서 판정되고, 이 판정 결과가 래치되고 이 래치된 판정 결과에 기초하여 용장 회로가 액세스되는 방법을 제안하고 있다. 이런 방법은 발명의 명칭이 저전력 퓨즈 검출 및 래치 회로인 미국 특허 번호 5,345,110에 기재되어 있다.
도 1은 미국 특허 번호 5,345,110에 기재된 퓨즈 판정 회로를 나타낸다. 퓨즈 판정 회로는 용장 퓨즈(10), N 채널 MOS 트랜지스터(12), P 채널 MOS 트랜지스터(14), 및 인버터(16, 17 및 18)로 구성된다. 퓨즈(10)의 일 단부는 접지 전위와 접속되고, P 채널 트랜지스터(14)의 소스는 전원 전압(Vcc)와 접속되어 있다. N 채널 트랜지스터(12), P 채널 트랜지스터(14) 및 인버터(16)는 퓨즈 판정부를 형성한다. 2개의 인버터(17 및 18)는 역 병렬로 접속되어 래치부를 형성한다.
퓨즈(10)가 절단되었는지의 여부를 판독하기 위해 하이 레벨의 펄스 신호가 단시간 동안만 입력 단자(IN)에 외부로부터 공급된다. N 채널 트랜지스터(12) 및 P 채널 트랜지스터(14)는 입력 단자(IN)에 대한 펄스 신호의 하이 레벨 기간 동안 턴온된다. 퓨즈가 완전히 절단되면, 판정 노드(B)가 하이 레벨로 설정되어 출력 단자(OUT)가 인버터(17)를 거쳐 로우 레벨로 된다. 로우 레벨 출력이 인버터(18)를 거쳐 판정 노드(B)로 되돌아와 데이터가 래치된다.
반면, 퓨즈가 완전히 절단되지 않으면, N 채널 트랜지스터(12) 및 P 채널 트랜지스터(14)를 통해 전류가 흘러 판정 노드(B)가 로우 레벨로 된다. 출력 단자(OUT)가 인버터(17)를 통해 하이 레벨로 된다. 하이 레벨 출력이 인버터(18)를 거쳐 판정 노드(B)에 되돌아와 데이터가 래치된다.
참고로, 트랜지스터의 게이트 폭은 N 채널 트랜지스터(12)의 온 저항이 P 채널 트랜지스터의 온 저항과 비교하여 작도록 하여 조절된다. 따라서, 트랜지스터(12 및 14)가 동시에 턴온되는 경우에도, 판정 노드(B)의 전압은 로우 레벨로 설정될 수 있다. 따라서, 퓨즈의 온/오프 상태는 출력 단자(OUT)으로부터의 신호에 기초하여 결정될 수 있다.
퓨즈의 절단은 일반적으로 레이저 빔을 이용하여 실행된다. 이 경우, 퓨즈가 완전히 절단되지 않은 경우가 있다. 이 상태를 본 명세서에서 부분 절단 상태라 한다. 이런 부분 절단 상태의 경우, 판정 노드(B)의 전압은 P 채널 트랜지스터(14)의 온 저항과 퓨즈(10)의 저항의 비율로 판정된다. 판정 노드(B)의 전압이 인버터(17)의 임계치를 초과하면, 출력 단자(OUT)가 로우 레벨로 된다. 또한, 판정 노드(B)의 전압이 인버터(17)의 임계치를 초과하지 않을 때, 출력 단자(OUT)가 하이 레벨로 된다. 이와 같이, 퓨즈가 부분 절단 상태에 있는 경우에도, 판정 노드(B)의 전압이 인버터(17)의 임계치를 초과하는지의 여부에 기초하여 퓨즈의 온/오프 상태가 판정된다. 퓨즈가 온 상태나 오프 상태에 있는지가 판정될 때의 퓨즈의 저항치를 임계 저항이라 함에 유의해야 한다.
도 1에서 나타낸 종래의 퓨즈 판정 회로는 다음의 문제를 갖고 있다. 즉, P 채널 트랜지스터(14)의 게이트와 소스 간의 전압(Vgs)이 전원 전압(Vcc)에 따라 크게 변하기 때문에, P 채널 트랜지스터(14)의 온 저항은 전원 전압(Vcc)가 변할 때 변하게 된다. 그 결과, 온 저항과 퓨즈의 저항의 비율이 변하게 되어 퓨즈의 임계 저항의 전원 전압에 대한 의존성이 커지게 된다. 또한, 퓨즈의 임계 저항은 온도에 좌우된다. 따라서, 퓨즈가 완전히 절단되지 않아 퓨즈의 저항이 임계 저항에 근접하는 값이 되면, 퓨즈의 온 상태와 오프 상태가 전원 전압과 온도에 따라서 반대로 결정되는 경우가 있게 된다.
통상, 반도체 메모리 장치에는 실온에서 소정의 전원 전압이 인가되어 출력 단자(OUT)의 전압이 확인된다. 출력 단자(OUT)가 로우 레벨이면, 레이저 빔이 다시 한번 방사되어 퓨즈를 절단한다. 그러나, 출력 단자(OUT)이 하이 레벨에 있으면, 퓨즈가 부분 절단 상태에 있는 경우에도 퓨즈가 완전 절단되는 것으로 간주된다. 이로써 테스트가 종료하게 된다.
부분 절단 상태의 퓨즈를 갖는 반도체 메모리 장치는, 테스트를 반복하면, 전원 전압과 온도가 변하는 경우에도 제거될 수 있다. 그러나, 테스트에 소요되는 시간이 길어져 반도체 메모리 장치의 테스트 비용이 증가하게 된다.
또한, 전원 전압과 온도의 사용 범위가 제한되는 경우, 불량 판정의 가능성이 줄어들게 된다. 그러나, 반도체 메모리 장치는 실제 사용에는 제한적이며 특수 전자 장비에 대해서만 사용될 수 있다. 따라서, 메모리 장치의 테스트를 통해 결함있는 제품을 추출하지 못할 확률이 증가하게 된다.
상술한 바와 같이, 전원 전압에 따라, 테스트를 통해 오프 상태로서 판정된 반도체 메모리 장치가 온 상태로서 판정될 가능성이 있다. 그 결과, 데이터를 정확하게 메모리 장치로부터 판독하고 메모리 장치에 기록할 수가 없게 된다.
더구나, 종래의 퓨즈 판정 회로에서는, P 채널 트랜지스터(14)의 게이트가 하이 레벨이나 로우 레벨의 로직 레벨로 구동된다. 따라서, 레벨 판정시에 퓨즈(10)를 통해 흐르는 DC 전류를 감소시키는 것이 불가능하므로 퓨즈 판정부의 소비 전력을 조절할 수 없다.
반도체 메모리 장치가 전원 전압을 안정화하는 내부 회로를 갖고 있으면, 외부 전원 전압에 대한 의존성을 감소할 수 있다. 그러나, 이 경우, 안정화 회로를 형성하기 위해서는 소자가 증가하게 된다. 또한, 외부 전원에 대한 2개의 배선과 내부 전원을 배치해야만 한다. 따라서, 반도체 메모리 소자의 레이아웃 면적이 커지게 된다. 또한, 전원 전압에 대한 의존성을 감소할 수는 있어도, 온도 의존성은 보상되지 않는다.
종래의 퓨즈 판정 회로에서는, P 채널 트랜지스터(14)의 온 저항과 퓨즈(10)의 저항이 비교되기 때문에, (P 채널 트랜지스터(14)의 크기) < (N 채널 트랜지스터(12)의 크기)의 관계가 만족될 필요가 있다. 수백개의 퓨즈 판정 회로가 칩 상에 형성된다. 따라서, 레이아웃 면적은 N 채널 트랜지스터(12)의 크기가 커질 때 또한 커지게 된다.
또한, 입력 단자(IN)에 대한 펄스 신호의 하이 레벨 기간 동안, 판정 노드(B)가 P 채널 트랜지스터(14)와 퓨즈(10)에 의해 구동되게 된다. 그러나, 퓨즈의 임계 저항이 인버터(18)와의 경합 때문에 이전의 래치 상태에 따라서 변하게 된다는 문제가 있다.
따라서, 본 발명의 목적은 퓨즈의 임계 저항의 전원 전압과 온도에 대한 의존성이 작은 용장 회로를 갖는 반도체 메모리 장치를 제공하는 데에 있다.
본 발명의 다른 목적은 판정 기간 동안 퓨즈를 통해 흐르는 DC 전류를 작게 할 수 있는 용장 회로를 갖는 반도체 메모리 장치를 제공하는 데에 있다.
본 발명의 또 다른 목적은 더 작은 레이아웃 면적으로 실현될 수 있는 용장회로를 갖는 반도체 메모리 장치를 제공하는 데에 있다.
본 발명의 또 다른 목적은 퓨즈 판정 회로를 갖는 용장 회로를 제공하는 데에 있다.
본 발명의 형태를 성취하기 위해서, 용장 회로를 갖는 반도체 메모리 장치는 기준부, 퓨즈부 및 래치부를 포함한다. 기준부는 기준 저항을 포함하고 이 기준 저항에 제1 전류를 공급한다. 퓨즈부는 퓨즈를 포함하고 이 퓨즈에 제2 전류를 공급한다. 제2 전류는 제1 전류에 비례한다. 래치부는 임계치를 갖고 이 임계치와 퓨즈 양단의 전압 강하치에 기초하여 퓨즈 상태 데이터를 래치한다. 퓨즈 상태 데이터는 퓨즈가 절단되었는지를 나타낸다.
여기에서, 기준부는 제1 전류를 기준 저항에 공급하는 제1 트래지스터를 포함하고, 퓨즈부는 제2 전류를 퓨즈에 공급하는 제2 트랜지스터를 포함할 수 있다. 전류 미러 회로는 제1 트랜지스터와 제2 트랜지스터를 포함한다. 이 경우, 제1 및 제2 트랜지스터는 MOS 트랜지스터일 때, 용장 회로는 전원선과 제1 및 제2 MOS 트랜지스터의 게이트 사이에 제공된 제3 트랜지스터를 더 포함한다. 또한, 제1 MOS 트랜지스터의 게이트는 퓨즈 측의 소스와 드레인 중 하나에 접속되어 있다.
또한, 제1 트랜지스터는, 복수의 제4 MOS 트랜지스터와 복수의 스위치를 포함한다. 복수의 제4 MOS 트랜지스터는 병렬 제공되며, 복수의 제4 MOS 트랜지스터의 게이트는 제2 MOS 트랜지스터의 게이트에 접속되어 있다. 복수의 스위치는 복수의 제4 MOS 트랜지스터에 각각 제공되며, 복수의 스위치 각각은 복수의 제4 MOS 트랜지스터 중 대응하는 제4 MOS 트랜지스터의 게이트와 대응하는 제4 MOS 트랜지스터의 소스와 드레인 중 하나를 선택적으로 접속한다. 이 경우, 복수의 제4 MOS 트랜지스터는 게이트 폭과 게이트 길이의 여러 비율을 갖는다.
또한, 기준부는 제1 트랜지스터와 기준 저항 사이에 제공된 제1 스위칭 트랜지스터를 포함하고, 퓨즈부는 제2 트랜지스터와 퓨즈 사이에 제공된 제2 스위칭 트랜지스터를 포함한다. 제1 스위칭 트랜지스터는 제1 스위칭 트랜지스터는 검출 명령에 응답하여 턴온되고, 제2 스위칭 트랜지스터는 검출 명령에 응답하여 턴온된다. 이 경우, 검출 명령은 원샷 펄스 신호일 수 있다. 또한, 래치부는 입력부에서 제2 트랜지스터와 제2 스위칭 트랜지스터 사이의 노드에 접속되어 있는 제1 인버터와, 입력부에서 제1 인버터의 출력에 접속되고 출력부에서 제1 인버터의 입력에 접속되어 있는 제2 인버터를 포함한다. 또한, 래치부는 노드에서의 전압과 제1 인버터의 임계치에 기초하여 퓨즈 상태 데이터를 래치한다.
또한, 래치부는 노드와 제1 인버터의 입력 사이에 제공되며, 노드와 제1 인버터의 입력 사이의 경로를 검출 명령에 응답하여 도전 상태로 설정하는 게이트 회로를 더 포함한다. 또 다르게, 래치부는 인버터의 입력과 제2 인버터의 출력 사이에 제공되며, 제1 인버터의 입력과 제2 인버터의 출력 사이의 경로를 검출 명령에 응답하여 도전 상태로 설정하는 게이트 회로를 더 포함한다.
또한, 기준 저항과 퓨즈는 동일한 재료로 형성되어 있다.
본 발명의 다른 형태를 성취하기 위해서, 반도체 메모리 장치는 기준부, 복수의 퓨즈부 및 복수의 래치부를 포함한다. 기준부는 기준 저항을 포함하며 기준 저항에 제1 전류를 공급한다. 복수의 퓨즈부는 어드레스 비트에 대해 각각 제공된다. 복수의 퓨즈부 각각은 퓨즈를 포함하며 퓨즈에 제2 전류를 공급하고, 제2 전류는 제1 전류에 비례한다. 복수의 래치부는 복수의 퓨즈부에 대해 각각 제공된다. 복수의 래치부 각각은 임계치를 갖고 복수의 퓨즈부 중 대응하는 퓨즈부의 퓨즈 상태 데이터를 임계치와 대응하는 퓨즈부의 퓨즈 양단의 전압 강하치에 기초하여 래치한다. 퓨즈 상태 데이터는 퓨즈가 절단되었는지의 여부를 나타낸다.
이 경우, 기준부는 제1 전류를 기준 저항에 공급하는 제1 트랜지스터를 포함하고, 복수의 퓨즈부 각각은 제2 전류를 퓨즈에 공급하는 제2 트랜지스터를 포함한다. 전류 미러 회로는 제1 트랜지스터와 제2 트랜지스터를 포함한다. 이 경우, 제1 및 제2 트랜지스터는 MOS 트랜지스터이고, 반도체 메모리 장치는 전원선과 제1 및 제2 MOS 트랜지스터의 게이트 사이에 제공된 제3 트랜지스터를 더 포함한다. 이 경우, 제1 MOS 트랜지스터의 게이트는 퓨즈 측의 소스와 드레인 중 하나에 접속되어 있다.
또한, 제1 트랜지스터는 복수의 제4 MOS 트랜지스터와 복수의 스위치를 포함할 수 있다. 복수의 제4 MOS 트랜지스터는 병렬 제공되고, 이들의 게이트는 제2 MOS 트랜지스터의 게이트에 접속되어 있다. 복수의 스위치는 복수의 제4 MOS 트랜지스터에 각각 제공되며, 이들 각각 복수의 제4 MOS 트랜지스터 중 대응하는 것의 게이트와 대응하는 제4 MOS 트랜지스터의 소스와 드레인 중 하나를 선택적으로 접속한다.
또한, 복수의 제4 MOS 트랜지스터는 게이트 폭과 게이트 길이의 여러 비율을갖는다.
또한, 기준부는 제1 트래지스터와 기준 저항 사이에 제공된 제1 스위칭 트랜지스터를 포함하고, 제1 스위칭 트랜지스터는 검출 명령에 응답하여 턴온된다. 복수의 퓨즈부 각각은 제2 트랜지스터와 퓨즈 사이에 제공된 제2 스위칭 트랜지스터를 포함하고, 제2 스위칭 트랜지스터는 검출 명령에 응답하여 턴온된다. 이 경우, 검출 명령은 원샷 펄스 신호이다.
또한, 복수의 래치부 각각은 입력부에서 대응하는 퓨즈부의 제2 트랜지스터와 제2 스위칭 트랜지스터 사이의 노드에 접속되는 제1 인버터와,입력부에서 제1 인버터의 출력에 접속되고 출력부에서 제1 인버터의 입력에 접속되는 제2 인버터를 포함한다. 이 경우 복수의 래치부 각각은 대응하는 퓨즈부에서의 노드에서의 전압과 제2 인버터의 임계치에 기초하여 퓨즈 상태 데이터를 래치한다.
또한, 복수의 래치부 각각은 대응하는 퓨즈부에서의 노드와 제1 인버터의 입력 사이에 제공되며, 검출 명령에 응답하여 대응하는 퓨즈부에서의 노드와 제1 인버터의 입력 사이의 경로를 도전 상태로 설정하는 게이트 회로를 더 포함한다. 또 다르게, 복수의 래치부 각각은 대응하는 퓨즈부에서의 제1 인버터의 입력과 제2 인버터의 출력 사이에 제공되며, 검출 명령에 응답하여 대응하는 퓨즈부에서의 제1 인버터의 입력과 제2 인버터의 출력 사이의 경로를 도전 상태로 설정하는 게이트 회로를 더 포함한다.
기준 저항 및 퓨즈는 동일한 재료로 형성되는 것이 바람직하다.
반도체 메모리 장치는 또한 제어 퓨즈부, 래치부, 어드레스 판정부 및 구동 회로를 포함할 수 있다. 제어 퓨즈부는 제어 퓨즈를 포함하며 제어 퓨즈에 제3 전류를 공급하고, 제3 전류는 제1 전류에 비례한다. 래치부는 임계치를 갖고 제어 퓨즈부에서의 임계치와 제어 퓨즈 양단의 전압 강하치에 기초하여 제어 퓨즈부의 제어 퓨즈 상태 데이터를 래치하고, 제어 퓨즈 상태 데이터는 퓨즈가 절단되어 있는지의 여부를 나타낸다. 어드레스 판정부는 복수의 퓨즈부로부터의 퓨즈 상태 데이터가 모두 어드레스 비트 단위로 어드레스 비트와 일치하는지의 여부를 판정하고, 복수의 퓨즈부로부터의 퓨즈 상태 데이터가 모두 어드레스 비트 단위로 어드레스 비트와 일치할 때 용장 메모리 셀에의 액세스가 가능하도록 하는 가능 신호를 출력한다. 구동 회로는 제어 퓨즈 상태 데이터에 응답하여 어드레스 판정부를 구동한다. 이 경우, 기준 저항, 퓨즈 및 제어 퓨즈는 동일한 재료로 형성된다.
본 발명의 또 다른 형태를 성취하기 위해서, 용장 회로를 갖는 반도체 메모리 장치는 기준부, 퓨즈부 및 판정부를 포함ㅎ나다. 기준부는 기준 저항을 포함하며 기준 저항에 제1 전류를 공급한다. 퓨즈부는 퓨즈를 포함하며 퓨즈에 제2 전류를 공급하고, 제2 전류는 제1 전류에 비례한다. 판정부는 임계치와 퓨즈 양단의 전압 강하치를 비교하여 퓨즈가 절단되어 있는지의 여부를 판정한다. 이 경우, 판정부는 판정 기간 동안 제1 및 제2 전류의 상기 공급을 가능하게 한다. 또한, 기준 저항과 퓨즈는 동일한 재료로 형성되어 있다.
도 1은 종래의 퓨즈 판정 회로를 나타내는 도면.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 용장 회로의 일예의 기본 부분을 나타내는 개략 회로도.
도 3은 본 발명의 제1 실시예에 따른 용장 회로의 주변 구조를 나타내는 도면.
도 4의 (a) 내지 (f)는 본 발명의 제1 실시예에 따른 용장 회로의 동작을 설명하기 위한 파형도.
도 5는 퓨즈의 임계 저항의 전원 전압에 대한 의존성을 설명하는 개략도.
도 6은 본 발명의 제2 실시예에 따른 용장 회로를 나타내는 도면.
도 7은 본 발명의 제3 실시예에 따른 용장 회로를 나타내는 도면.
도 8은 본 발명의 제4 실시예에 따른 용장 회로를 나타내는 도면.
도 9의 (a) 내지 (d)는 본 발명의 제4 실시예에 따른 용장 회로의 동작을 나타내는 파형도.
도 10은 본 발명의 제5 실시예에 따른 용장 회로를 나타내는 도면.
도 11은 본 발명의 제6 실시예에 따른 용장 회로를 나타내는 도면.
도 12는 본 발명의 제7 실시예에 따른 용장 회로를 나타내는 도면.
도 13은 본 발명의 제8 실시예에 따른 반도체 메모리 장치의 용장 회로를 나타내는 도면.
도 14는 퓨즈부가 제공된 본 발명의 제9 실시예에 따른 반도체 메모리 장치를 나타내는 도면.
도 15는 본 발명의 제10 실시예에 따른 반도체 메모리 장치의 일 예를 나타내는 도면.
도 16은 기준부의 다른 예를 나타내는 도면.
<도면의 주요 부분에 대한 간단한 설명>
17, 18 : 인버터
20 : 기준부
22 : 퓨즈부
24 : 래치부
26, 36 : P 채널 MOS 트랜지스터
28 : P 채널 MOS 트랜지스터
30 : N 채널 MOS 트랜지스터
32 : N 채널 MOS 채널 트랜지스터
34 : 기준 저항
36 : P 채널 트랜지스터
38 : 트랜스퍼 게이트
40 : 퓨즈 윈도우
42 : 인에이블 퓨즈
101내지 108: 용장 퓨즈
440내지 448: 퓨즈 판정 회로
다음에, 본 발명의 용장 회로를 갖는 반도체 메모리 장치를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 용장 회로의 퓨즈 판정 회로의 기본 부분의 구조를 나타내는 개략도이다. 도 2를 참조하면, 퓨즈 판정 회로는 기준부(20), 퓨즈부(22) 및 래치부(24)로 구성된다.
기준부(20)는 P 채널 MOS 트랜지스터(26 및 36), N 채널 MOS 트랜지스터(30) 및 약 8㏀의 기준 저항(34)으로 구성된다. 퓨즈부(22)는 P 채널 MOS 트랜지스터(28), N 채널 MOS 채널 트랜지스터(32) 및 퓨즈(10)로 구성된다. 래치부(24)는 역병렬 접속된 인버터(17 및 18) 및 인버터(18)의 출력측 상에 삽입된 트랜스퍼 게이트(38)로 구성된다.
입력 단자(IN)는 N 채널 트랜지스터(30 및 32)의 게이트, P 채널 트랜지스터(36)의 게이트, 및 트랜스퍼 게이트(38)의 P 채널 트랜지스터 측 상의 게이트에 접속되어 있다. 또한, 입력 단자(IN)는 인버터를 거쳐 트랜스퍼 게이트(38)의 N 채널 트랜지스터 측 상의 게이트와 접속되어 있다.
기준부(20)에서의 P 채널 트랜지스터(26 및 36)의 소스는 3V의 전원 전압(Vcc)와 접속되어 있다. 기준 저항(34)의 일 단부는 N 채널 트랜지스터(30)의 소스와 접속되고, 그 다른 단부는 접지와 접속되어 있다. P 채널 트랜지스터(26)는 게이트와 드레인이 서로 접속되어 있으며, 퓨즈부(22)의 P 채널 트랜지스터(28)와 함께 전류 미러 회로를 형성한다. 전류(I1)는 P 채널 트랜지스터(26)을 통해 흐르며, 트랜지스터(26) 자체의 전류 특성, 전원 전압(Vcc) 및 기준 저항(34)에 기초하여 결정된다. 전류(I2)는 P 채널 트랜지스터(28)를 통해 흐르며 트랜지스터(28)와 트랜지스터(26)와의 크기비에 비례한다. P 채널 트랜지스터(26)의 게이트 전압(Vg)는 기준 저항(34)의 저항치와 전류(I1)의 곱과 동일하며 전원 전압(Vcc)의 절반, 즉 약 1.5V이다. 이런 방법으로, P 채널 트랜지스터(26)는 레벨 시프터로서 기능하여 전원 전압(Vcc)를 소정의 전압으로 감소시킨다.
퓨즈부(22)의 P 채널 트랜지스터(28)의 소스는 전원 전압(Vcc)와 접속되어 있다. N 채널 트랜지스터(32)의 소스는 퓨즈 윈도우의 대응 퓨즈(10)와 접속되어 있다. 퓨즈(10)의 다른 단부는 접지와 접속되어 있다. P 채널 트랜지스터(28)는 정전류원을 형성한다. 이 정전류원으로부터 흐르는 DC 전류를 감소시키기 위해서, P 채널 트랜지스터(28)는 상술한 바와 같이 기준부(20)의 P 채널 트랜지스터(26)와 함께 전류 미러 회로를 형성한다. 그 결과, P 채널 트랜지스터(28)의 게이트는 전원 전압(Vcc)와 접지 전압 사이의 중간 레벨에서 구동될 수 있다. 따라서, 이런 전류 미러 회로 구조를 채용하게 되면, 퓨즈의 임계 저항의 전원 전압과 온도에 대한 의존성이 후술하는 바와 같이 작아질 수 있다.
래치부(24)의 인버터(17)의 출력은 출력 단자(OUT)와 접속되며 또한 인버터(18) 및 트랜스퍼 게이트(38)를 거쳐 인버터(17)의 입력과 접속되어 있다.
도 3은 도 2에서 나타낸 퓨즈 판정 회로가 설치되어 있는 용장 회로의 구조를 나타내는 도면이다. 이 실시예에서, 8개의 어드레스 신호가 공급되는 경우를 예로서 설명한다. 그러나, 본 발명은 이 실시예에만 제한되는 것은 아니다.
하나의 인에이블 퓨즈(42)와 8개의 용장 퓨즈(101내지 108)가 퓨즈 윈도우(40)에 배열된다. 인에이블 퓨즈(42)는 메모리 셀이 용장 메모리 셀로 대체되었는지의 여부를 설정하기 위해 사용된다. 도 3의 퓨즈 판정 회로(440내지 448)는 퓨즈(42 및 101내지 108)와 접속되어 있다. 퓨즈 세트 신호 FST는 퓨즈 판정 회로 각각의 입력 단자(IN)에 공급된다. SDRAM에서, 명령(MDRS) (모드 레지스터 세트) 신호는 일반적으로 사용 전의 모드 세팅을 위해 사용자에 의해 공급된다. FST 신호는 MDRS 신호로부터 생성된 원샷 펄스 신호이며 그 펄스 지속 기간은 약 30㎱이다. FST 신호는 전원이 메모리 장치에 대해 턴온될 때 출력되며 전자 장비는 리세트 신호를 출력한다. FST 신호는 퓨즈의 온/오프 상태를 결정하기 위해 사용되는 트리거 신호이다.
용장 회로에서, P 채널 트래지스터(49) 및 N 채널 트랜지스터(480)가 전원 전압(Vcc)와 접지 사이에 직렬 접속되어 있다. 프리챠지 신호 PRE가 P 채널 트랜지스터(49)의 게이트에 공급된다. 인에이블 퓨즈(42)의 퓨즈 판정 회로(440)의 출력이 N 채널 트랜지스터(480)의 게이트에 공급된다. P 채널 트랜지스터(49) 및 N 채널 트랜지스터(480) 간의 노드(50)가 N 채널 트랜지스터(481)의 드레인에 접속되어 있다. N 채널 트랜지스터(481내지 488)의 소스는 접지에 접속된다. 어드레스 신호(A1 내지 A8) 및 퓨즈 판정 회로(441내지 448)의 출력이 배타적 OR(EXOR) 게이트(461내지 468)에 각각 공급된다. 퓨즈 판정 회로(441내지 448)로부터 출력된 래치 데이터와 메모리 구동 셀에 공급된 어드레스 신호(A1 내지 A8)는 각각 EXOR 회로(461내지 468)에서 배타적 OR(EXOR) 연산되게 된다.
EXOR 회로(461내지 468)는 2개의 입력 로직 레벨이 서로 일치할 때 N 채널 트랜지스터(481내지 488)의 게이트에 로우 레벨 신호를 출력하고, 2개의 입력 로직 레벨이 서로 일치하지 않을 때 하이 레벨 신호를 출력한다. EXOR 회로(461내지 468)의 출력 및 퓨즈 판정 회로(440)의 래치 데이터는 N 채널 MOS 트랜지스터(480내지 488)를 통해 배선 OR 방식으로 노드(50)에 접속되어 있다. 배선 OR 노드(50)는 용장 회로의 용장 판정 회로 (도시안됨)에 접속되어 있다.
다음에, 도 3에서 나타낸 용장 회로의 동작을 설명한다.
먼저, 초기 설정시에, FST 신호가 하이 레벨 신호로 설정되면, 퓨즈 판정 회로(440내지 448)는 각각 퓨즈(42 및 100내지 108)의 온/오프 상태를 판정하고 그 판정된 온/오프 상태에 대응하는 레벨을 출력 단자(OUT)으로부터 출력한다.
다음에, 어드레스 판정 인에이블링 신호로서의 프리챠지 신호 PRE가 로우 레벨로 설정되어 판독 동작 또는 기록 동작을 거치게 되면, P 채널 MOS 트랜지스터(49)가 턴온되고 노드(50)가 하이 레벨로 된다.
다음에, 어드레스 신호(A1 내지 A8)는 EXOR 회로(461내지 468)에 공급되고 어드레스 신호(A1 내지 A8)가 각각 퓨즈 판정 회로(441내지 448)의 출력과 각각 일치하는지의 여부가 판정된다. 공급된 어드레스 신호(A1 내지 A8)와 퓨즈 판정 회로(441내지 448)의 모든 출력이 서로 일치하면, 모든 EXOR 회로(461내지 468)가 출력에서 로우 레벨로 된다. 즉, 모든 N 채널 MOS 트랜지스터가 턴오프되어 있기 때문에, 노드(50)가 하이 레벨에 유지되게 된다. 어느 어드레스 신호(A1 내지 A8)나 퓨즈 판정 회로(441내지 448)의 출력 중 대응하는 것과 서로 일치하지 않으면, EXOR 회로(461내지 468) 중 대응하는 것이 하이 레벨로 된다. 결과적으로, 이 EXOR 회로와 접속된 N 채널 MOS 트랜지스터가 턴온된다. 따라서, 노드(50)가 로우 레벨로 된다. 또한, 메모리 장치의 용장 회로를 사용하지 않으면, 인에이블 퓨즈(42)가 컷오프되어 퓨즈 판정 회로(440)의 출력이 하이 레벨로 된다. 따라서, 퓨즈 판정 회로(440)와 접속된 N 채널 MOS 트랜지스터(480)가 턴온되어 있기 때문에, 노드(50)는 로우 레벨로 된다. 이런 방법으로, 용장 회로는 퓨즈에 설정된 상태와 공급된 어드레스를 비교하여 일치/비일치를 판정한다.
어드레스 판정 회로의 출력으로서 배선 OR 노드(50)는 메모리 장치의 용장 회로의 어드레스 판정 회로(도시안됨)와 접속되어 있으며 액세스된 어드레스 신호가 용장 메모리 셀로 대체되었는지를 판정한다.
다음에, 도 2의 퓨즈 판정 회로의 동작을 도 4의 (a) 내지 (f)의 파형도를 참조하여 이하 설명한다. 상술된 모드 레지스터 명령(MDRS)로부터 생성된, 도 4의 (a)에서 나타낸 약 30㎱의 기간을 갖는 원샷 FST 신호는 입력 단자(IN)에 공급된다. 이 때, FST 신호가 하이 레벨로 설정되는 기간 동안 N 채널 트랜지스터(30 및 32)가 턴온되고, P 채널 트랜지스터(36)가 턴오프되고 트랜스퍼 게이트(38)가 턴오프된다.
다음의 설명에서는, 이해를 용이하게 하기 위해서 N 채널 트랜지스터(30 및 32)의 온 저항을 충분히 작게 하였다.
기준부(20)에서, N 채널 트랜지스터(30)는 턴온되고 P 채널 트랜지스터(36)은 턴오프되므로 P 채널 트랜지스터(26)가 턴온된다. 또한, 전류(I1)은 기준 저항(34)을 통해 흐른다. 그 결과, 도 4의 (b)에서 나타낸 바와 같이 노드(A)의 전압은 전원 전압(Vcc)에서 강하하여 전원 전압(Vcc)와 접지 전위의 중간 레벨, 예를 들어 1.3V에 고정된다. 따라서, 정전류원으로서 기능하는 P 채널 트랜지스터(28)가 턴온된다.
이하에서는, 퓨즈(10)가 온 상태에 있는 경우 (Ⅰ), 퓨즈가 오프 상태에 있는 경우 (Ⅱ), 퓨즈가 60㏀의 부분 절단 상태에 있는 경우 (Ⅲ), 및 퓨즈가 100㏀인 부분 절단 상태에 있는 경우 (Ⅳ)를 각각 설명한다.
(Ⅰ) 퓨즈가 온 상태에 있는 경우
퓨즈의 온 상태에서, 정전류원으로서의 P 채널 트랜지스터(28)에는 노드(A)의 중간 레벨의 전압에 따라서 DC 전류(I2)가 흐른다. DC 전류(I2)는 관통 전류이다. 여기에서, P 채널 트랜지스터(26 및 28)의 크기 비율, 즉 게이트 폭은 10:1이고, 기준 저항(34)은 6.5㏀이고 N 채널 트랜지스터(30 및 32)에는 전압 강하가 없다고 가정한다. 이 경우, 전류(I1)는 기준 저항(34)을 통해 흐르며 0.2㎃(=1.3V/6.5㏀)이 된다.
P 채널 트랜지스터(26 및 28)는 전류 미러 회로를 형성하고 전류(I2)는 전류(I1)에 비례한다. 이런 이유로, DC 전류(I2)는 기준 저항(34)을 통해 흐르는 전류의 약 1/10이 되는 약 20㎂이 된다. 판정 노드(B)의 전압은 P 채널 트랜지스터(28)의 온 전류와 퓨즈(10)의 저항값의 곱으로서 결정된다. 퓨즈가 온 상태에 있을 때의 저항값이 3.3㏀라고 가정하면, 판정 노드(B)의 전압은 20㎂의 온전류와 3.3㏀의 곱인 0.1V로 설정된다. 즉, 도 4의 (c)에서 나타낸 바와 같이, 노드(B)는 인버터(17)에서 반전된 로우 레벨에 설정된다. 그 결과, 도 4의 (d)에 나타낸 바와 같이, 출력 단자(OUT)가 하이 레벨로 된다. 입력 단자(IN)의 FST 신호가 로우 레벨로 설정되면, P 채널 트랜지스터(26 및 28) 및 N 채널 트랜지스터(30 및 32)가 턴오프되어 퓨즈 판정이 정지된다. 트랜스퍼 게이트(38)가 턴온되므로 판정 노드(B)의 전압이 래치되게 된다. 래치된 데이터, 즉 출력 단자(OUT)의 데이터가 하이 레벨이기 때문에, 퓨즈는 온 상태에 있는 것으로 판정된다.
또한, FST 신호가 로우 레벨로 설정되면, 퓨즈 판정부(22)의 N 채널 트랜지스터(32)가 턴오프되어 퓨즈(10)를 통해 흐르는 DC 전류(I2)가 차단되게 된다. 뒤이은 판정 처리는, 퓨즈가 온 또는 오프 상태에 있는지의 여부에 대한 판정이 FST 신호의 공급에 응답하여 실행될 수 있고 그 판정 결과가 래치부(24)에 유지되기 때문에 불필요하다. 따라서, 메모리 장치가 액세스될 때 마다 퓨즈를 통해 관통 전류가 흐르는 경우가 없기 때문에, 소모 전류를 크게 감소시킬 수 있다.
(Ⅱ) 퓨즈가 오프 상태에 있는 경우
퓨즈가 오프 상태에 있어 저항 값이 무한대일 때, 판정 노드(B)는 도 4c에서 나타낸 바와 같이 하이 레벨로 된다. 그 결과, 도 4의 (d)에서 나타낸 바와 같이, 인버터(18)는 출력 단자(OUT)가 로우 레벨로 설정되도록 반전된다. 입력 단자(IN)의 FST 신호가 로우 레벨로 설정되면, 퓨즈 판정이 정지되고, 다음에 트랜스퍼 게이트(38)가 데이터를 래치하도록 턴온된다. 래치된 데이터는 로우 레벨이기 때문에, 퓨즈는 오프 상태에 있는 것으로 결정된다.
(Ⅲ) 퓨즈가 60㏀의 부분 절단 상태에 있는 경우
퓨즈가 부분 절단 상태에 있을 때, 온 상태에 있는 퓨즈에서와 같이, 적은 DC 전류(I2)가 퓨즈(10)를 통해 흐르게 된다. 이 때, 노드(B)의 전압은 P 채널 트랜지스터(28)의 온 전류와 퓨즈(10)의 저항값의 곱에 근거하여 결정된다. 이제 부분 절단 상태에 있는 퓨즈의 저항값을 60㏀라고 가정한다. 이 경우, 출력 단자(OUT)의 전압은 온 전류와 60㏀의 곱에 기초하여 결정되는 판정 노드(B)의 전압에 따라 하이 레벨이나 로우 레벨로 된다. 즉, 노드(B)의 전압이 인버터(17)의 임계치를 초과하면, 출력 단자(OUT)가 로우 레벨로 된다. 노드(B)의 전압이 인버터(17)의 임계치를 초과하지 않으면, 출력 단자(OUT)가 하이 레벨로 된다. 예를 들어, 인버터(17)의 임계치가 전원 전압(Vcc)의 1/2로 설정된 것으로 가정되면, 전원 전압(Vcc)가 3V일 때 임계치는 1.5V가 된다. 또한, 이 예에서, P 채널 트랜지스터(28)는 이상적 정전류원으로 퓨즈(10)의 저항 값에 따라 변하지 않는다고 가정한다.
한편, 판정 노드(B)의 전압은 P채널 트랜지스터(28)의 온 전류(I2)와 퓨즈의 저항값의 곱, 즉 1.3V (=20㎂ ×60㏀)이 된다. 따라서, 입력 값이 임계치 보다 작기 때문에, 인버터(17)는 출력 단자(OUT)를 하이 레벨로 설정한다. 입력 단자(IN)의 FST 신호가 로우 레벨로 설정되면, 퓨즈 판정은 정지된다. 그 결과, 트랜스퍼 게이트(28)는 데이터를 래치하도록 턴온된다. 출력된 래치 데이터가 하이 레벨이고 따라서 퓨즈는 온 상태에 있는 것으로 판정된다.
(Ⅳ) 퓨즈가 100㏀의 부분 절단 상태에 있는 경우
퓨즈가 100㏀의 부분 절단 상태에 있고 판정 기간 동안 판정 노드(B)의 전압은 도 4의 (f)에서 나타낸 바와 같이 약 2.0V로 설정된다. 이 값은 인버터(17)의 임계치로서 1.5V 이하이고, 출력 단자(OUT)은 로우 레벨로 된다. 입력 단자(IN)의 FST 신호가 로우 레벨로 설정되면, 퓨즈 판정이 정지된다. 다음에, 트랜스퍼 게이트(38)가 턴온되어 판정 노드(B)의 전압이 래치된다. 출력된 래치 데이터는 로우 레벨이고 따라서 퓨즈는 오프 상태에 있는 것으로 판정된다.
여기에서, 퓨즈(10)가 온 또는 오프 상태에 있는지를 인버터(17)가 판정할 때 사용되는 기준값으로서의 퓨즈(10)의 저항값을 임계 저항으로 한다. 상술된 예에서, P 채널 트랜지스터(28)의 온 전류(I2)가 20㎂일 때, 임계 저항은 판정 노드(B)의 전압이 인버터(17)의 임계치로서 1.5V로 설정될 때의 퓨즈(10)의 저항값으로, 75㏀(=1.5V/20㎂)이 된다.
도 2에서 나타낸 퓨즈 판정 회로에서는, 퓨즈의 임계 저항의 전원 전압과 온도에 대한 의존성이 작아지는 이유를 이하 설명한다.
도 5는 퓨즈 저항과 기준 저항의 전원 전압에 대한 의존성을 설명하는 개략도이며 도 2의 구조의 주요부만을 도시하고 있다. 도 5를 참조하면, 전원 전압(Vcc)는 기준부(20)를 통해 흐르는 전류(I1)가 증가하도록 크게 만들어진다. 이 경우, 기준 저항(34)에서의 전압 강하는 커지므로, 퓨즈 판정부(22)의 P 채널 트랜지스터(28)의 게이트 전압(Vg)가 하이 레벨로 된다. 반대로, 전류(I1)이 감소하면, 게이트 전압(Vg)이 로우 레벨로 된다. 그 결과, P 채널 트랜지스터(28)의 게이트와 소스 간의 전압(Vgs)의 변화는 전원 전압(Vcc)가 변할 때 억제될 수 있다. 따라서, 전원 전압(Vcc)이 변해도, 트랜지스터(28)의 온 저항은 도 1에서 나타낸 트랜지스터(14)와는 달리, 크게 변하지 않는다. 이러한 방법으로, 온 저항과 퓨즈의 저항의 비율이 크게 변하지 않기 때문에, 퓨즈의 임계 저항의 전원 전압에 대한 의존성이 작아진다.
전원 전압(Vcc)이 변하면, 도 5의 본 발명의 용장 회로와 도 1의 종래의 용장 회로에서 게이트와 소스 간의 전압(Vgs)과 퓨즈 임계 저항의 변화의 시뮬레이션 결과를 다음 표 1에서 나타낸다.
Vgs 임계 저항
Vcc 본 발명 종래예 본 발명 종래예
2.5V 1.62V 2.5V 100㏀ 120㏀
2.9V 1.66V 2.9V 90㏀ 100㏀
3.7V 1.86V 3.7V 75㏀ 65㏀
5.0V 1.88V 5.0V 65㏀ 50㏀
전원 전압(Vcc)이 2.5 내지 5.0V의 범위에서 변하면, 종래의 회로에서 게이트와 소스 간의 전압(Vgs)는 2.5V 내지 5.0V의 범위 내에서 변하게 된다. 그러나, 본 발명의 용장 회로에서는, 1.62 내지 1.88 V의 적은 범위로 변화가 억제된다.
또한, 임계 저항 변화가 종래 회로에서 120 내지 50㏀의 범위 내에 있다. 그러나, 본 발명의 용장 회로에서, 임계 저항 변화는 100 내지 65 ㏀의 범위 내에 있다. 예를 들어, 퓨즈(10)의 저항 값은 퓨즈 판정 회로가 제조 테스트 단계시에 2.9V의 전원 전압(Vcc)에서 테스트될 때 110㏀로 가정된다. 110㏀의 퓨즈 저항값은 본 발명에서의 90㏀의 임계 저항값과 종래 예에서의 100㏀의 임계 저항값 보다 크기 때문에, 퓨즈 판정 회로는 퓨즈(10)가 오프 상태에 있다고 판정한다.
다음에, 이 메모리 장치는 전자 장비 내에 결합되고 2.5V의 전원 전압이 사용된다고 가정한다. 본 발명에서, 퓨즈 판정 회로는 110㏀의 퓨즈 저항값이 100㏀의 임계 저항값 보다 크기 때문에, 오프 상태에 있는 것으로 판정된다. 그러나, 종래예에서는, 110㏀의 퓨즈 저항값이 120㏀의 임계 저항값보다 작기 때문에, 퓨즈 판정 회로는 온 상태에 있는 것으로 판정된다. 이런 방법으로, 종래 예에서 제조 테스트 단계와 실질적 이용 단계 사이에 사용 조건이 다를 때 퓨즈 판정 회로의 불량 판정이 있을 수 있다. 메모리 장치에서, 메모리 셀이 용장 메모리 셀로 대체되어야 하는 것에도 불구하고 메모리 셀이 용장 메모리 셀로 대체되지 않는 경우가 있다. 따라서 통상의 판독 및 기록 동작을 실행하는 것이 불가능하다.
종래의 예에서, P 채널 트랜지스터(14)의 온 저항의 온도 계수와 퓨즈(10)의 저항의 온도 계수는 항상 서로 일치하는 것이 아니므로 임계 저항의 온도에 대한 의존성이 커지게 된다. 따라서, 불량 판정이 전원 전압의 경우에서와 같이 실행될 가능성이 있다. 한편, 퓨즈(10)와 기준 저항(34)이 동일한 재료로 만들어지면, 퓨즈 저항과 기준 저항(34)이 온도 변화에 따라 동일한 방향으로 시프트되게 된다. 이것은 이들 저항 값의 온도 계수가 도 5의 퓨즈 판정 회로에서 동일하기 때문이다. 따라서, 본 발명에서는, 퓨즈(10)의 임계 저항의 온도에 대한 의존성을 작게 설정할 수 있고, 이로 인해 불량 판정의 가능성이 감소하게 된다.
상술한 바와 같이, 본 발명의 용장 회로의 퓨즈 판정 회로에 따르면, 퓨즈의 임계 저항의 전압과 온도에 대한 의존성이 작아질 수 있다.
더구나, 트랜스퍼 게이트(38)는 인버터(17 및 18) 사이의 피드백 루프에 설치되고 트랜스퍼 게이트(38)는 판정 기간 동안 턴오프된다. 따라서, 인버터(18)의 출력 전류는 퓨즈(10)를 통해 전혀 흐르지 않으므로 퓨즈 판정은 정전류(I2)에 기초하여 정확히 실행될 수 있다. 래치부(52)는 트랜스퍼 게이트(38)가 설치되어 있지 않을 때 안정 상태로 설정되기 때문에, 에너지와 시간이 이 상태의 반전을 위해 필요하다. 그러나, 본 발명에서는, 트랜스퍼 게이트(38)가 판정 기간 동안 턴오프되도록 설치된다. 따라서, 인버터(17)는 인버터(18)의 출력의 영향을 받지 않고 고속으로 판정 노드(B)의 전압을 결정할 수 있다.
본 발명의 제2 내지 제7 실시예에 따른 퓨즈 판정 회로를 이하 설명한다. 도 6 내지 도 12는 도 2에서와 같이 기본 부분만을 나타낸다.
도 6에서 나타낸 퓨즈 판정 회로는 래치부의 구조에서만 도 2에서 나타낸 퓨즈 판정 회로와 다르다. 즉, 도 6의 퓨즈 판정 회로의 래치부(52)는 역병렬로 접속된 인버터(17 및 18)로 구성된다. 제2 실시예에서, 퓨즈(10)을 통해 흐르는 전류는 트랜지스터(28)와 인버터(18)로부터 공급된다. 이들 전류로 인해 퓨즈(10) 양단의 전압이 인버터(17)의 임계치를 초과하면, 래치부(52)는 하이 레벨로 된다. 이 경우, 인버터(18)의 구동력은 트랜지스터(28)와 퓨즈(10)의 것과 비교하여 작다. 제2 실시예에서, 트랜스퍼 게이트(38)가 생략될 수 있기 때문에, 부품의 개수도 도 2의 제1 실시예와 비교하여 감소될 수 있다.
도 7의 퓨즈 판정 회로에서, 래치부(54)는 트랜스퍼 게이트(58)와 인버터(17 및 18)로 이루어진다. 트랜스퍼 게이트(58)는 드레인이 퓨즈(10)에 접속되어 있는 P 채널 트랜지스터로 이루어진다. 입력 단자(IN)에의 펄스 신호는 인버터(59)를 거쳐 P 채널 트랜지스터(58)의 게이트에 공급된다. 퓨즈 판정 회로에서, 퓨즈(10)가 온 상태 또는 부분 절단 상태에 있을 때, DC 전류는 판정 기간 동안 트랜지스터(28)와 인버터(18)로부터 퓨즈 판정부(22)를 통해 흐르게 된다. P 채널 트랜지스터(28)는 입력 단자(IN)에의 펄스 신호가 로우 레벨로 설정될 때 턴오프되기 때문에, 인버터(18)로부터는 어떤 전류도 흐르지 않는다. 그러나, 트랜스퍼 게이트(58)가 없으면, 래치부의 인버터(18)의 출력 DC 전류가 퓨즈(10)를 통해 흐르도록 부가된다. 그러나, 트랜스퍼 게이트(58)가 설치되기 때문에, 입력 단자(IN)에의 펄스 신호는 로우 레벨로 설정되므로 트랜스퍼 게이트(58)는 DC 전류를 차단하도록 턴오프된다. 트랜스퍼 게이트가 N 채널 트랜지스터의 트랜스퍼 게이트 또는 CMOS 트랜스퍼 게이트일 수 있음에 유의해야 한다. N 채널 트랜지스터가 사용되면, 인버터(59)는 불필요하다. 본 실시예에서, 상술된 퓨즈 판정 회로와 달리 N 채널 트랜지스터(32)가 없기 때문에, 래치부(54)의 판정 노드(B)의 전압은 트랜지스터(32)로 인해 전압 강하의 영향 없이 정확하게 결정될 수 있다.
도 8의 퓨즈 판정 회로는 기준부(60)의 구조에서만 도 7의 퓨즈 판정 회로와 다르다. 기준부(60)는 P 채널 트랜지스터(26) 및 기준 저항(34)으로 이루어진다. 입력 단자(IN)는 기준 저항(34)의 일 단부와 트랜스퍼 게이트(58)의 게이트와 접속되어 있다. P 채널 트랜지스터(58)는 N 채널 트랜지스터 또는 CMOS 트랜스퍼 게이트일 수 있음에 유의해야 한다. 본 실시예에서, N 채널 트랜지스터(30)와 인버터(59)가 생략될 수 있기 때문에, 도 7의 퓨즈 판정 회로의 효과에 부가하여, 퓨즈 판정 회로의 면적이 더욱 감소될 수 있는 효과가 있다.
도 9의 (a) 내지 (d)는 도 8의 용장 회로의 동작을 설명하는 파형도이다. 도 9의 (a) 및 (b)를 참조하면, 입력 단자(IN)에의 펄스 신호가 로우 레벨로 설정되면, 노드(A)의 전압은 전원 전압(Vcc)와 접지 전압 사이에 중간 레벨로 강하된다. 그 결과, P 채널 트랜지스터(28)가 턴온되고 또한 P 채널 트랜지스터(58)가 턴온된다 퓨즈(10)가 온 상태에 있을 때, 판정 노드(B)의 전압은 임계치 보다 작고, 출력 단자(OUT)은 하이 레벨이 된다. 퓨즈(10)가 오프 상태에 있을 때, 도 9의 (c) 및 (d)에서 나타낸 바와 같이 판정 노드(B)의 전압은 임계치 보다 크고 출력 단자(OUT)은 로우 레벨이 된다. 이 때, 입력 단자의 펄스 신호는 하이 레벨로 설정되어 트랜지스터(26, 28, 58)가 턴오프되므로, 노드(A)의 전압은 하이 레벨로 설정되고[도 9의 (b)] 전류는 퓨즈(10)를 통해 흐르지 않는다. 또한, 노드(B)의 전압은 바로 이전 상태에서 0V일 때 0V로 유지된다. 또한, 노드(B)의 전압은 바로 이전의 상태에서 중간 전압일 때 퓨즈(10)을 통해 노드(B)의 전하의 방전에 따라 점차 0V에 접근하게 된다. 또한, 래치부(54)는 판정 기간 동안 한 상태를 유지한다.
상기 실시예에서, 전류 미러 회로의 트랜지스터는 P 채널 트랜지스터이다.그러나, N 채널 트랜지스터를 사용하는 것이 가능하다. 전류 미러 회로가 N 채널 트랜지스터로 이루어진 제5 내지 제7 실시예에 따른 퓨즈 판정 회로를 도 10 내지 도 12에서 도시한다. 도 10은 도 6에 대응하는 회로이다. 도 11은 도 7에 대응하는 회로이다. 도 12는 도 8에 대응하는 회로이다.
도 6 내지 도 12에 나타낸 퓨즈 판정 회로의 예에서, 래치부는 역병렬로 접속된 인버터들로 이루어진다. 그러나, 래치부는 도 2에서 나타낸 래치부에서와 같이 트랜스퍼 게이트(8)를 포함한다. 이러한 트랜스퍼 게이트의 존재로, 입력 단자(IN)에의 펄스 신호에 응답하여 데이터를 확실하게 래치할 수 있다.
도 13은 래치부의 트랜스퍼 게이트(38)가 설치된 퓨즈 판정 회로를 나타낸다. 퓨즈 판정 회로는 기준부(20), 퓨즈부(22), 래치부(24) 및 래치부(24)와 퓨즈부(22) 사이에 배치된 스위칭 소자(68)로 이루어진다. 기준부(20)는 N 채널 MOS 트랜지스터(62), P 채널 MOS 트랜지스터(60) 및 기준 저항(34)으로 이루어진다. 퓨즈부(22)는 N 채널 MOS 트랜지스터(64) 및 퓨즈(10)로 이루어진다. 스위칭 소자(68)는 트랜스퍼 게이트(66)로 이루어진다. 래치부(24)는 역병렬로 접속된 인버터(17 및 18) 및 인버터(18)의 출력 측에 삽입된 트랜스퍼 게이트(38)로 이루어진다. 기준부(20)의 N 채널 트랜지스터(62)는 퓨즈 판정부(22)의 N 채널 트랜지스터(64)와 함께 전류 미러 회로를 형성한다.
상기 구조의 퓨즈 판정 회로의 동작은 상기 설명으로부터 충분히 이해될 수 있을 것이다. 따라서, 이하 동작을 간단히 설명한다.
약 30㎱의 원샷 FST 신호가 입력 단자(IN)에 공급되면, 트랜스퍼 게이트(66)는 FST 신호가 로우 레벨의 기간에 있을 동안 턴온되고, 트랜스퍼 게이트(38)는 턴오프된다. 이 때, 즉 퓨즈 판정 기간 동안, 판정 노드(B)의 전압이 트랜스퍼 게이트(66)를 거쳐 인버터(17)에 의해 반전되어 출력 단자(OUT)가 하이 레벨이나 로우 레벨로 설정되게 한다.
입력 단자(IN)의 FST 신호가 하이 레벨로 설정되면, 트랜스퍼 게이트(66)가 턴오프되고 트랜스퍼 게이트(38)가 턴온되어 판정 노드(B)의 전압을 래치한다. 또한, 트랜스퍼 게이트가 턴오프되어 있기 때문에 DC 전류는 인버터(18)로부터 퓨즈(10)로 전혀 흐르지 않는다. 따라서, 판정 노드(B)와 인버터(18)는 서로 경합하지 않는다. 따라서, 퓨즈의 임계 저항값이 이전의 래치 상태에서 변하게 되는 문제를 방지할 수 있다.
또한, 트랜스퍼 게이트(66)는 스위칭 소자가 되고 회로 특성 때문에 온 저항이 거의 없다. 따라서, 트랜스퍼 게이트(66)는 디자인 규칙싱 최소한의 크기를 가지면 충분하다. 따라서, 레이아웃 면적은 도 1과 관련하여 설명된 종래의 예와는 달리 증가하지 않는다.
다시 도 3을 참조하면, 각 퓨즈 판정 회로(441내지 448)가 기준부(20)에 설치된다(도 2). 그러나, 실재로는 레이아웃 면적을 감소시키기 위해서, 기준부(20)가 각 퓨즈부(441내지 448) 각각에 설치되지 않는다. 도 3의 구조를 갖는 블럭을 블럭 XRED라 한다. 도 14에서, 8개의 블럭(221 내지 228)이 접속되며 기준부(20)가 8개의 블럭에 제공된다.
도 15는 블럭 XRED를 포함하는 용장 회로의 특정 회로 예를 나타낸다. 즉, 하나의 기준부(20)가 어떤 기준부도 갖지 않는 72개의 퓨즈부에 설치된다. 도면에서, 기준부(20), 퓨즈부(22), 래치부(24), 및 EXOR 회로(46)는 각각 점선으로 둘러싸여 있다.
도 16은 도 14에서 나타낸 복수의 블럭 XRED에 설치될 수 있는 기준부의 다른 예를 나타내는 도면이다. 이 기준부에서, 전류 미러 회로의 P 채널 트랜지스터의 크기를 조정할 수 있다. 3개의 P 채널 트랜지스터(26-1, 26-2 및 26-3)가 스위칭 알루미늄층(70-1, 70-2, 및 70-3)에 의해 노드(A)의 전압 레벨을 조정하도록 설치된다. (이들 P 채널 트랜지스터(26-1, 26-2, 및 26-3)의 게이트 폭)/(게이트 길이 (W/L))의 값은 각각 8/0/8, 4/0.8 및 2/0.8이다. 스위칭 알루미늄층에 의해 W=2, 4, 6, 8, 10, 12 및 14중 하나를 선택할 수 있다. 노드(A)의 전압 레벨을 조정함으로써, 퓨즈를 통해 흐르는 전류를 조정할 수 있다. 따라서, 퓨즈의 임계 저항과 퓨즈의 소모 전력을 조정할 수 있다.
노드(A)의 전압 레벨의 조정은 전류 미러 회로의 트랜지스터의 크기의 조정에 부가하여, 기준 저항(34)의 크기를 조정하여 달성될 수 있음에 유의해야 한다.
상기 설명에서, 전원 전압(Vcc)은 외부에서 공급되거나, 외부 인가 전압을 강하하거나 상승함으로써 메모리 소자에서 생성될 수 있다. 또한, 본 발명은 트랜지스터의 유형을 변경하여 정의 극성이나 부의 극성의 전원에 적용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, (1) 퓨즈의 온/오프 상태의 판정의 기준 저항으로서 임계 저항의 전원 전압과 온도에 대한 의존성을 작게 할 수 있다. 즉, 전원 전압과 온도에 따른 임계 저항의 변화를 작게 할 수 있다.
또한, 종래 예에서, 전원 전압(Vcc)는 대 전류가 흐르도록 온 상태에서 퓨즈에 인가된다. 그러나, 본 발명에서, 퓨즈부의 전류 미러 회로의 트랜지스터의 게이트 레벨이 중간 레벨이기 때문에, 판정 기간 동안 퓨즈를 통해 흐르는 DC 전류가 작아져 전류 소모가 감소될 수 있게 할 수 있다.
또한, 전류 미러 회로 측의 트랜지스터의 크기와 기준 저항을 조정함으로써, 퓨즈의 임계 저항과 소모 전류를 조정할 수 있다. 퓨즈의 시트 저항, 트랜지스터의 능력, 트리머의 절단 능력이 제조 조건에 기초하여 결정된다. 따라서, 임계 저항과 소모 전류가 조정 가능하다는 점에서 전류 미러 회로를 사용하는 장점이 있다.
부가하여, 판정 노드와 래치부의 인버터 간의 경합을 방지할 수 있다. 또한, 레이아웃 면적을 축소할 수 있다.

Claims (32)

  1. 용장 회로를 갖는 반도체 메모리 장치에 있어서,
    기준 저항을 포함하며 상기 기준 저항에 제1 전류를 공급하는 기준부;
    퓨즈를 포함하고 상기 퓨즈에 제2 전류를 공급하는 퓨즈부 - 상기 제2 전류는 상기 제1 전류에 비례함 - ; 및
    임계치를 갖고, 상기 임계치 및 상기 퓨즈 양단의 전압 강하치에 기초하여 퓨즈 상태 데이터를 래치하는 래치부 - 상기 퓨즈 상태 데이터는 상기 퓨즈가 절단되었는지의 여부를 나타냄 -
    를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 기준부는 상기 제1 전류를 상기 기준 저항에 공급하는 제1 트랜지스터를 포함하고,
    상기 퓨즈부는 상기 제2 전류를 상기 퓨즈에 공급하는 제2 트랜지스터를 포함하고,
    전류 미러 회로는 상기 제1 트랜지스터와 상기 제2 트랜지스터를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 트랜지스터는 MOS 트랜지스터이고,
    상기 용장 회로는 전원선과 상기 제1 및 제2 MOS 트랜지스터의 게이트 사이에 제공된 제3 트랜지스터를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 MOS 트랜지스터의 상기 게이트는 상기 퓨즈 측의 소스와 드레인 중 하나에 접속되어 있는 용장 회로를 갖는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 트랜지스터는:
    병렬 제공된 복수의 제4 MOS 트랜지스터 - 상기 복수의 제4 MOS 트랜지스터의 게이트는 상기 제2 MOS 트랜지스터의 게이트에 접속되어 있음 - ; 및
    상기 복수의 제4 MOS 트랜지스터에 각각 제공된 복수의 스위치 - 상기 복수의 스위치 각각은 상기 복수의 제4 MOS 트랜지스터 중 대응하는 제4 MOS 트랜지스터의 상기 게이트와 상기 대응하는 제4 MOS 트랜지스터의 소스와 드레인 중 하나를 선택적으로 접속함 -
    를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 복수의 제4 MOS 트랜지스터는 게이트 폭과 게이트 길이의 여러 비율을 갖는 용장 회로를 갖는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 기준부는 상기 제1 트랜지스터와 상기 기준 저항 사이에 제공된 제1 스위칭 트랜지스터를 포함하고, 상기 제1 스위칭 트랜지스터는 검출 명령에 응답하여 턴온되고,
    상기 퓨즈부는 상기 제2 트랜지스터와 상기 퓨즈 사이에 제공된 제2 스위칭 트랜지스터를 포함하고, 상기 제2 스위칭 트랜지스터는 상기 검출 명령에 응답하여 턴온되는 용장 회로를 갖는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 검출 명령은 원샷 펄스 신호인 용장 회로를 갖는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 래치부는:
    입력부에서 상기 제2 트랜지스터와 상기 제2 스위칭 트랜지스터 사이의 노드에 접속되어 있는 제1 인버터; 및
    입력부에서 상기 제1 인버터의 출력에 접속되고 출력부에서 상기 제1 인버터의 입력에 접속되어 있는 제2 인버터
    를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 래치부는 상기 노드에서의 전압과 상기 제1 인버터의 상기 임계치에 기초하여 상기 퓨즈 상태 데이터를 래치하는 용장 회로를 갖는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 래치부는 상기 노드와 상기 제1 인버터의 상기 입력 사이에 제공되며, 상기 노드와 상기 제1 인버터의 상기 입력 사이의 경로를 상기 검출 명령에 응답하여 도전 상태로 설정하는 게이트 회로를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 래치부는 상기 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이에 제공되며, 상기 제1 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이의 경로를 상기 검출 명령에 응답하여 도전 상태로 설정하는 게이트 회로를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  13. 제1항에 있어서, 상기 기준 저항과 상기 퓨즈는 동일한 재료로 형성되어 있는 용장 회로를 갖는 반도체 메모리 장치.
  14. 반도체 메모리 장치에 있어서,
    기준 저항을 포함하며 상기 기준 저항에 제1 전류를 공급하는 기준부;
    어드레스 비트에 대해 각각 제공되고, 각각 퓨즈를 포함하며 상기 퓨즈에 제2 전류를 공급하는 복수의 퓨즈부 - 상기 제2 전류는 상기 제1 전류에 비례함 - ;
    상기 복수의 퓨즈부에 대해 각각 제공되며, 각각 임계치를 갖고 상기 복수의 퓨즈부 중 대응하는 퓨즈부의 퓨즈 상태 데이터를 상기 임계치와 상기 대응하는 퓨즈부의 상기 퓨즈 양단의 전압 강하치에 기초하여 래치하는 복수의 래치부 - 상기 퓨즈 상태 데이터는 상기 퓨즈가 절단되었는지의 여부를 나타냄 -
    를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 기준부는 상기 제1 전류를 상기 기준 저항에 공급하는 제1 트랜지스터를 포함하고,
    상기 복수의 퓨즈부 각각은 상기 제2 전류를 상기 퓨즈에 공급하는 제2 트랜지스터를 포함하고,
    전류 미러 회로는 상기 제1 트랜지스터와 상기 제2 트랜지스터를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제1 및 제2 트랜지스터는 MOS 트랜지스터이고,
    상기 반도체 메모리 장치는 전원선과 상기 제1 및 제2 MOS 트랜지스터의 게이트 사이에 제공된 제3 트랜지스터를 더 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제1 MOS 트랜지스터의 상기 게이트는 상기 퓨즈 측의 소스와 드레인 중 하나에 접속되어 있는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제1 트랜지스터는:
    게이트가 상기 제2 MOS 트랜지스터의 게이트에 접속되어 있는, 병렬 접속된 복수의 제4 MOS 트랜지스터; 및
    상기 복수의 제4 MOS 트랜지스터에 각각 제공되며, 각각 상기 복수의 제4 MOS 트랜지스터 중 대응하는 것의 상기 게이트와 상기 대응하는 제4 MOS 트랜지스터의 소스와 드레인 중 하나를 선택적으로 접속하는 복수의 스위치
    를 포함하는 반도체 메모리 장치.
  19. 제17항에 있어서, 상기 복수의 제4 MOS 트랜지스터는 게이트 폭과 게이트 길이의 여러 비율을 갖는 반도체 메모리 장치.
  20. 제15항에 있어서, 상기 기준부는 상기 제1 트래지스터와 상기 기준 저항 사이에 제공된 제1 스위칭 트랜지스터를 포함하고, 상기 제1 스위칭 트랜지스터는 검출 명령에 응답하여 턴온되고,
    상기 복수의 퓨즈부 각각은 상기 제2 트랜지스터와 상기 퓨즈 사이에 제공된 제2 스위칭 트랜지스터를 포함하고, 상기 제2 스위칭 트랜지스터는 상기 검출 명령에 응답하여 턴온되는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 검출 명령은 원샷 펄스 신호인 반도체 메모리 장치.
  22. 제20항에 있어서, 상기 복수의 래치부 각각은:
    입력부에서 상기 대응하는 퓨즈부의 상기 제2 트랜지스터와 상기 제2 스위칭 트랜지스터 사이의 노드에 접속되는 제1 인버터; 및
    입력부에서 상기 제1 인버터의 출력에 접속되고 출력부에서 상기 제1 인버터의 입력에 접속되는 제2 인버터
    를 포함하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 복수의 래치부 각각은 상기 대응하는 퓨즈부에서의 상기 노드에서의 전압과 상기 제2 인버터의 상기 임계치에 기초하여 상기 퓨즈 상태 데이터를 래치하는 반도체 메모리 장치.
  24. 제22항에 있어서, 상기 복수의 래치부 각각은 상기 대응하는 퓨즈부에서의 상기 노드와 상기 제1 인버터의 상기 입력 사이에 제공되며, 상기 검출 명령에 응답하여 상기 대응하는 퓨즈부에서의 상기 노드와 상기 제1 인버터의 상기 입력 사이의 경로를 도전 상태로 설정하는 게이트 회로를 더 포함하는 반도체 메모리 장치.
  25. 제22항에 있어서, 상기 복수의 래치부 각각은 상기 대응하는 퓨즈부에서의 상기 제1 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이에 제공되며, 상기 검출 명령에 응답하여 상기 대응하는 퓨즈부에서의 상기 제1 인버터의 상기 입력과 상기 제2 인버터의 상기 출력 사이의 경로를 도전 상태로 설정하는 게이트 회로를 더 포함하는 반도체 메모리 장치.
  26. 제14항에 있어서, 상기 기준 저항 및 상기 퓨즈는 상기 동일한 재료로 형성되는 반도체 메모리 장치.
  27. 제14항에 있어서,
    제어 퓨즈를 포함하며 상기 제어 퓨즈에 제3 전류를 공급하는 제어 퓨즈부 - 상기 제3 전류는 상기 제1 전류에 비례함 - ;
    임계치를 갖고 상기 제어 퓨즈부에서의 상기 임계치와 상기 제어 퓨즈 양단의 전압 강하치에 기초하여 상기 제어 퓨즈부의 제어 퓨즈 상태 데이터를 래치하는 래치부 - 상기 제어 퓨즈 상태 데이터는 상기 퓨즈가 절단되어 있는지의 여부를 나타냄 - ;
    상기 복수의 퓨즈부로부터의 상기 퓨즈 상태 데이터가 모두 어드레스 비트 단위로 상기 어드레스 비트와 일치하는지의 여부를 판정하고, 상기 복수의 퓨즈부로부터의 상기 퓨즈 상태 데이터가 모두 어드레스 비트 단위로 상기 어드레스 비트와 일치할 때 용장 메모리 셀에의 액세스가 가능하도록 하는 가능 신호를 출력하는 어드레스 판정부; 및
    상기 제어 퓨즈 상태 데이터에 응답하여 상기 어드레스 판정부를 구동하는 구동부
    를 포함하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 기준 저항, 상기 퓨즈 및 상기 제어 퓨즈는 상기 동일한 재료로 형성되는 반도체 메모리 장치.
  29. 용장 회로를 갖는 반도체 메모리 장치에 있어서,
    기준 저항을 포함하며 상기 기준 저항에 제1 전류를 공급하는 기준부;
    퓨즈를 포함하며 상기 퓨즈에 제2 전류를 공급하는 퓨즈부 - 상기 제2 전류는 상기 제1 전류에 비례함 - ; 및
    임계치와 상기 퓨즈 양단의 전압 강하치를 비교하여 퓨즈가 절단되어 있는지의 여부를 판정하는 판정부
    를 포함하는 용장 회로를 갖는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 판정부는 판정 기간 동안 상기 제1 및 제2 전류의 상기 공급을 가능하게 하는 용장 회로를 갖는 반도체 메모리 장치.
  31. 제29항에 있어서, 상기 기준 저항과 상기 퓨즈는 상기 동일한 재료로 형성되어 있는 용장 회로를 갖는 반도체 메모리 장치.
  32. 제1항에 있어서, 상기 퓨즈부와 상기 래치부 사이에 제공되어 상기 퓨즈가 절단되어 있는지의 여부를 판정하기 위해 판정 주기 동안 상기 퓨즈부를 상기 래치부에 접속하는 스위칭 회로를 더 포함하는 용장 회로를 갖는 반도체 메모리 장치.
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