CN100459127C - 半导体集成电路 - Google Patents

Abstract

鉴于在不增加安装到半导体集成电路上的电压产生电路中芯片占据面积的情况下而控制输入电源时的过冲，内部电压产生电路包括利用从外部输送的第一电压产生第二电压的电压产生电路和用于产生对应于第二电压的第三电压的输出缓冲器。第三电压用做内部电路的工作电源。而且，还提供用于使第二电压的输出节点导通到预定电位的第一开关和用于响应第一电压的输入而接通第一开关一预定时间周期的控制电路。输出缓冲器的输出端不被箝位，而是在前级的电压产生电路的输出被箝位到预定电压。与输出缓冲器的输出晶体管相比，用于箝位电压的第一开关的晶体管显著减小了尺寸。相应地，没有扩大芯片占据面积。

Description

半导体集成电路

相关申请的交叉参考

本申请要求在2003年10月17日申请的日本专利申请No.2003-358539的优先权，这里引证该申请的内容供本申请参考。

发明背景

本申请涉及一种在接通恒定电压产生电路的电源时的过冲控制技术，例如，本发明涉及一种能有效地适用于其中装载了用于产生内部电压的逐级下降电压产生电路的微型计算机等的技术。

作为在接通其电源电压时控制恒定电压产生电路中的过冲的技术，提供一种箝位晶体管，以便通过在接通电源时使输出缓冲器的输出端只在预定时间周期内导通到地电压而实现箝位到恒定电压电路，例如，包括用以接收标准电压作为参考电位的差分放大电路和通过负反馈连接到差分放大电路的输出缓冲器(输出级电路)，用于进行电流输出操作。当接通电源时产生的相关输出端的过冲可以使用这种箝位晶体管(专利文献1中的图1)来控制。此外，可以通过提高接通电源时差分放大电路的操作速度(专利文献1中的图2)和通过关断输出缓冲器的电流输送晶体管电路来控制过冲。还可以另外列举专利文献2，作为用于通过给低电压产生电路的输出缓冲器的输出提供箝位晶体管来防止过冲的技术。

[专利文献1]

日本未审专利公报No.平10(1998)-214121

[专利文献2]

日本未审专利公报No.2001-358575(图2)

发明内容

本发明的发明人已经研究了当接通电源时恒定电压产生电路中的过冲的控制。在通过接通电源电压从前级接收输入而使每个电路的输出升高时产生这种过冲，因为输出的升高因每个电路的输出和电源电压之间的容性耦合而受到电源的影响。该容性耦合例如通过输出晶体管的源极和漏极之间的寄生电容形成。输出缓冲器必须具有大量电流输送能力，因为它具有输送内部电路的工作电源的功能。就是说，采用极大尺寸的输出晶体管。因而，箝位晶体管必须由与其对应的大尺寸晶体管形成。原因是箝位晶体管必须具有等效于输出缓冲器的大电流驱动能力。基于这个观点，本发明的发明人发现了下列问题：设置在输出缓冲器的输出级中的箝位晶体管也类似于输出晶体管那样变得尺寸非常大，因此由这种箝位晶体管所占据的面积也变得非常大。此外，为了防止过冲而在输出缓冲器的输出级中提供箝位晶体管不利于低功耗的实现，因为具有大电流驱动能力的输出缓冲器和箝位晶体管同时接通，从而彼此牵引电源电流，由此产生大的直通电流。而且，本发明的发明人还发现当从低功耗的观点出发将小工作电流分配给前级中的前置缓冲器时，在控制过冲之后使输出电压稳定化需要更长的时间。

本发明的目的是为了控制或减轻在接通电源时产生的过冲，而不增加安装在半导体集成电路中的电压产生电路中的芯片占据面积。

本发明的另一目的是为了控制或减轻在接通电源时产生的过冲，而不增加安装在半导体集成电路中的电压产生电路中的直通电流。

本发明的再一目的是为了控制或减轻在接通电源时产生的过冲，而在安装在半导体集成电路中的电压产生电路中在接通电源电压之后为了稳定输出电压不需要较长时间。

通过本说明书中的详细说明及其附图使本发明的前述和其它目的和新的特征更明显。

下面将简要介绍本申请中公开的发明当中的典型发明。

在包括内部电压产生电路(2)和通过从内部电压产生电路接收工作电源电压的供给而操作的内部电路(3)的半导体集成电路中，内部电压产生电路包括用于由从半导体集成电路外部供给的第一电压(Vext)产生第二电压(Vref)的电压产生电路(10)和用于产生对应于第二电压的第三电压(Vint)的输出缓冲器(11)，并且该第三电压将作为工作电源电压输送给内部电路。而且，还提供用于使第二电压的输出节点导通到预定电位的第一开关(15)和用于响应第一电压而接通第一开关一预定时间周期的控制电路。预定电压例如是该电路的地电压。

根据上述装置，由于在接通了由第一电压产生的工作电源电压时输出缓冲器的输出端没有被箝位到预定电位而前级的电压产生电路的输出被箝位到预定电压，因此用于箝位电压的第一开关中的晶体管的尺寸可以比输出缓冲器中的输出晶体管的尺寸显著减小，并且不会导致芯片的占据面积增加。由于在接通电源电压时因来自前级的输入而使每个电路的输出升高时，利用第一开关通过输出缓冲器输入级的箝位操作控制输出缓冲器的输出的升高。因此，即使因输出缓冲器的输出和电源电压之间的容性耦合而使电源电压的升高影响了输出缓冲器的输出，也不会发生过冲。因而，可控制或减轻假设为内部电路的电源电压的第三电压的过冲。由于不需要使用大尺寸晶体管的开关用于将输出缓冲器的输出箝位到预定电位，因此当接通电源电压时在电压产生电路中不会增加直通电流，而且在接通电源电压之后不需要较长时间来稳定输出电压。

根据本发明，电压产生电路包括用于由第一电压(Vext)产生标准电压(Vbgr)的标准电压产生电路(12)和通过接收标准电压而产生第二电压(Vref)的前置缓冲器(13)。

在这种情况下，提供第二开关(16)，以便使标准电压的输出节点导通到预定电位，并且控制电路响应第一电压的输入而在预定时间周期内接通第二开关。通过给前置缓冲器的输入级还提供类似于输出缓冲器的输入级的装置，进一步稳定了当接通电源电压时输出缓冲器的输入级的电平。结果是，可以更有效地控制或减轻输出缓冲器的输出级中的过冲。

此外，还提供第三开关(16A)，用于激励施加工作电流的电流源的偏置电压供给路径使前置缓冲器导通到预定电位。该控制电路响应第一电压的接通而在预定时间周期内接通第三开关。该预定电位是在用于挤压前置缓冲器的工作电流的方向的电压，即用于挤压电流源的方向上的电压，例如电路的地电压。当接通电源电压时输出缓冲器的输入级的电平被进一步稳定化和更有效地控制或减轻了输出缓冲器的输出级的过冲。

根据本发明的另一方案，控制电路还在经过预定时间周期之后将输出缓冲器从高输出阻抗状态控制到低输出阻抗状态。通过在接通电源电压时将输出缓冲器设置为高输出阻抗状态，进一步提高了输出缓冲器的输出级的过冲的控制或减轻效果。还可以减少自功耗。

根据本发明的又一方案，当接通电源电压时的箝位位置可以选择到标准电压产生电路的输出级，以便除了输出缓冲器的输出端和电压产生电路的输出之外形成电压产生电路，换言之，选择到前置缓冲器的输入级，以便输出第二电压。因而，当接通电源电压时，可以稳定前置缓冲器的输出级，并且之后可以在输出缓冲器的输出级中控制或减轻过冲。

作为通用于上述两个方案的附加技术手段，形成内部电压产生电路的MOS晶体管定义为高电压MOS晶体管(高击穿电压MOS晶体管)，而形成内部电路的MOS晶体管定义为低电压MOS晶体管(低击穿电压MOS晶体管)。换言之，形成内部电压产生电路的MOS晶体管包括第一厚度的栅极氧化物膜，而形成内部电路的MOS晶体管包括小于第一厚度的第二厚度的栅极氧化物膜。简言之，将内部电压产生电路假设为电压降低电路。连接到芯片的外部电路的一部分利用外部电压(Vext)驱动，用于与外部系统兼容，并且内部电路用第三电压(Vint)驱动，该第三电压适合于操作已经实现了超微型化、高集成密度和低功耗的器件。这里，器件的击穿电压只是高电压MOS晶体管和低电压MOS晶体管中的额定电压的百分之几十。特别是，由于高电压MOS晶体管的栅极氧化物膜很厚和其最小Lg较小，因此为了获得相等的输出电流而使形成内部电压产生电路的MOS晶体管的寄生电容变大。当电源电压升高时的耦合噪声与外部电压(Vext)成比例。由于内部电路的介电强度与第三电压(Vint)成比例，因此外部电压(Vext)与第三电压(Vint)的比值越大，过冲的问题就变得越大。由于低电压MOS晶体管的氧化物膜薄，因此这里将产生问题，其中半导体集成电路被破坏或由于电压降低电路的过冲而降低了可靠性。

控制电路是加电复位电路，它用于响应第一电压的输入而通知加电复位。在这种情况下，预定时间周期短于复位周期。

作为实际方案，内部电路包括例如中心处理单元和存储器，而可以实现半导体集成电路作为微型计算机等。

而且，作为另一实际方案，内部电路包括多个非易失存储单元和地址解码器，多个非易失存储单元例如连接到选择端中的字线和连接到数据端中的位线，而地址解码器用于通过对地址信号进行解码而选择存储单元，半导体集成电路实现为以闪烁存储器为代表的可编程非易失存储器LSI。

下面将简要介绍本申请中公开的典型发明的效果。

即，可以控制或减轻接通电源电压时的过冲，而不增加安装在半导体集成电路中的电压产生电路中的芯片占据面积。

即，可以控制或减轻接通电源时产生的过冲，而不增加安装在半导体集成电路中的电压产生电路中的直通电流。

即，可以控制或减轻在接通电源时产生的过冲，而在安装在半导体集成电路中的电压产生电路中在接通电源之后不需要较长时间来稳定输出电压。

附图说明

图1是主要表示作为根据本发明的半导体集成电路的例子的内部电压产生电路的电路图。

图2是表示标准电压产生电路的例子的电路图。

图3是表示前置缓冲器的例子的电路图。

图4是表示前置缓冲器的负载驱动特性的例子的示意图。

图5是表示主要缓冲器的例子的电路图。

图6是表示主要缓冲器的负载驱动特性的例子的示意图。

图7是表示用于产生控制信号prstn的逻辑的例子的电路图。

图8是由图7的逻辑值产生的控制信号prstn的波形图。

图9是内部电压产生电路的操作时序图。

图10是涉及比较例子的内部电压产生电路的电路图。

图11是涉及图10的比较例子的内部电压产生电路的操作波形图。

图12是表示内部电压产生电路的另一例子的电路图。

图13是图12的内部电压产生电路的操作波形图。

图14是表示内部电压产生电路的另一例子的电路图。

图15是表示内部电压产生电路的另一例子的电路图。

图16是表示内部电压产生电路的另一例子的电路图。

图17是表示内部电压产生电路的另一例子的电路图。

图18是表示内部电压产生电路的另一例子的电路图。

图19是表示POR定序器的例子的逻辑电路图。

图20是表示标准电压产生电路的另一例子的电路图。

图21是表示标准电压产生电路的另一例子的电路图。

图22是p沟道低压MOS晶体管的器件结构的剖面图。

图23是p沟道高压MOS晶体管的器件结构的剖面图。

图24是适用于本发明的微型计算机的方框图。

图25是适用于本发明的闪烁存储器的方框图。

优选实施例的详细说明

图1表示主要用于内部电压产生电路的关于本发明的半导体集成电路的例子。在图1所示的这个半导体集成电路1中，典型地示出了内部电压产生电路2和通过从内部电压产生电路2接收操作电压的供给而操作的内部电路3。对于内部电路3，等效地示出了作为负载的电阻器和电容器。半导体集成电路1由补偿MOS集成电路制造技术例如在半导体衬底如单晶硅上形成。

内部电压产生电路2包括用于由从半导体集成电路的外部电路输送的作为第一电压的外部电压Vext产生作为第二电压的参考电压Vref的电压产生电路10和用于根据参考电压Vref产生作为第三电压的内部电压Vint的作为输出缓冲器的主缓冲器(MBUF)11。内部电压Vint作为操作电源输送给内部电路3。这里，电压产生电路10包括用于由外部电压Vext产生标准电压Vbgr的标准电压产生电路(BGR)12和用于通过接收标准电压Vbgr而产生参考电压Vref的前置缓冲器(PBUF)13。前置缓冲器13利用电流源晶体管(未示出)接收从标准电压产生电路12输出的偏置电压Vbias，并形成这个电流源晶体管的工作电流。这里，串行调节器由前置缓冲器13和主缓冲器11形成。

为了减轻在输入外部电压Vext时的内部电压Vint的过冲，提供第一开关15、第二开关16和作为控制电路的加电复位定序器(POR定序器)17。第一开关15能使内部电压Vint的输出节点导通到预定电位，例如导通到地电压VSS。第一开关15输入控制信号PB_ENBL的反向信号并箝位到a侧，同时反向信号是高(H)电平，用于激励导通到预定电位，例如到电路的地电压。而且，当控制信号PB_ENBL的反向信号为低(L)电平时，第一开关15转换到b侧。第二开关16使标准电压Vbgr的输出节点导通到预定电位，例如导通到电路的地电压VSS。第二开关16输入控制信号prstn作为输入信号，并转换到a侧，同时控制信号prstn是高电平并导通到预定电位，例如，导通到电路的地电压VSS。而且，当控制信号prstn为低电平时，第二开关16转换到b侧。开关15和16例如由n沟道MOS晶体管形成。POR定序器17控制这些开关，以便响应外部电压Vext的输入而利用控制信号PB_ENBL的反向信号接通第一开关15预定时间周期，并且利用控制信号prstn接通第二开关16预定时间周期。POR定序器17还利用控制信号prstn命令标准电压产生电路12只在预定时间周期内执行启动操作，以便利用控制信号PB_ENBL使前置缓冲器13在经过预定时间周期之后执行前置缓冲器13的输出操作，并且还利用控制信号MB_ENBL使主缓冲器11在经过预定时间周期之后通过从高输出阻抗状态转换到低输出阻抗状态而执行输出操作。

图2是标准电压产生电路12的例子。图2中所示的电路形成为Widler型带隙标准电压产生电路。MP1到MP6表示p沟道MOS晶体管；MN1-MN3表示n沟道MOS晶体管；R1和R2表示电阻器；D1-D3表示二极管。

MOS晶体管MP1-MP3分别形成为电流源。由于MOS晶体管MP1、MP3、MP6的栅极共同连接到MOS晶体管MP2的栅极和漏极，由此形成电流Miller电路。在稳定状态下，相等的电流I1分别流进MOS晶体管MP1-MP3和MP6。除了电流值的预定值之外，由MOS晶体管MN1、MP2、MP3和MN2形成的电流源电路还具有没有假设的在0安培(电流0)处的稳定点。因此，需要在驱动电路时避开电流0的电路。直接连接到MOS晶体管MN2和MP3的公共漏极的MOS晶体管MP4、MP5形成启动电路(启动电路)，当输入外部电源电压Vext时控制信号psrtn设置为高电平，由此供应电流I2，并且电流很容易施加于MOS晶体管MP2的电流通路。二极管D2的连接面积设置为是二极管D1和D3的连接面积的n倍。由于通过将MN1和MN2的电流密度设置为相同值而将MOS晶体管MN1和MN2的源电压设置成相等，因此在二极管D3和D2的阳极和阴极之间出现了作为电阻器R2的两端中的差值。二极管的阳极和阴极之间的电压具有负温度特性，电阻器元件R1、R2的电阻值具有正温度特性。通过确定二极管D2和D1的尺寸比以及电阻器元件R1和R2的电阻比以消除温度特性，可以在MOS晶体管MP1的漏极获得取决于温度和电源电压Vext的无变化标准电压Vbgr。而且，偏置电压Vbias形成得以便产生在MOS晶体管MN3的栅极和漏极固定到一定程度的电流。

由于标准电压产生电路12被驱动，如上所述，当利输入外部电压Vext时用控制信号prstn驱动启动电路20的MOS晶体管MP5以便接通，MOS晶体管MN2的漏极电压升高。伴随着漏极电压的升高，标准电压Vbgr试图升高到高于普通状态下的电压值(在稳定了电源电压Vext之后MOS晶体管MP5被关断的条件)。但是，由于标准电压Vext的输出端被下拉，当输入外部电压Vext时，由于利用第二开关16导通到电路的地电压VSS，甚至在启动电路20工作时，标准电压Vbgr的电平不会增加。在由于控制信号prstn设置为低电平而使启动电路20停止工作之后，标准电压Vbgr返回到普通的特定电平。

图3示出了前置缓冲器13的例子。在图3中，MP11-MP14是p沟道MOS晶体管；MN11-MN13是n沟道MOS晶体管；C11是电容元件；R11、R12是电阻元件。

前置缓冲器13包括：由作为电流Miller负载的MOS晶体管MP11、MP12和作为差分输入元件的MOS晶体管MN11、MN12以及作为恒定电流元件的MOS晶体管MN13形成的差分放大电路；由MOS晶体管MP13、电阻元件R11、R12和电容元件C1形成的输出级电路；以及作为输出级的启动开关的MOS晶体管MP14。偏置电压Vbias输送给MOS晶体管MN13的栅极。启动信号PB_ENBL输送给MOS晶体管M14的栅极。标准电压Vbgr作为一个差分输入输送给MOS晶体管MN11的栅极，而电阻元件11和12的连接节点通过反馈回路连接到MOS晶体管MN12的栅极作为另一差分输入。

前置缓冲器13形成为负反馈放大电路，并且差分放大电路工作时，作为电压跟随器电路，以便设置MOS晶体管MN12的栅极电位等于标准电压Vbgr。通过这种差分放大电路1的操作，形成等于Vbgr×(R11+R12)/R12的参考电压Vref。

当输入外部电源电压Vext时，利用控制信号PB_ENBL将MOS晶体管MP14保持在接通状态，直到经过预定时间周期为止，以便切断MOS晶体管MP13。如果不需要这种切断控制(不提供MOS晶体管MP14)，则由于在输入电源时MOS晶体管MP13的栅极电位处于中间电位，因此相关MOS晶体管MP13变为导通状态，并且电流经这个MOS晶体管MP13流出参考电压Vref的输出端。尽管利用差分放大电路的操作控制这个输出电流，但是在驱动电源时用于MOS晶体管MP13的栅极的反馈电压的延迟仍然很大，延迟了由MOS晶体管MN13进行的电流控制，并且可以产生参考电压Vref的过冲。在图3的电路中，关于这一点，当输入外部电源电压Vext时关断MOS晶体管MP13，参考电压Vref的输出端被进一步下拉，这是因为利用第一开关15使这个输出端导通到电路的地电压VSS，并且由于标准电压Vbgr也被控制不升高，因此降低了参考电压Vref的电平。

图4示出了前置缓冲器13的负载驱动特性的例子。前置缓冲器13的驱动力可以明显小于主缓冲器11的驱动力。例如，当前置缓冲器13具有等于图4所示的驱动力时就足够了。因而，与利用下拉MOS晶体管来箝位主缓冲器11的输出的情况相比，为了将前置缓冲器13的输出箝位到电路的地电压VSS而形成开关15的MOS晶体管的尺寸可以减小到明显小的值。这对于用于箝位BGR12的标准电压Vbgr的开关16的MOS晶体管的尺寸也是一样的。

主缓冲器11必须位于负载附近，因此通过分布方法设置在半导体集成电路的芯片上。在这种情况下，当需要箝位主缓冲器11的输出时，需要用于分布箝位控制信号的布线区域。由于设置的前置缓冲器13的数量小于主缓冲器11的数量，因此关于这个信号分布不需要考虑布线面积的增加和驱动周期的波动。

图5示出了主缓冲器11的例子。在图5中，MP21-MP26是p沟道MOS晶体管；MN21-MN27是n沟MOS晶体管；和C21是电容元件。

主缓冲器11包括：由作为电流Miller负载的MOS晶体管MP21和MP22、作为差分输入元件的MOS晶体管MN21和MN22以及作为恒定电流元件的MOS晶体管MN23形成的差分放大电路；由MOS晶体管MP23、MN27和电容元件C1形成的输出级电路；作为输出级的启动开关的MOS晶体管MP24以及形成电流源的MOS晶体管MP25-MP26、MN24-MN26。在启动信号MB_ENBL保持在高电平的条件下，流过MOS晶体管MN26的电流也输送给MOS晶体管MN23、MN27。这个启动信号MB_ENBL也输送给MOS晶体管MP24的栅极。参考电压Vref作为一个差分输入输送给MOS晶体管MN21的栅极，并且内部电压Vint作为另一个差分输入经反馈回路连接到MOS晶体管MN22的栅极。

主缓冲器11形成为负反馈放大电路，并且差分放大电路作为电压跟随器电路工作以使MOS晶体管MN22的栅极电位等于参考电压Vref。通过这个差分放大器电路1的工作，形成电平等于参考电压Vref的内部电压Vint。

在接通电源时，由于控制信号MB_ENBL设置为低电平，直到经过预定时间周期为止，因此MOS晶体管MP23和MN27被切断，主缓冲器11设置为高输出阻抗状态。如果在接通外部电源时将主缓冲器11控制到低输出阻抗状态，由于在接通电源时MOS晶体管MP23的栅极电位设置为中间电位，因此相关MOS晶体管MP23变为导电状态，并且电流经MOS晶体管MP23导入内部电压Vint的输出端。在接通外部电源时，由于差分放大电路的工作点不同，因此延迟了MOS晶体管MN23的控制。而且，由于即使在相关输出端的电位变得高于稳定状态下的电压值时利用延迟而关断了MOS晶体管MN23，在内部电压Vint中可能发生过冲。关于这一点，由于在接通外部电源时控制信号MB_ENBL被控制到低电平，在图5的电路中切断MOS晶体管MP23和MN27，并且可以控制在接通外部电源时由于主缓冲器11的不稳定内部节点产生的内部电压Vint的浮置。在这个周期期间，外部电压Vext被稳定化。由于在缓冲区13、11能执行正常工作之前参考电压Vref的输入端因利用第一开关15导通到例如地电压VSS而被下拉，如果主缓冲器11移位到低输出阻抗状态，则内部电压Vint升高但不会产生过冲，这是因为内部电压Vint的目标电平很低。

图6示出了主缓冲器11的负载驱动特性的例子。这个特性例如表示设置在半导体集成电路内部的主缓冲器的总电流。主缓冲器11具有明显大于前置缓冲器13的电流驱动能力，如图6所示，以便向连接到内部降低电压Vint的内部电路如CPU等输送工作电流。

图7示出了用于产生控制信号prstn的逻辑的例子。图8示出了由该逻辑产生的控制信号prstn的波形的例子。当输入外部电压Vext，节点ND1的电压根据电阻元件R31和电容元件C31的CR时间常数而升高。控制信号prstn设置为高电平，直到这个电平达到反相器IV31的阈值电压为止，然后在节点ND1的电平超过阈值电压时反相到低电平。提供二极管D31以便在切断电源时对节点ND1的电位进行放电。

图9示出了内部电压产生电路2的工作时序的例子。直到控制信号prstn从外部电压Vext的输入反相到低电平为止的周期Ta定义为预定时间周期。控制信号PB_ENBL和MB_ENBL与上述控制信号prstn的下降改变同步地转移到高电平。预定时间周期Ta比加电复位周期Tb短，并且当取消加电复位时稳定了内部电压Vint。

下面将在图9基础上介绍内部电压产生电路2的总操作。在恰好在外部电源电压Vext的输入之后的加电复位周期Ta中，由于因启动电路20的电流的供给而使BGR12内的电流源的电流大于稳定值，因此标准电压趋于变得大于稳定值。然而，由于控制信号prstn处于高电平中，因此利用第二开关16将标准电压Vbgr的输出端箝位到地电位VSS，并且标准电压Vbgr保持该电平。周期Ta之后，由于控制信号prstn设置为低电平，因此启动电路20的电流的供给被中断并且BGR12中的电流源返回到稳定值。同时，第二开关16关断，以便停止箝位操作和标准电压Vbgr升高到稳定值。由于标准电压Vbgr从低电平升高，因此可以防止标准电压的过冲。

当输入外部电源电压Vext时，利用前置缓冲器13的参考电压Vref的输出端和电源端子Vext之间的容性耦合(基于MP13的源极和漏极之间的寄生电容的耦合)使参考电压Vref浮置，但是由于这个电压被第一开关15箝位到地电位，因此这个参考电压不浮置。在标准电压Vbgr为低电平的条件下，控制信号PB_ENB设置为高电平，激励前置缓冲器13，并由此利用第一开关箝位(下拉)的参考电压Vref不再被箝位。在刚刚激励之后，延迟了前置缓冲器13的响应。然而，由于标准电压Vbgr的电平很低，因此可以控制参考电压Vref的过冲，并且还可以缩短从过冲恢复所需的时间。相应地，不会显著地延迟主缓冲器11的驱动。

当输入外部电源电压Vext时，由于主缓冲器11的内部电压Vint的输出端和外部电源端子Vext之间的容性耦合(由MP23的源极和漏极之间的寄生电容产生的耦合)也引起内部电压Vint浮置，但是浮置低于内部电压Vint的稳定值。当主缓冲器11开始工作时参考电压Vref低于稳定值的电位。如果这样的话，在主缓冲器11中产生过冲，因为电压不超过内部电压Vint的具体值，驱动时间没有因这个过冲而延迟。

图10示出了作为比较例的内部电压产生电路。图11示出了工作波形的例子。这里假设箝位开关(CSW)设置在主缓冲器(MBUF)的输出级中，并且跟随外部电源电压Vext的输入而激励带隙标准电压产生电路(BGR)、前置缓冲器(PBUF)和主缓冲器(MBUF)。在这种情况下，由于主缓冲器(MBUF)的输出电压Vint经箝位开关(CSW)而被箝位，因此在周期Ta内控制内部电压Vint自身的过冲。然而，标准电压Vbgr和参考电压Vref分别如图11所示那样升高，并且过冲经与电源电压Vext的容性耦合而超过具体值。因此，如果取消由箝位开关(CSW)进行的箝位，由于标准电压Vbgr和参考电压Vref已经过多，因此在内部电压Vint中产生过冲。在这个电路结构中，用于从内部电压Vint的过冲恢复所需的时间受到BGR、PBUF、MBUF的恢复时间常数当中最长时间的限制。特别是，当为了实现低备用功率而节省PBUF和BGR的电流时，用于从标准电压Vbgr和参考电压Vref的过冲恢复所需的时间变得比作为MBUF的输出的内部电压Vint的长。因而，通过只用MBUF的输出来箝位的效果变小了。

同时，利用上述图1的内部电压产生电路2可以实现下列效果。

[1]由于当输入在外部电压Vext基础上的工作电源时主缓冲器11的输出端没有被箝位到地电位VSS，并且前级的前置缓冲器13的输出被箝位，因此与主缓冲器11的输出晶体管MP23的尺寸相比，执行箝位的第一开关15的晶体管可以显著地减小尺寸，不允许芯片占据的面积增加。

[2]在输入电源电压Vext时，由于当每个电路的输出因来自前级的输入而升高时，通过利用第一开关执行的主缓冲器11的输入级的箝位操作来控制主缓冲器11的输出的升高，因此甚至在由于主缓冲器11的输出和电源电压Vext之间的容性耦合而使电源升高影响了主缓冲器11的输出时，也不会产生过冲。因而，可以控制或减轻假设为内部电路3的工作电源的内部电压Vint的过冲。

[3]由于不再需要用于将主缓冲器11的输出端箝位到预定电位VSS的大晶体管尺寸的开关，因此当输入外部电源电压Vext时直通电流在电压产生电路2中不会增加，而且在输入外部电源电压Vext之后不需要较长的时间来稳定输出电压。

[4]通过利用第二开关16实现与输出缓冲器11的输入级一样的用于前置缓冲器13的输入级的箝位，可以进一步稳定化当输入外部电源电压时主缓冲器11的输入级的电平。因而，仍然可以进一步提高控制或减轻主缓冲器11的输出级中的过冲的效果。

[5]在已经经过预定时间周期Ta之后，POR定序器17将主缓冲器11从高输出阻抗状态进一步控制到低输出阻抗状态。由于在输入外部电源电压时主缓冲器11设置为高输出阻抗状态，因此可以进一步提高控制或减轻主缓冲器11的输出级中的过冲的效果，并由此可以促进低功耗。

图12示出了内部电压产生电路的另一例子。与图1的差别在于可以停止由于控制信号PB_ENB而用于激励前置缓冲器13的控制，并且取消了第一开关15。其它结构与图1的相同。

图13表示图12的内部电压产生电路的工作波形。当输入外部电源电压Vext时，控制信号prstn设置为高电平并且启动电路20开始工作。然而，由于利用第二开关16使标准电压Vbgr的输出端朝向地电压VSS箝位，因此不会产生过冲。在刚刚输入外部电源电压Vext之后，参考电压Vref和不被假设为箝位目标的内部电压Vint的输出端相对于与外部电源电压Vext的容性耦合而浮置到某一程度。当通过将这个周期Ta设置为用于充分稳定化参考电压Vref所需的相对长时间而在相关周期Ta之后将控制信号prstn设置为低电平时，标准电压Vbgr和参考电压Vref按照这个顺序升高。由于在主缓冲器11开始其工作时参考电压Vref低于稳定值，因此如果在主缓冲器11中产生过冲，则该电平保持在较低值。不再产生由于图1的结构的简化而产生的如可靠性下降的问题。

图14示出了内部电压产生电路的另一例子。与图1的区别在于删除了第二开关16。其它结构与图1的相同。相应地，也可以获得在如参照图1所述的输入外部电压Vext时通过将电压Vint朝向地电位VSS箝位而实现的效果。

图15示出了内部电压产生电路的另一例子。与图12的区别在于在偏置电压Vbias一侧设置与第二开关16相同的第三开关16A。第三开关16A接收控制信号prstn作为输入信号，在控制信号prstn处于高电平时转换到a侧，并导通到预定电位，例如导通到电路的地电压VSS。而且，当控制信号prstn变为低电平时，这个第三开关16A转换到b侧。当输入外部电压Vext而偏置电压Vbias朝向地电位VSS箝位时，不激励差分放大器(由图13中的MP11、MP12、MN11、MN12和MN13形成的差分放大器)。因此，控制了参考电压Vref的过冲。因而，可以实现几乎与图12相同的效果。

图16示出了内部电压产生电路的另一例子。与图14的区别在于删除了利用控制信号PB_ENB来激励控制前置缓冲器13。在这个例子中，只箝位参考电压Vref。如果前置缓冲器的响应延迟了，则可以实现几乎与图14相同的效果。

图17示出了内部电压产生电路的另一例子。图17表示了通过修改图1的结构而获得的通用结构。在这种情况下，为了在两个或更多个级中通用而修改前置缓冲器(PBUF)的串联数量。MBUF是与主缓冲器11相同的主缓冲器，PBUF是与前置缓冲器13相同的前置缓冲器，CSW是用于箝位的开关，EN_0到EN_n是缓冲器的启动信号。BGR是类似于标准电压产生电路的带隙标准电压产生电路。

图18示出了内部电压产生电路的另一例子。内部电压产生电路2产生多种内部电压Vint1、Vint2、和Vint3。如果由于芯片中的布线产生的电压降是个问题，则在散射法中有时在芯片上提供主缓冲器(MBUF)，作为应付内部电压系统被分为多个系统的情况的结构。例如，用于多个系统如模拟系统、逻辑电路系统、通信系统或备用控制系统而产生本征内部电压Vint1、Vint2和Vint3。

提供两个前置缓冲器13A、13C，提供用于将从这种前置缓冲器输出的参考电压Vref1、Vref2向地电位VSS箝位的两个第一开关15A、15B，并设置五个主缓冲器11Aa-11Ac、11B、11C。SEL1-SEL3是开关15A-15C的选择信号以便命令利用其高电平执行箝位。BGR12具有类似于图1的结构。选择信号SEL1-SEL3和控制信号prstn由POR定序器17A产生。

图19示出了POR定序器17A的例子。对于信号产生逻辑，已经采用了利用CR时间常数的一次发射脉冲产生技术，如关于图7介绍的。下面将介绍利用POR定序器17A进行的电压产生操作。当输入主缓冲器的电源时，通过将开关15A、15B设置为地电位VSS以防止内部电压Vint1、Vint2和Vint3中的过冲，将前置缓冲器13A、13C的输出朝向地电位VSS箝位。在刚刚输入外部电压Vext之后，控制信号prstn设置为高电平，开关16也设置为地电位VSS。由此，将标准电压Vbgr朝向地电位VSS箝位。在经过了恒定周期之后，不连续地，将信号prstn设置为低电平和将开关15A、15B设置为关断状态，以便取消箝位。之后，最后关断开关16，以便取消箝位。由于输入侧标准电压被箝位长达最后定时，因此在驱动时用于内部电压Vint1-Vint3的过冲控制操作的可靠性很高。

图20示出了标准电压产生电路12的另一例子。图20中所示的电路利用阈值电压的差别而产生标准电压Vbgr。缩短了漏极和源极的增强型NMOS晶体管EM1、EM2串联连接，并且耗尽型NMOS晶体管DM1、DM2连接在源极跟随器晶体管中。节点N2的电压V(N2)变为等于V(N2)＝2·(VgsE-VgsD)。标准电压输出VBGR＝4·(VgsE-VgsD)可以通过放大器两次接收这个电压V(N2)而获得。增强型和耗尽型的Vgs的差表示为VgsE-VgsD≒VthE-VthD，即它接近于增强型和耗尽型Vth的差，由此为恒定电压，只通过将EMS、EM2、DM1、DM2的电流密度设置为相同的值，并由此将工作点设置为子阈值区或设置为饱和区，通过控制标准电压输出VBGR＝4·(VthE-VthD)和Vth之间的差而确定该恒定电压。在该图中，根据工艺中的波动通过修整而实际选择耗尽型MOS晶体管EM1、EM2的尺寸，由此调整温度特性和输出电压。

图21示出了标准电压产生电路12的另一例子。在两倍的偏移和增益中具有温度特性的电压跟随器AC1-ACn串联连接到二极管Dn和具有非平衡输入MOS尺寸的恒定电流源In的串联节点上。该二极管的节点-阴极电压具有负温度特性，而包括具有温度特性的偏移的电压跟随器AC1-Can具有正温度特性。利用选择器SELT选择电流源电路的输出，以便取消两种温度特性。选择器SELT的输出经电压跟随放大器AMP而作为标准电压Vbgr输出。

图22示出了p沟道低电压MOS晶体管的器件结构的例子，而图23示出了p沟道高电压MOS晶体管的器件结构的例子。在每个图中，P-sub是p型半导体衬底，NISO是n沟道ISO(绝缘衬底上硅)衬底，NWELL是n型阱区，SGi是沟道停止器，SRC是p型源扩散区，DRN是p型漏扩散区，OX是栅极氧化物膜，SG是多晶硅栅极，CHL是沟道区，M0、M1是铝布线。图22的低电压MOS晶体管包括厚度例如为3.2纳米(nm)的栅极氧化物膜。同时，图23的高电压MOS晶体管包括例如厚度为7.5nm的栅极氧化物膜。形成内部电压产生电路2的MOS晶体管等被假设为高电压MOS晶体管，而形成内部电路3的MOS晶体管被假设为低电压MOS晶体管。特别是，由于高电压MOS晶体管的栅极氧化物膜较厚，并且具有大的最小值Lg以获得介电强度，因此用于获得相同导通电阻的Lg(栅极长度)和W(栅极宽度)变得更大。从这个观点看出，形成内部电压产生电路2的MOS晶体管的寄生电容变大。尽管未示出，对于n沟道MOS晶体管来说足以将阱区改变成p型区，而将漏区和源区改变成n型。

图24示出了适用于本发明的微型计算机。尽管不特别限制，利用CMOS集成电路制造技术将图24中所示的微型计算机41只形成在如单晶硅等一个半导体衬底(芯片)上。

微型计算机41包括CPU(中心处理单元)42和作为数字信号单元的DSP(数字信号处理器)43)，它们连接到CPU总线44、X总线45和Y总线46。CPU总线44与高速缓冲存取控制器48、高速缓冲存储器49、由SRAM形成的用户存储器50以及存储器管理单元51连接。X总线45和Y总线46与用于储存程序或指令以及由CPU42和DSP43执行的所需计算目标数据的XY存储器52连接。

高速缓冲存取控制器48、高速缓冲存储器49、用户存储器50、存储器管理单元51和XY存储器52连接到内部总线55，而内部总线55连接到用于控制外部总线存取的总线状态控制器60、PCI总线控制器61、外围总线控制器62、直接存储器存取控制器63、和IO端口64。外围总线控制器62经外围总线65控制串联通信接口控制器(SCI)67、中断控制器68、实际时间时钟69、定时器70、和内置振荡电路71的存取。经PCI总线接口(PBI)61I连接到PCI总线控制器61的PCI总线73与大容量存储器如非易失存储器如闪烁存储器(未示出)和同步DRAM连接。总线状态控制器60经外部总线接口(EBI)60I与外部总线74连接。

微型计算机41包括内部电压产生电路2。外部电压Vext输送给外部总线接口60I、PCI总线接口61I、IO端口64和内部电压产生电路2。其它模块利用内部电压Vint作为工作电源而工作。

图25示出了适用于本发明的闪烁存储器。尽管不特别限制，图25中所示的闪烁存储器81形成在一个半导体衬底如单晶硅上并包括存储阵列82、子解码器83、主解码器84、检测锁存器序列85、数据锁存器序列86、列开关序列87、外围电路88和焊盘序列89。外围电路88包括电源电路91、控制电路90和接口电路92。

存储阵列82包括很多非易失存储单元MC，它们经过电擦除和写操作而在阈值上反向变化。在本说明书中，擦除操作指的是非易失存储单元MC的阈值电压的下降，而写操作指的是非易失存储单元的阈值电压的上升。非易失存储单元MC具有例如叠置的栅极结构，其中绝缘浮置栅极和控制栅极设置在位于源和漏之间的沟道区上。非易失存储单元MC的控制栅极连接到字线WL，而漏极连接到位线BL，源极连接到源线SL。由列开关序列87执行的字线选择和位线选择在从用于解码地址信号的主解码器84和子解码器83输送的解码信号基础上进行。位线BL在其一端与检测锁存器序列85的一个检测锁存器连接，而在其另一端与数据锁存器序列的一个数据锁存器连接。使用数据锁存器序列86的数据锁存器和检测锁存序列85的检测锁存器检测通过读取操作的字线选择而从非易失存储单元读出的数据，并根据存取单元如被列开关序列7选择的字节或字将其转移到接口电路92。尽管不特别限制，在字线单元中进行擦除操作。在写操作中，输入到接口电路92的写数据经列开关序列87而被检测锁存序列85锁存，并且根据被检测锁存序列85锁存的数据的逻辑值来控制写电压的施加和拒绝施加。

电源电路91使用电荷泵电路和系列调整器等产生工作电源，如用于闪烁存储器81和擦除和写操作所需的高电压以及用于其读操作所需的字线升高电压。作为系列调整器，采用内部电压产生电路2。控制电路90根据从外部电路输入的选通信号和指令进行闪烁存储器81的擦除、写和读操作的工作电源的定时控制和选择控制。焊盘序列9包括外部连接的键合焊盘和输入/输出缓冲器。

前面已经实际介绍了本发明的优选实施例，但是本发明不限于这些实施例，而可以在不脱离其主题的范围内进行改变和修改。

例如，本发明不限于使用系列调整器的实施例，允许使用分流调整器、开关调整器和开关电容器调整器。就是说，当输入电源时可以在用于关断输出MOS晶体管的方向用开关箝位控制电路的内部节点。在开关调整器的情况下，当只通过代替系列调整器的输出晶体管而将外部电源输入开关控制电路、用于处理电功率的开关(晶体管)和使用电感器、电容器、二极管和电容器的开关电路中时，以及在开关和电容器调整器情况下，将其输入到开关控制电路、开关(晶体管)和电容器中时，标准电压可以移位到安全侧(例如，VSS)。另外，在该电路被驱动时，通过将初始值固定到安全侧和在直通速度上给出限制，可以控制在过渡危险侧中产生过冲(例如电压高于工作电压)。而且，在被开关进行箝位的点上过冲的影响相当大，并且通过考虑用于恢复所需要更长的时间常数的部件而在少量区域上采取充分的措施。此外，即使在如图18所示那样提供多个主缓冲器，例如，也可以通过积极地使用每个缓冲器(例如，11Aa和11Ab的组合以及11Aa和11B的组合)作为不同电路来补偿特性。

Claims (12)

1、一种半导体集成电路，包括：

内部电压产生电路；和

通过从所述内部电压产生电路接收工作电源电压的供给而操作的内部电路，

其中所述内部电压产生电路包括利用从所述半导体集成电路外部供给的第一电压产生第二电压的电压产生电路和用于产生与所述第二电压对应的第三电压的输出缓冲器，

其中所述第三电压作为所述内部电路的工作电源电压而输送，和

其中所述半导体集成电路还包括用于使所述第二电压的输出节点导通到预定电位的第一开关，并且还提供用于响应所述第一电压的输入而接通所述第一开关一预定时间周期的控制电路。

2、根据权利要求1所述的半导体集成电路，

其中用于产生所述第二电压的所述电压产生电路包括用于由所述第一电压产生标准电压的标准电压产生电路以及用于通过接收所述标准电压而产生第二电压的前置缓冲器。

3、根据权利要求2所述的半导体集成电路，还包括：

用于使所述标准电压的输出节点导通到所述预定电位的第二开关，

其中所述控制电路控制所述第二开关的转换，以便响应所述第一电压的输入而使其导通到所述预定电位并导通所述预定时间周期。

4、根据权利要求2所述的半导体集成电路，还包括：

用于使向所述前置缓冲器施加工作电流的电流源的偏置电压供给路径导通到所述预定电位的第三开关，

其中所述控制电路响应所述第一电压的输入而将所述第三开关控制到导通状态所述预定时间周期。

5、根据权利要求1所述的半导体集成电路，

其中在所述预定时间周期结束之后，所述控制电路将所述输出缓冲器从高输出阻抗状态控制到低输出阻抗状态。

6、根据权利要求1所述的半导体集成电路，

其中形成所述内部电压产生电路的MOS晶体管是高电压MOS晶体管，和

其中形成所述内部电路的MOS晶体管是低电压MOS晶体管。

7、根据权利要求1所述的半导体集成电路，

其中形成所述内部电压产生电路的MOS晶体管包括具有第一厚度的栅极氧化物膜，和

其中形成所述内部电路的MOS晶体管包括具有第二厚度的栅极氧化物膜，所述第二厚度小于所述第一厚度。

8、根据权利要求1所述的半导体集成电路，

其中所述控制电路是用于响应所述第一电压的输入而执行加电复位的加电复位电路。

9、根据权利要求8所述的半导体集成电路，

其中所述预定时间周期比复位周期短。

10、根据权利要求1所述的半导体集成电路，

其中所述内部电路包括中心处理单元和存储器。

11、根据权利要求1所述的半导体集成电路，

其中所述内部电路包括通过其选择端子连接到字线和通过其数据端子连接到位线的多个非易失存储单元以及用于通过解码地址信号而选择存储单元的地址解码器。

12、一种半导体集成电路，包括：

内部电压产生电路；和

通过接收从所述内部电压产生电路输送的工作电压而操作的内部电路，

其中所述内部电压产生电路包括利用从所述半导体集成电路外部供给的第一电压产生第二电压的第一电压产生电路和用于产生对应于所述第二电压的第三电压的输出缓冲器，

其中所述第三电压作为工作电压输送给所述内部电路，

其中所述第一电压产生电路包括用于由所述第一电压产生标准电压的标准电压产生电路和用于通过接收所述标准电压而产生所述第二电压的前置缓冲器，以及

其中所述半导体集成电路还包括用于使所述标准电压的输出节点导通到预定电位的第二开关，并且还提供用于响应所述第一电压的输入而接通所述第二开关一预定时间周期的控制电路。

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