JPH0636584A - バイアス電位発生回路 - Google Patents
バイアス電位発生回路Info
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- JPH0636584A JPH0636584A JP19040292A JP19040292A JPH0636584A JP H0636584 A JPH0636584 A JP H0636584A JP 19040292 A JP19040292 A JP 19040292A JP 19040292 A JP19040292 A JP 19040292A JP H0636584 A JPH0636584 A JP H0636584A
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Abstract
(57)【要約】
【目的】この発明の目的は、スタンバイ解除時にバイア
ス電位を短時間に立ち上げることができ、チップイネー
ブル・アクセス・タイムを短縮することができるととも
に、動作状態での消費電流を抑えることが可能なバイア
ス電位発生回路を提供することである。 【構成】ＰチャネルトランジスタＰ１、Ｐ２はチップイ
ネーブル信号がローレベルとなると導通する。デプレシ
ョン型ＮチャネルトランジスタＮ５は、出力ノード１１
から出力されるバイアス電位が低い時、電位上昇をスピ
ードアップさせる。バイアス電位がトランジスタＮ２、
Ｎ３の閾値電圧によって規定される一定電圧となると、
トランジスタＮ５は非導通となり、バイアス電位発生回
路の消費電流はデプレション型Ｎチャネルトランジスタ
Ｎ１に流れる電流のみによって決定される。
ス電位を短時間に立ち上げることができ、チップイネー
ブル・アクセス・タイムを短縮することができるととも
に、動作状態での消費電流を抑えることが可能なバイア
ス電位発生回路を提供することである。 【構成】ＰチャネルトランジスタＰ１、Ｐ２はチップイ
ネーブル信号がローレベルとなると導通する。デプレシ
ョン型ＮチャネルトランジスタＮ５は、出力ノード１１
から出力されるバイアス電位が低い時、電位上昇をスピ
ードアップさせる。バイアス電位がトランジスタＮ２、
Ｎ３の閾値電圧によって規定される一定電圧となると、
トランジスタＮ５は非導通となり、バイアス電位発生回
路の消費電流はデプレション型Ｎチャネルトランジスタ
Ｎ１に流れる電流のみによって決定される。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体メモ
リ、例えばＥＰＲＯＭ(Erasable Programmable Read On
ly Memory)、ＥＥＰＲＯＭ(Electrically Erasable Pro
grammable Read Only Memory) 等のメモリセルのビット
線に一定電位を供給するバイアス電位発生回路に関す
る。
リ、例えばＥＰＲＯＭ(Erasable Programmable Read On
ly Memory)、ＥＥＰＲＯＭ(Electrically Erasable Pro
grammable Read Only Memory) 等のメモリセルのビット
線に一定電位を供給するバイアス電位発生回路に関す
る。
【０００２】
【従来の技術】不揮発性半導体メモリにデータを書込む
場合、メモリセルトランジスタのフローティングゲート
には電子が注入される。すなわち、メモリセルトランジ
スタのドレイン電圧ＶD を６Ｖ程度とし、コントロール
ゲートの電圧Ｖppを12.5Ｖ程度の高電位とすると、ドレ
イン近傍にホットエレクトロンが発生する。このホット
エレクトロンが基板とコントロールゲート間の電界によ
ってフローティングゲートに注入され、書込み状態とさ
れる。
場合、メモリセルトランジスタのフローティングゲート
には電子が注入される。すなわち、メモリセルトランジ
スタのドレイン電圧ＶD を６Ｖ程度とし、コントロール
ゲートの電圧Ｖppを12.5Ｖ程度の高電位とすると、ドレ
イン近傍にホットエレクトロンが発生する。このホット
エレクトロンが基板とコントロールゲート間の電界によ
ってフローティングゲートに注入され、書込み状態とさ
れる。
【０００３】一方、不揮発性半導体メモリからデータを
読出す場合、電位は多少異なるが、メモリセルトランジ
スタのコントロールゲート、ドレインには正の電位が印
加される。このため、不揮発性半導体メモリにおいて
は、データの読出し時にも少しずつフローティングゲー
トに電子が注入されてしまい、データが変化してしまう
ソフトライトという問題を有している。
読出す場合、電位は多少異なるが、メモリセルトランジ
スタのコントロールゲート、ドレインには正の電位が印
加される。このため、不揮発性半導体メモリにおいて
は、データの読出し時にも少しずつフローティングゲー
トに電子が注入されてしまい、データが変化してしまう
ソフトライトという問題を有している。
【０００４】従来、このソフトライトを防止するため、
データの読出し時にはメモリセルトランジスタのドレイ
ンにソフトライトが起こらない程度の電圧しか印加しな
いようにしている。図４は、従来の不揮発性半導体メモ
リを示すものである。
データの読出し時にはメモリセルトランジスタのドレイ
ンにソフトライトが起こらない程度の電圧しか印加しな
いようにしている。図４は、従来の不揮発性半導体メモ
リを示すものである。
【０００５】電源Ｖccと接地間には、Ｐチャネルトラン
ジスタ５１、Ｎチャネルトランジスタ５２、メモリセル
トランジスタ５３の電流通路が直列接続されている。前
記Ｐチャネルトランジスタ５１のゲートはドレインに接
続され、このドレインは図示せぬセンスアンプに接続さ
れている。前記Ｎチャネルトランジスタ５２のゲートに
はバイアス電位発生回路５４から一定のバイアス電位Ｖ
bias（2.5 Ｖ程度）が印加されている。メモリセルトラ
ンジスタ５３のドレイン電圧ＶD は、Ｎチャネルトラン
ジスタ５２の閾値電圧をＶthn とした場合、 ＶD ＝Ｖbias−Ｖｔｈｎ となる。すなわち、ドレイン電圧ＶＤ は、1.2 Ｖ程度
に制限され、ソフトライトが防止される。
ジスタ５１、Ｎチャネルトランジスタ５２、メモリセル
トランジスタ５３の電流通路が直列接続されている。前
記Ｐチャネルトランジスタ５１のゲートはドレインに接
続され、このドレインは図示せぬセンスアンプに接続さ
れている。前記Ｎチャネルトランジスタ５２のゲートに
はバイアス電位発生回路５４から一定のバイアス電位Ｖ
bias（2.5 Ｖ程度）が印加されている。メモリセルトラ
ンジスタ５３のドレイン電圧ＶD は、Ｎチャネルトラン
ジスタ５２の閾値電圧をＶthn とした場合、 ＶD ＝Ｖbias−Ｖｔｈｎ となる。すなわち、ドレイン電圧ＶＤ は、1.2 Ｖ程度
に制限され、ソフトライトが防止される。
【０００６】図５は、従来のバイアス電位発生回路５４
（M.Kuriyama et al.,"A 16-ns 1-Mb CMOS EPROM",IEEE
J.Solid-state Circuits, vol 25, pp 1141-1146,Oct.
1990参照）を具体的に示すものである。
（M.Kuriyama et al.,"A 16-ns 1-Mb CMOS EPROM",IEEE
J.Solid-state Circuits, vol 25, pp 1141-1146,Oct.
1990参照）を具体的に示すものである。
【０００７】このバイアス電位発生回路５４において、
電源Ｖccと接地(GND) 間には、Ｐチャネルトランジスタ
６１、デプレション型Ｎチャネルトランジスタ６２、Ｎ
チャネルトランジスタ６３、Ｎチャネルトランジスタ６
４の電流通路が直列接続されている。前記Ｐチャネルト
ランジスタ６１のゲートにはチップイネーブル信号／Ｃ
Ｅが供給され、Ｎチャネルトランジスタ６２、６３のゲ
ート、トランジスタ６２のソース、およびトランジスタ
６３のドレインは出力ノード６５に接続されている。ま
た、前記Ｎチャネルトランジスタ６４のゲートはそのド
レインに接続されている。さらに、前記出力ノード６５
と接地間には、Ｎチャネルトランジスタ６６の電流通路
が接続され、ゲートにはチップイネーブル信号／ＣＥが
供給されている。
電源Ｖccと接地(GND) 間には、Ｐチャネルトランジスタ
６１、デプレション型Ｎチャネルトランジスタ６２、Ｎ
チャネルトランジスタ６３、Ｎチャネルトランジスタ６
４の電流通路が直列接続されている。前記Ｐチャネルト
ランジスタ６１のゲートにはチップイネーブル信号／Ｃ
Ｅが供給され、Ｎチャネルトランジスタ６２、６３のゲ
ート、トランジスタ６２のソース、およびトランジスタ
６３のドレインは出力ノード６５に接続されている。ま
た、前記Ｎチャネルトランジスタ６４のゲートはそのド
レインに接続されている。さらに、前記出力ノード６５
と接地間には、Ｎチャネルトランジスタ６６の電流通路
が接続され、ゲートにはチップイネーブル信号／ＣＥが
供給されている。
【０００８】出力ノード６５から出力されるバイアス電
位Ｖbiasは、直列に接続されたトランジスタ６３、６４
の閾値電圧２Ｖthn 、すなわち、2.5 Ｖ程度一定とな
る。また、デプレション型Ｎチャネルトランジスタ６２
は電源Ｖccに関係なく一定電流を流すため、バイアス電
位Ｖbiasはトランジスタ６３、６４の閾値電圧のみで決
まり、電源電圧に対する依存性はない。
位Ｖbiasは、直列に接続されたトランジスタ６３、６４
の閾値電圧２Ｖthn 、すなわち、2.5 Ｖ程度一定とな
る。また、デプレション型Ｎチャネルトランジスタ６２
は電源Ｖccに関係なく一定電流を流すため、バイアス電
位Ｖbiasはトランジスタ６３、６４の閾値電圧のみで決
まり、電源電圧に対する依存性はない。
【０００９】
【発明が解決しようとする課題】ところで、メモリセル
を多数使用する場合、アクセスするチップのみを動作状
態とし、その他は停止状態、例えば消費電流を抑えた状
態とすることがある。この動作／停止状態の切換えはチ
ップイネーブル信号／ＣＥによって制御される。チップ
イネーブル信号／ＣＥがローレベルの場合、メモリは通
常の読出し動作を行うが、チップイネーブル信号／ＣＥ
がハイレベルとなると、メモリからデータは出力され
ず、しかも、電力を消費するような回路、例えばセンス
アンプ、バイアス回路等への電源供給が切られ、消費電
流が抑えられる。
を多数使用する場合、アクセスするチップのみを動作状
態とし、その他は停止状態、例えば消費電流を抑えた状
態とすることがある。この動作／停止状態の切換えはチ
ップイネーブル信号／ＣＥによって制御される。チップ
イネーブル信号／ＣＥがローレベルの場合、メモリは通
常の読出し動作を行うが、チップイネーブル信号／ＣＥ
がハイレベルとなると、メモリからデータは出力され
ず、しかも、電力を消費するような回路、例えばセンス
アンプ、バイアス回路等への電源供給が切られ、消費電
流が抑えられる。
【００１０】このように、メモリを制御することによ
り、不要な消費電流が制限される。しかし、この方法
は、チップイネーブル信号／ＣＥをアドレスの一部であ
るかのように用いるため、チップイネーブル信号／ＣＥ
をハイレベルからローレベルに切換えた時、データが読
出されるまでの時間、すなわち、チップイネーブル・ア
クセス・タイム(t/ce)が問題となる。
り、不要な消費電流が制限される。しかし、この方法
は、チップイネーブル信号／ＣＥをアドレスの一部であ
るかのように用いるため、チップイネーブル信号／ＣＥ
をハイレベルからローレベルに切換えた時、データが読
出されるまでの時間、すなわち、チップイネーブル・ア
クセス・タイム(t/ce)が問題となる。
【００１１】このチップイネーブル・アクセスにおける
バイアス電位発生回路の動作を考えた場合、次のような
問題がある。チップイネーブル信号／ＣＥをハイレベル
からローレベルに切換わった時、バイアス電位発生回路
の出力は接地電位からバイアス電位Ｖbiasへと変化す
る。
バイアス電位発生回路の動作を考えた場合、次のような
問題がある。チップイネーブル信号／ＣＥをハイレベル
からローレベルに切換わった時、バイアス電位発生回路
の出力は接地電位からバイアス電位Ｖbiasへと変化す
る。
【００１２】このバイアス電位Ｖbiasが定常電位に上昇
しないと、前記メモリセルへのバイアス条件より、メモ
リセルに読出しに必要な電圧が供給されず、正確に読出
しを行うことができない。また、バイアス電位Ｖbiasが
定常電位より高くなってしまうと、センスアンプの入力
電位がハイレベルに固定され、正しく読出しが行われな
かったり、ソフトライトが生ずる。
しないと、前記メモリセルへのバイアス条件より、メモ
リセルに読出しに必要な電圧が供給されず、正確に読出
しを行うことができない。また、バイアス電位Ｖbiasが
定常電位より高くなってしまうと、センスアンプの入力
電位がハイレベルに固定され、正しく読出しが行われな
かったり、ソフトライトが生ずる。
【００１３】このため、チップイネーブル信号／ＣＥを
切換えることによって読出しを開始する場合、チップイ
ネーブル信号／ＣＥがハイレベルからローレベルに切換
わった後、バイアス電位Ｖbiasが接地電位から定常電位
へ素早く上昇し安定することが要求される。これはバイ
アス電位Ｖbiasが安定しなければセンスアンプが正しく
動作せず、チップイネーブル・アクセス・タイム(t/ce)
が遅くなるためである。
切換えることによって読出しを開始する場合、チップイ
ネーブル信号／ＣＥがハイレベルからローレベルに切換
わった後、バイアス電位Ｖbiasが接地電位から定常電位
へ素早く上昇し安定することが要求される。これはバイ
アス電位Ｖbiasが安定しなければセンスアンプが正しく
動作せず、チップイネーブル・アクセス・タイム(t/ce)
が遅くなるためである。
【００１４】このチップイネーブル・アクセス・タイム
の点から従来の従来のバイアス電位発生回路５４を見る
と、次の欠点を有することが分かる。従来のバイアス電
位発生回路５４はデプレション型のトランジスタ６２に
よって電源Ｖccから流れ込む電流を制御している。この
トランジスタ６２はゲート・ソースが接続されているた
め、電源電圧とは無関係な一定電流を流している。チッ
プイネーブル信号／ＣＥが切換わり、バイアス電位Ｖbi
asが接地電位から定常電位へ上昇する場合を考えると、
バイアス電位Ｖbiasの上昇に必要な電流は、トランジス
タ６２のみから供給されている。このトランジスタ６２
のサイズはバイアス電位発生回路５４の消費電流を決め
るため、それほど大きなサイズとすることはできない。
また、バイアス電位の出力を低めに設定する場合は、エ
ンハンスメント型のトランジスタ６３、６４に対して、
トランジスタ６２のサイズを小さくしなければならな
い。
の点から従来の従来のバイアス電位発生回路５４を見る
と、次の欠点を有することが分かる。従来のバイアス電
位発生回路５４はデプレション型のトランジスタ６２に
よって電源Ｖccから流れ込む電流を制御している。この
トランジスタ６２はゲート・ソースが接続されているた
め、電源電圧とは無関係な一定電流を流している。チッ
プイネーブル信号／ＣＥが切換わり、バイアス電位Ｖbi
asが接地電位から定常電位へ上昇する場合を考えると、
バイアス電位Ｖbiasの上昇に必要な電流は、トランジス
タ６２のみから供給されている。このトランジスタ６２
のサイズはバイアス電位発生回路５４の消費電流を決め
るため、それほど大きなサイズとすることはできない。
また、バイアス電位の出力を低めに設定する場合は、エ
ンハンスメント型のトランジスタ６３、６４に対して、
トランジスタ６２のサイズを小さくしなければならな
い。
【００１５】このように、デプレション型のトランジス
タ６２のサイズは、大きくすることができない。したが
って、チップイネーブル・アクセス・タイムに対して、
バイアス電位Ｖbiasが接地電位から定常電位へ上昇する
時間はそれほど速くなく、アクセス・タイムを遅くする
原因として無視できなくなっている。
タ６２のサイズは、大きくすることができない。したが
って、チップイネーブル・アクセス・タイムに対して、
バイアス電位Ｖbiasが接地電位から定常電位へ上昇する
時間はそれほど速くなく、アクセス・タイムを遅くする
原因として無視できなくなっている。
【００１６】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、スタンバ
イ解除時にバイアス電位を短時間に立ち上げることがで
き、チップイネーブル・アクセス・タイムを短縮するこ
とができるとともに、動作状態での消費電流を抑えるこ
とが可能なバイアス電位発生回路を提供しようとするも
のである。
されたものであり、その目的とするところは、スタンバ
イ解除時にバイアス電位を短時間に立ち上げることがで
き、チップイネーブル・アクセス・タイムを短縮するこ
とができるとともに、動作状態での消費電流を抑えるこ
とが可能なバイアス電位発生回路を提供しようとするも
のである。
【００１７】
【課題を解決するための手段】この発明は、上記課題を
解決するため、電流通路の一端が前記第１の電源に接続
され、電流通路の他端とゲートが出力ノードに接続され
たデプレッション型の第１のトランジスタと、前記出力
ノードに電流通路の一端およびゲートが接続されたエン
ハンスメント型の第２のトランジスタと、電流通路の一
端およびゲートが前記第２のトランジスタの電流通路の
他端に接続され、電流通路の他端が第２の電源に接続さ
れたエンハンスメント型の第３のトランジスタと、電流
通路の一端が前記第１の電源に接続され、電流通路の他
端が前記出力ノードに接続され、ゲートが前記第２の電
源以外の電位源に接続され、前記第２、第３のトランジ
スタによって発生される電位がバイアス電位に達するま
で導通されるデプレッション型の第４のトランジスタと
を具備している。
解決するため、電流通路の一端が前記第１の電源に接続
され、電流通路の他端とゲートが出力ノードに接続され
たデプレッション型の第１のトランジスタと、前記出力
ノードに電流通路の一端およびゲートが接続されたエン
ハンスメント型の第２のトランジスタと、電流通路の一
端およびゲートが前記第２のトランジスタの電流通路の
他端に接続され、電流通路の他端が第２の電源に接続さ
れたエンハンスメント型の第３のトランジスタと、電流
通路の一端が前記第１の電源に接続され、電流通路の他
端が前記出力ノードに接続され、ゲートが前記第２の電
源以外の電位源に接続され、前記第２、第３のトランジ
スタによって発生される電位がバイアス電位に達するま
で導通されるデプレッション型の第４のトランジスタと
を具備している。
【００１８】
【作用】すなわち、この発明において、出力ノードの電
位が低い場合、ゲートが第２の電源以外の電位源、例え
ば第３のトランジスタの電流通路の一端に接続された第
４のトランジスタが導通し、出力ノードの電位上昇をス
ピードアップさせる。したがって、アクセス・タイムを
速めてデータを高速に読出すことができる。また、出力
ノードの電位が第２、第３のトランジスタによって発生
される電位がバイアス電位に達すると、第４のトランジ
スタは非導通となり、バイアス電位発生回路には第１の
トランジスタによって規定される電流のみが流れるた
め、消費電流を抑えることができる。
位が低い場合、ゲートが第２の電源以外の電位源、例え
ば第３のトランジスタの電流通路の一端に接続された第
４のトランジスタが導通し、出力ノードの電位上昇をス
ピードアップさせる。したがって、アクセス・タイムを
速めてデータを高速に読出すことができる。また、出力
ノードの電位が第２、第３のトランジスタによって発生
される電位がバイアス電位に達すると、第４のトランジ
スタは非導通となり、バイアス電位発生回路には第１の
トランジスタによって規定される電流のみが流れるた
め、消費電流を抑えることができる。
【００１９】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。図１は、この発明の第１の実施例に
係わるバイアス電位発生回路１０を示すものである。
参照して説明する。図１は、この発明の第１の実施例に
係わるバイアス電位発生回路１０を示すものである。
【００２０】図１において、デプレション型のＮチャネ
ルトランジスタＮ１のゲートおよびソースは、出力ノー
ド１１に接続されている。このトランジスタＮ１は負荷
として作用し、そのドレインは、Ｐチャネルトランジス
タＰ１のドレインに接続されている。このトランジスタ
Ｐ１は、スタンバイ時にトランジスタＮ１に流れる電流
をカットするものであり、ゲート幅等が十分大きなサイ
ズのトランジスタとされている。このトランジスタＰ１
のソースは第１の電源Ｖccに接続され、ゲートにはチッ
プイネーブル信号／ＣＥが供給されている。
ルトランジスタＮ１のゲートおよびソースは、出力ノー
ド１１に接続されている。このトランジスタＮ１は負荷
として作用し、そのドレインは、Ｐチャネルトランジス
タＰ１のドレインに接続されている。このトランジスタ
Ｐ１は、スタンバイ時にトランジスタＮ１に流れる電流
をカットするものであり、ゲート幅等が十分大きなサイ
ズのトランジスタとされている。このトランジスタＰ１
のソースは第１の電源Ｖccに接続され、ゲートにはチッ
プイネーブル信号／ＣＥが供給されている。
【００２１】また、エンハンスメント型のＮチャネルト
ランジスタＮ２のゲートおよびドレインは、前記出力ノ
ード１１に接続されている。このトランジスタＮ２のソ
ースはエンハンスメント型のＮチャネルトランジスタＮ
３のゲートおよびドレインに接続されている。このトラ
ンジスタＮ３のソースは第２の電源、例えば接地電位(G
ND) に接続されている。
ランジスタＮ２のゲートおよびドレインは、前記出力ノ
ード１１に接続されている。このトランジスタＮ２のソ
ースはエンハンスメント型のＮチャネルトランジスタＮ
３のゲートおよびドレインに接続されている。このトラ
ンジスタＮ３のソースは第２の電源、例えば接地電位(G
ND) に接続されている。
【００２２】さらに、前記出力ノード１１には、エンハ
ンスメント型のＮチャネルトランジスタＮ４のドレイン
が接続されている。このトランジスタＮ４のソースは前
記第２の電源、例えば接地電位に接続され、ゲートには
チップイネーブル信号／ＣＥが供給されている。このト
ランジスタＮ４は、出力ノード１１から出力されるバイ
アス電位Ｖbiasを接地レベルにリセットするものであ
る。
ンスメント型のＮチャネルトランジスタＮ４のドレイン
が接続されている。このトランジスタＮ４のソースは前
記第２の電源、例えば接地電位に接続され、ゲートには
チップイネーブル信号／ＣＥが供給されている。このト
ランジスタＮ４は、出力ノード１１から出力されるバイ
アス電位Ｖbiasを接地レベルにリセットするものであ
る。
【００２３】また、前記出力ノード１１には、デプレシ
ョン型のＮチャネルトランジスタＮ５のソースが接続さ
れている。このトランジスタＮ５のゲートは電位源、例
えば前記トランジスタＮ３のゲートおよびドレインに接
続され、ドレインはＰチャネルトランジスタＰ２のドレ
インに接続されている。このトランジスタＰ２のソース
は第１の電源Ｖccに接続され、ゲートにはチップイネー
ブル信号／ＣＥが供給されている。
ョン型のＮチャネルトランジスタＮ５のソースが接続さ
れている。このトランジスタＮ５のゲートは電位源、例
えば前記トランジスタＮ３のゲートおよびドレインに接
続され、ドレインはＰチャネルトランジスタＰ２のドレ
インに接続されている。このトランジスタＰ２のソース
は第１の電源Ｖccに接続され、ゲートにはチップイネー
ブル信号／ＣＥが供給されている。
【００２４】前記トランジスタＮ５は、チップイネーブ
ル信号／ＣＥがハイレベルからローレベルに切換わる時
に、バイアス電位の上昇を加速する。また、トランジス
タＰ２は、チップイネーブル信号／ＣＥがハイレベルと
されたスタンバイ時にオフとなり、トランジスタＮ５に
流れる電流をカットするものである。上記構成におい
て、図２を参照して動作について説明する。
ル信号／ＣＥがハイレベルからローレベルに切換わる時
に、バイアス電位の上昇を加速する。また、トランジス
タＰ２は、チップイネーブル信号／ＣＥがハイレベルと
されたスタンバイ時にオフとなり、トランジスタＮ５に
流れる電流をカットするものである。上記構成におい
て、図２を参照して動作について説明する。
【００２５】前記トランジスタＮ５のゲートにはトラン
ジスタＮ３のドレイン電位が供給されている。このた
め、チップイネーブル信号／ＣＥがハイレベルからロー
レベルに切換わり、バイアス電位Ｖbiasが立ち上がる初
期の状態、すなわち、バイアス電位Ｖbiasがほぼ接地電
位において、トランジスタＮ５のゲート電位ＶG は０Ｖ
であり、このトランジスタＮ５はトランジスタＮ１とと
もに導通する。したがって、バイアス電位Ｖbiasの上昇
はトランジスタＮ５によってスピードアップされる。ま
た、バイアス電位Ｖbiasの立ち上がり後半において、ト
ランジスタＮ５のゲート電位ＶG はトランジスタＮ３の
閾値電圧Ｖthn となる。
ジスタＮ３のドレイン電位が供給されている。このた
め、チップイネーブル信号／ＣＥがハイレベルからロー
レベルに切換わり、バイアス電位Ｖbiasが立ち上がる初
期の状態、すなわち、バイアス電位Ｖbiasがほぼ接地電
位において、トランジスタＮ５のゲート電位ＶG は０Ｖ
であり、このトランジスタＮ５はトランジスタＮ１とと
もに導通する。したがって、バイアス電位Ｖbiasの上昇
はトランジスタＮ５によってスピードアップされる。ま
た、バイアス電位Ｖbiasの立ち上がり後半において、ト
ランジスタＮ５のゲート電位ＶG はトランジスタＮ３の
閾値電圧Ｖthn となる。
【００２６】このように、トランジスタＮ５のゲート電
位をバイアス電位発生回路１０の立ち上がりと同期させ
て上昇させることにより、バイアス電位Ｖbiasの上昇時
のトランジスタＮ５の相互コンダクタンス(mutual codu
ctance) ｇｍの低下を防止できる。したがって、バイア
ス電位Ｖbiasを高速、且つ安定に上昇させることができ
る。一方、バイアス電位Ｖbiasが定常電位となると、ト
ランジスタＮ５のゲート電位ＶG は、トランジスタＮ５
の閾値電圧をＶthd とした場合、 ＶG （＝Ｖthn ）≦Ｖbias＋Ｖthd となり、トランジスタＮ５はオフ状態となる。
位をバイアス電位発生回路１０の立ち上がりと同期させ
て上昇させることにより、バイアス電位Ｖbiasの上昇時
のトランジスタＮ５の相互コンダクタンス(mutual codu
ctance) ｇｍの低下を防止できる。したがって、バイア
ス電位Ｖbiasを高速、且つ安定に上昇させることができ
る。一方、バイアス電位Ｖbiasが定常電位となると、ト
ランジスタＮ５のゲート電位ＶG は、トランジスタＮ５
の閾値電圧をＶthd とした場合、 ＶG （＝Ｖthn ）≦Ｖbias＋Ｖthd となり、トランジスタＮ５はオフ状態となる。
【００２７】このような動作条件とすることにより、ト
ランジスタＮ２、Ｎ３の閾値電圧２Ｖthn に等しいバイ
アス電位Ｖbiasを出力することができる。また、バイア
ス電位Ｖbiasが定常電位の場合、バイアス電位発生回路
１０の消費電流はトランジスタＮ１に流れる電流のみに
よって決定され、バイアス電位Ｖbiasは電源電位に依存
しない特性となる。図３は、この発明の第２の実施例を
示すものであり、図１と同一部分には同一符号を付す。
ランジスタＮ２、Ｎ３の閾値電圧２Ｖthn に等しいバイ
アス電位Ｖbiasを出力することができる。また、バイア
ス電位Ｖbiasが定常電位の場合、バイアス電位発生回路
１０の消費電流はトランジスタＮ１に流れる電流のみに
よって決定され、バイアス電位Ｖbiasは電源電位に依存
しない特性となる。図３は、この発明の第２の実施例を
示すものであり、図１と同一部分には同一符号を付す。
【００２８】前記第１の実施例において、トランジスタ
Ｎ５のゲートは、定電位源としてのトランジスタＮ３の
ドレインに接続した。この実施例の場合、トランジスタ
Ｎ５のゲートは、定電位発生回路３１に接続される。す
なわち、定電位発生回路３１において、Ｐチャネルトラ
ンジスタＰ３のソースは第１の電源Ｖccに接続され、ゲ
ートにはチップイネーブル信号／ＣＥが供給されてい
る。このトランジスタＰ３のドレインはＮチャネルトラ
ンジスタＮ６のドレインとゲート、および前記トランジ
スタＮ５のゲートに接続されている。このトランジスタ
Ｎ６のソースは第２の電源、例えば接地電位に接続され
ている。
Ｎ５のゲートは、定電位源としてのトランジスタＮ３の
ドレインに接続した。この実施例の場合、トランジスタ
Ｎ５のゲートは、定電位発生回路３１に接続される。す
なわち、定電位発生回路３１において、Ｐチャネルトラ
ンジスタＰ３のソースは第１の電源Ｖccに接続され、ゲ
ートにはチップイネーブル信号／ＣＥが供給されてい
る。このトランジスタＰ３のドレインはＮチャネルトラ
ンジスタＮ６のドレインとゲート、および前記トランジ
スタＮ５のゲートに接続されている。このトランジスタ
Ｎ６のソースは第２の電源、例えば接地電位に接続され
ている。
【００２９】上記定電位発生回路３１において、チップ
イネーブル信号／ＣＥがローレベルとなると、トランジ
スタＰ３が導通し、ＮチャネルトランジスタＮ６によっ
て一定電位が発生される。この一定電圧はトランジスタ
Ｎ５のゲートに供給される。
イネーブル信号／ＣＥがローレベルとなると、トランジ
スタＰ３が導通し、ＮチャネルトランジスタＮ６によっ
て一定電位が発生される。この一定電圧はトランジスタ
Ｎ５のゲートに供給される。
【００３０】したがって、この実施例によっても第１の
実施例と同様の効果を得ることができる。また、トラン
ジスタＮ６のサイズを変えることにより、任意の電位を
発生できるため、トランジスタＮ５の導通速度を任意に
設定できる。
実施例と同様の効果を得ることができる。また、トラン
ジスタＮ６のサイズを変えることにより、任意の電位を
発生できるため、トランジスタＮ５の導通速度を任意に
設定できる。
【００３１】なお、この発明はＥＰＲＯＭ、ＥＥＰＲＯ
Ｍに限らず、例えば記憶データを電気的に、一括して消
去できるフラッシュ・ＥＰＲＯＭや、ＤＲＡＭ等にも適
用することができる。また、トランジスタＮ５はデプレ
ション型に限定されるものではなく、エンハンス型とす
ることも可能である。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
Ｍに限らず、例えば記憶データを電気的に、一括して消
去できるフラッシュ・ＥＰＲＯＭや、ＤＲＡＭ等にも適
用することができる。また、トランジスタＮ５はデプレ
ション型に限定されるものではなく、エンハンス型とす
ることも可能である。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。
【００３２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、スタンバイ解除時にバイアス電位を短時間に立ち上
げることができ、チップイネーブル・アクセス・タイム
を短縮することができるとともに、動作状態での消費電
流を抑えることが可能なバイアス電位発生回路を提供で
きる。
ば、スタンバイ解除時にバイアス電位を短時間に立ち上
げることができ、チップイネーブル・アクセス・タイム
を短縮することができるとともに、動作状態での消費電
流を抑えることが可能なバイアス電位発生回路を提供で
きる。
【図１】この発明の第１の実施例を示す回路図。
【図２】図１に示す回路の動作特性を示す図。
【図３】この発明の第２の実施例を示す回路図。
【図４】従来の不揮発性半導体メモリを示す回路図。
【図５】従来のバイアス電位発生回路を示す回路図。
Ｎ１、Ｎ５…デプレション型のＮチャネルトランジス
タ、Ｎ２、Ｎ３、Ｎ４、Ｎ６…エンハンスメント型のＮ
チャネルトランジスタ、Ｐ１〜Ｐ３…Ｐチャネルトラン
ジスタ、１１…出力ノード、３１、４１…定電位発生回
路、／ＣＥ…チップイネーブル信号、Ｖcc…第１の電
位、GND …第２の電位。
タ、Ｎ２、Ｎ３、Ｎ４、Ｎ６…エンハンスメント型のＮ
チャネルトランジスタ、Ｐ１〜Ｐ３…Ｐチャネルトラン
ジスタ、１１…出力ノード、３１、４１…定電位発生回
路、／ＣＥ…チップイネーブル信号、Ｖcc…第１の電
位、GND …第２の電位。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 29/788 29/792
Claims (3)
- 【請求項１】 電流通路の一端が前記第１の電源に接続
され、電流通路の他端とゲートが出力ノードに接続され
たデプレッション型の第１のトランジスタと、 前記出力ノードに電流通路の一端およびゲートが接続さ
れたエンハンスメント型の第２のトランジスタと、 電流通路の一端およびゲートが前記第２のトランジスタ
の電流通路の他端に接続され、電流通路の他端が第２の
電源に接続されたエンハンスメント型の第３のトランジ
スタと、 電流通路の一端が前記第１の電源に接続され、電流通路
の他端が前記出力ノードに接続され、ゲートが前記第２
の電源以外の電位源に接続され、前記第２、第３のトラ
ンジスタによって発生される電位がバイアス電位に達す
るまで導通される第４のトランジスタと、 を具備したことを特徴とするバイアス電位発生回路。 - 【請求項２】 前記第４のトランジスタのゲートは、電
位源としての前記第３のトランジスタの電流通路の一端
に接続されることを特徴とする請求項１記載のバイアス
電位発生回路。 - 【請求項３】 電位源は、電流通路の一端およびゲート
が前記第１の電源および前記第４のトランジスタのゲー
トに接続され、電流通路の他端が接地されたエンハンス
メント型の第５のトランジスタによって構成されている
ことを特徴とする請求項１記載のバイアス電位発生回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19040292A JPH0636584A (ja) | 1992-07-17 | 1992-07-17 | バイアス電位発生回路 |
| US07/921,098 US5296801A (en) | 1991-07-29 | 1992-07-29 | Bias voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19040292A JPH0636584A (ja) | 1992-07-17 | 1992-07-17 | バイアス電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636584A true JPH0636584A (ja) | 1994-02-10 |
Family
ID=16257554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19040292A Pending JPH0636584A (ja) | 1991-07-29 | 1992-07-17 | バイアス電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636584A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201434B1 (en) * | 1997-11-28 | 2001-03-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor |
| KR20010109114A (ko) * | 2000-05-29 | 2001-12-08 | 가네꼬 히사시 | 버스트 판독모드를 구비한 반도체 메모리장치 및 데이터판독방법 |
-
1992
- 1992-07-17 JP JP19040292A patent/JPH0636584A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201434B1 (en) * | 1997-11-28 | 2001-03-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor |
| US6359494B2 (en) | 1997-11-28 | 2002-03-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor |
| KR20010109114A (ko) * | 2000-05-29 | 2001-12-08 | 가네꼬 히사시 | 버스트 판독모드를 구비한 반도체 메모리장치 및 데이터판독방법 |
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