KR20010109114A

KR20010109114A - 버스트 판독모드를 구비한 반도체 메모리장치 및 데이터판독방법

Info

Publication number: KR20010109114A
Application number: KR1020010029339A
Authority: KR
Inventors: 스즈끼준이찌
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 2000-05-29
Filing date: 2001-05-28
Publication date: 2001-12-08
Also published as: JP2001344987A; US6496446B2; US20010046178A1; TW508586B

Abstract

버스트 모드동작을 구비한 반도체 메모리는 메모리셀 어레이, 메모리셀의 데이터를 결정하는 센스증폭기회로, 제1 및 제2 래치그룹을 구비하고 센스증폭기의 데이터를 래치하는 래치회로, 및 칩 인에이블 신호가 제공되고 반도체의 판독동작을 제어하는 인에이블 회로를 포함한다. 인에이블 회로는 칩 인에이블 신호가 메모리셀의 데이터를 올바로 출력하기 위하여 반도체 메모리의 판독동작의 중지를 나타내어도 래치회로가 데이터를 래치할 때까지 판독동작을 위한 회로가 활성화하도록 지시한다.

Description

버스트 판독모드를 구비한 반도체 메모리장치 및 데이터 판독방법 {SEMICONDUCTOR MEMORY DEVICE HAVING BURST READOUT MODE AND DATA READOUT METHOD}

본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리 카드 등에서 사용하기 위해 신속한 판독을 가능하게 하는 버스트 액세스 모드 (burst access mode) 를 구비한 반도체 메모리장치에 관한 것이다.

최근, 반도체장치의 집적 사이즈가 프로세스 기술의 발전에 의해 증가되었고, 이에 의해 동작속도가 증가하였다. 특히 CPU (중앙처리장치) 의 동작속도를 현저하게 증가시키고 있다. CPU 의 동작속도의 증가에 따라, 반도체 메모리의 판독동작속도를 증가시킬 필요가 있다.

구체적으로, 단일 반도체칩에 저장된 애니메이션과 같은 화상정보 또는 음악정보는 디스플레이 장치 또는 스피커에 의해 재생된다. 판독속도가 음악 또는 화상정보의 판독동안 변동한다면, 재생된 음악 또는 화상정보는 불연속적으로 되어, 사용자의 즐거움이 방해받는다.

따라서, 음악 또는 화상정보의 판독처리에 대해 빠르고 일정한 속도의 동작이 요구된다.

상기 반도체 메모리로의 고속 액세스에 대한 요청에 응하여, 반도체 메모리의 동작에 버스트 모드가 사용된다. 버스트 모드에서는, 반도체 메모리에 대해 기준 어드레스가 제공될 때, 한 페이지에 대응하는 모든 데이터가 사전에 래치된다. 이어서, 내부회로는 버스트 모드에 대한 어드레스를 계속적으로 생성하고, 래치된 데이터는 이 어드레스에 응답하여 판독된다. 즉, 데이터가 판독될 때마다 새로운 어드레스를 판독할 필요가 없다. 따라서, 반도체 메모리의 판독동작속도가 증가될 수 있다.

즉, 도 5 에 도시된 바와 같이, 바이트 0 내지 바이트 15 를 갖는 메모리셀의 16 바이트 데이터는 레이턴시 (latency) 기간 동안 판독되고 이어서 바이트 0 내지 바이트 15 의 데이터가 출력되는 동안 바이트 16 내지 바이트 31 을 갖는 메모리셀의 16 바이트 데이터가 판독된다. 이 판독동작은 순차적으로 반복된다.

그러나, 버스트 모드에서는, 한 페이지의 판독동작마다 새로운 다음 페이지 어드레스가 반도체 메모리에 제공된다. 따라서, 다음 페이지 어드레스를 디코딩하고 센스증폭기를 이용하여 메모리셀로부터 페이지 데이터를 판독할 시간을 가질 필요가 있다.

또한, 도 6 에 도시된 바와 같이, 16 바이트 데이터의 중간, 예컨대 바이트 15 로부터 데이터가 판독될 때, 단일 바이트 데이터의 판독 기간만이 허용된다. 그러나, 이 기간은 메모리셀로부터 다음 페이지 데이터 (바이트 16 부터 바이트 31까지) 를 판독하기에 충분하지 않아서, 연속적인 데이터 출력이 수행될 수 없다.

따라서, 상술한 바와 같은 단일 페이지 데이터를 래치하는 방법에서는, 실제적으로 고속 액세스를 위한 액세스 시간의 개선에 제한이 있다. 따라서, 이러한 반도체 메모리를 갖는 시스템은 그 처리속도에 있어 개선될 수 없다.

상기 단점을 제거하기 위해, 일본특개평 9-106689 호는 페이지가 다음 페이지로 바뀔 때마다 새로운 어드레스가 입력될 필요가 없도록 각 비트선이 센스증폭기 및 래치에 접속된 배치에 대해 개시하고 있다.

즉, 데이터가 모든 비트선으로부터 함께 판독되고 각 데이터는 래치에 저장된다. 따라서, 신속한 판독/기입 페이지 동작은 워드선의 선택을 제외하고는 새로운 어드레스 없이 수행된다. 결과적으로, 이러한 반도체 메모리를 구비한 시스템은 페이지 변경을 위한 페이지 판독시간을 필요로 하지 않고, 이에 의해 판독동작의 속도가 향상된다.

그러나, 상기 반도체 메모리에는, 모든 비트선에 대응하는 센스증폭기, 및 이 센스증폭기의 데이터를 저장하는 래치가 구비되어 있어야 한다. 판독동작의 속도가 증가하여도, 센스증폭기 및 래치는 칩 영역의 매우 넓은 영역을 점유하므로, 이러한 반도체 메모리의 칩 사이즈는 동일한 용량을 갖는 일반적인 반도체 메모리의 칩사이즈보다 더 크다.

또한, 모든 비트선에 대응하는 센스증폭기를 구비한 반도체 메모리는 데이터 판독 또는 다른 동작에서 매우 큰 소비전력을 갖는다. 전지에 의해 구동되는 휴대용 정보장치가 이러한 반도체 메모리를 사용한다면, 이 반도체 메모리는 상기 휴대용 정보장치의 동작시간을 감소시킨다.

일본특개평 11-176185 호는 복수의 블록으로 분할된 메모리셀 어레이 및 상기 각 블록 내의 복수의 열 사이에서 공유된 센스증폭기를 포함하는 반도체 메모리장치를 개시한다. 복수의 블록 내의 선택된 열의 데이터는 일군의 데이터로서 취급된다.

이러한 반도체 메모리장치에 따르면, 제1 군의 데이터가 센스증폭기로부터 시프트 레지스터로 전송된 후, 열 어드레스가 증분되고 센스증폭기가 제2 군의 데이터를 판독한다. 그후, 제1 군의 데이터의 최종 데이터가 시프트 레지스터로 전송되고 제2 군의 데이터가 시프트 레지스터로 전송된다. 열 어드레스가 증분된 후, 센스증폭기는 제 3 군의 데이터를 판독한다.

이 반도체 메모리장치는 소정의 임의 액세스 시간 (예컨대, 1 ㎲) 후에 시프트 레지스터로부터 데이터의 출력을 개시한다. 그러나, 제1 군의 모든 데이터가 출력될 때에 제2 군의 데이터가 센스증폭기에 의해 결정되는지의 여부를 검출하는 어떤 수단도 이 반도체 메모리장치에 제공되지 않는다.

따라서, 외부회로 또는 외부장치의 임의 액세스 시간이 반도체 메모리의 임의 액세스 시간보다 더 짧으면, 제2 군의 모든 데이터가 아직 결정되지 않았더라도, 외부회로 또는 외부장치는 제1 군의 데이터를 출력한 후에 시프트 레지스터로부터 제2 군의 데이터를 판독한다. 따라서, 외부회로 및 외부장치는 정확한 데이터를 수신할 수 없다.

또한, 제1 군의 데이터를 센스증폭기에서 시프트 레지스터로 전송한 후, 열 어드레스가 증분되고, 센스증폭기는 제2 군의 데이터를 판독한다. 즉, 센스증폭기는 항상 동작중이다. 이에 따라, 전류가 센스증폭기를 통해 항상 흐르고, 이에 의해 전류소비가 증가한다.

상기 문제점을 해결하기 위하여, 복수의 블록으로 분할된 복수의 메모리셀 어레이, 각 블록내에 복수의 열을 공유하는 각각의 센스증폭기, 및 각각의 센스증폭기로부터의 데이터를 저장하는 래치의 두 시스템을 구비한 반도체 메모리장치가 고려된다.

이러한 반도체 메모리장치에서, 도 7 에 도시된 바와 같이, 하나의 래치에 저장된 바이트 0 내지 바이트 15 의 16 바이트 데이터 출력 동안, 바이트 16 내지 바이트 31 의 또다른 16 바이트 데이터가 메모리셀로부터 판독되고 래치신호에 응답하여 다른 래치에 저장된다. 도 7 에 도시된 타이밍도에서, 칩선택신호 CE 가 하이레벨 (High level) 일 때, 반도체 메모리는 사용가능하다.

반도체 메모리장치는 각각의 래치에 대해 이 판독 및 저장 프로세스를 순차적으로 반복한다. 센스증폭기는 래치에 대한 데이터 판독기간 동안만 동작상태 (신호 SAEB 가 로우레벨 (Low level) 상태임) 에 있는 것으로 가정한다.

센스증폭기의 수는 데이터 출력 및 데이터 저장을 교대로 수행함으로써 감소될 수 있다. 따라서, 센스증폭기는 메모리셀로부터 데이터를 판독하는 동안만 구동되므로, 액세스시간 개선은 칩면적의 확대 및 소비전력의 증가없이 버스트 모드에서 달성된다.

그러나, 칩선택신호 CE 가 로우레벨로 바뀌면, 메모리내의 모든 회로는 사용불능상태 (대기상태) 로 되는 한편, 데이터출력 및 데이터저장이 교대로 수행된다. 즉, 센스증폭기의 동작이 인터럽트되어 다음 데이터를 저장하는 래치가 정확한 데이터를 저장할 수 없다.

즉, 도 8 에 도시된 바와 같이, 대기상태에서, 센스증폭기 및 워드선은 활성상태에서 불활성 상태로 변한다. 따라서, 메모리셀로부터 센스증폭기회로로 판독된 데이터가 소실된다.

그후, 칩선택신호 CE 가 하이레벨로 변하고 반도체 메모리가 대기상태에서 활성 상태로 변하더라도, 워드선은 짧은 시간안에 충분히 낮은 전압레벨로 강하하지 않으므로, 데이터가 메모리셀로부터 센스증폭기회로로 판독될 수 없다.

결과적으로, 센스증폭기는 메모리셀의 데이터를 정확하게 결정할 수 없고 래치는 정확한 다음 데이터를 저장할 수 없다. 바이트 0 부터 바이트 15 까지의 데이터가 한 래치로부터 판독된 후, 다른 래치로부터 출력된 바이트 16 부터 바이트 31 까지의 데이터가 올바르지 않다.

본 발명의 목적은, 칩 영역의 확대없이 빠르고 일정한 속도의 판독동작이 가능한 반도체 메모리장치를 제공하는 것이다.

본 발명의 다른 목적은 메모리셀의 데이터를 올바르게 출력하는 반도체 메모리장치를 제공하는 것이다.

본 발명에 따른 반도체 메모리장치는, 복수의 메모리셀을 갖는 메모리셀 어레이; 상기 메모리셀에 접속된 복수의 워드선; 상기 워드선 중 하나를 선택적으로 인에이블하도록 워드선에 접속된 행 디코더; 상기 메모리셀에 접속된 복수의 디지트선; 각각이 상기 디지트선의 각각에 접속된 복수의 센스증폭기를 갖는 센스증폭기회로; 상기 디지트선의 데이터를 래치하도록 상기 센스증폭기회로에 접속된 제1 래치회로; 및 상기 행 디코더에 접속되고, 제1 래치회로가 상기 디지트선의 데이터의 래치를 종료하고 칩 인에이블 (enable) 신호가 반도체 메모리장치의 대기모드를 나타낼 때에 상기 행 디코더를 기능하지 않게 하도록 상기 반도체 메모리장치의 동작모드를 나타내는 칩 인에이블 신호가 제공된 제어회로를 포함한다.

본 발명의 상기 및 타 목적은 다음의 설명 및 첨부도면을 참조하면 첨부된 특허청구범위로부터 당업자에게 명백할 것이다.

도 1 은 본 발명의 일실시예에 따른 반도체 메모리를 도시한 블록도.

도 2 는 본 발명의 상기 일실시예에 따른 반도체 메모리의 판독동작을 도시한 타이밍도.

도 3 은 도 1 의 인에이블 회로 (25) 의 동작을 도시한 타이밍도.

도 4 는 본 발명의 일실시예에 따라 칩 인에이블 신호 CE 가 로우레벨로 될 때에 반도체 메모리의 판독동작을 도시한 타이밍도.

도 5 는 종래의 반도체 메모리의 판독동작을 도시한 도면.

도 6 은 종래의 반도체 메모리의 판독동작을 도시한 도면.

도 7 은 종래기술에 따른 반도체 메모리의 판독동작을 도시한 도면.

도 8 은 종래기술에 따라 칩 인에이블 신호 CE 가 로우레벨로 될 때에 반도체 메모리의 판독동작을 도시한 타이밍도.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 어드레스 레지스터 2D, 2U : 카운터 회로

3 : ATD 회로 4 : WE 버퍼

5 : 지연회로 6 : 래치펄스 선택기

7 : 래치회로 8 : 센스증폭기

9 : 메모리셀 어레이 10 : 행 디코더

11 : 열 디코더 12 : Y 선택기

13 : 페이지 선택기 14 : 출력버퍼

15 : RE 버퍼 16 : 래치출력 선택기

17 : 래치제어회로 18 : 페이지 디코더

19 : 센스증폭기 제어회로 20 : BUSY 신호 생성기

21 : CE 버퍼

도 1 을 참조하여, 본 발명에 따른 반도체 메모리를 설명하기로 한다. 도 1 은 샘플구성으로서 8 비트 출력에서 128 메가비트의 용량을 갖는 마스크 ROM 의 배치를 도시하지만, 본 발명은 마스크 ROM 에 한정되지 않는다.

도 1 에서, 어드레스 레지스터 (1) 는 입력단자를 통해 입력되는 24 비트 어드레스신호 AD0 내지 AD23 의 파형을 형성하고 이 신호를 내부 어드레스 신호 A0 내지 A13 및 행 어드레스 신호 RA5 내지 RA14 를 생성하도록 내부회로에 대한 전압레벨을 갖는 신호로 변환시킨다. 또한, 어드레스 레지스터 (1) 는, 예컨대 기입신호 WE 의 상승에지 (rising edge) 에 응답하여 내부 어드레스 신호 A0 내지 A13 및 행 어드레스 신호 RA5 내지 RA14 를 래치한다. 이어서, 어드레스 레지스터 (1) 는 이 래치된 내부 어드레스 신호 A0 내지 A3 를 제1 카운터회로 (2D) 로 출력하고 내부 어드레스 신호 A4 내지 A13 을 제2 카운터 회로 (2U) 로 출력한다.

제1 카운터회로 (2D) 는 4 비트 카운터이다. 제1 카운터 회로는 제어신호 T0 의 상승에지에 응답하여 내부 어드레스 신호 A0 내지 A3 을 버스트 어드레스의 초기값으로서 래치한다. 제1 카운터 회로 (2D) 는 판독제어신호 RE 의 상승에지에 응답하여 카운트를 개시한다.

또한, 제1 카운터 회로 (2D) 는 이 카운트된 값을 페이지 어드레스 신호 PA0 내지 PA3 로서 페이지 디코더 (18) 로 출력한다. 이 카운트된 값이 "1111" 에서 "0000" 으로 변할 때, 제1 카운터 회로 (2D) 는 캐리신호 CR 를 제2 카운터 회로 (2U) 로 출력한다. 이 카운트된 값 "1111" 의 최상위비트는 페이지 어드레스 신호 PA3 의 값에 대응하고 최하위비트는 페이지 어드레스 신호 PA0 의 값에 대응한다.

제2 카운터 회로 (2U) 는 10 비트 카운터이다. 제2 카운터 회로 (2U) 는 제어신호 T0 의 상승에지에 응답하여 내부 어드레스 신호 A4 내지 A13 을 버스트 어드레스의 초기값으로서 래치한다. 제2 카운터 회로 (2U) 는 제어신호 T1 의 상승에지 또는 캐리신호 CR 의 상승에지에 응답하여 카운트를 개시한다.

또한, 제2 카운터회로 (2U) 는 10 비트 중에서 하위 5 비트를 사용하여 열 어드레스 신호 CA0 내지 CA4 를 생성하고 열 어드레스 신호 CA0 내지 CA4 를 열 디코더 (11) 로 출력한다. 추가적으로, 제2 카운터 회로 (2U) 는 10 비트 중에서 상위 5 비트를 이용하여 행 어드레스 신호 RA0 내지 RA4 를 생성하고 행 어드레스 신호 RA0 내지 RA4 를 행 디코더 (10) 로 출력한다. 행 디코더 (10) 에는 행 어드레스 신호 RA0 내지 RA4, 및 어드레스 레지스터 (1) 로부터 출력된 다른 행 어드레스 신호 RA5 내지 RA14 가 제공된다.

따라서, 판독동작의 버스트 모드가 워드선에 적용될 수 있다. 워드선 WD0 내지 WD16383 에 대한 버스트 어드레스는 초기값인 행 어드레스 신호 RA5 내지 RA14, 및 제2 카운터 회로 (2U) 의 카운트된 값 데이터인 행 어드레스 신호 RA0 내지 RA4 에 의해 생성될 수 있다.

WE 버퍼 (4) 는 신호 WEB 의 파형을 형성하고 신호 WEB 를 내부회로에 대한 전압레벨을 갖는 신호로 변환한 후, 변환결과와 동일한 위상을 갖는 기입신호 WE 로서 출력한다.

ATD 회로 (3) 는 WE 버퍼 (4) 로부터 입력된 기입신호 WE 의 변화를 검출한다. 기입신호 WE 및 캐리신호 CR 이 활성상태이면, ATD 회로 (3) 는 제어신호 T0 를 제1 및 제2 카운터 회로 (2D 및 2U) 및 지연회로 (5) 로 출력한다. 제어신호 T0 는 로우레벨의 소정 폭을 갖는 원샷 펄스를 갖는다.

지연회로 (5) 는 제어신호 T0 를 지연시키고 제어신호 T0 와 동일한 극성 (로우레벨) 의 소정 폭을 갖는 펄스의 제어신호 T1 을 생성한다. 또한, 지연회로 (5) 는 제어신호 T0 를 지연시켜 래치펄스 신호 SALF 를 생성하고 제어신호 T1 을 지연시켜 래치펄스 신호 SALS 를 생성한다. 래치펄스 신호 SALF 및 SALS 는 각각 제어신호 T0 및 T1 과 동일한 극성이다. 그후, 지연회로 (5) 는 래치펄스 신호SALF 및 래치펄스 신호 SALS 를 래치펄스 선택회로 (6) 에 제공한다.

래치펄스 선택회로 (6) 는 래치펄스신호 SALS 및 SALF 를 수신하고, 입력제어신호 CA0T 의 레벨에 따라 제어신호 SAL0 및 제어신호 SAL1 의 펄스를 출력한다. 래치펄스 선택회로 (6) 는 제어신호 SAL1 의 출력없이 제어신호 CA0T 가 로우레벨일 때에 제어신호 SAL0 로서 래치펄스신호 SALF 를 출력하고, 제어신호 SAL0 의 출력없이 제어신호 CA0T 가 하이레벨일 때에 제어신호 SAL1 로서 래치펄스신호 SALS 를 출력한다.

래치펄스신호 SAL0 및 래치펄스신호 SAL1 는 각각이 소정 폭 및 제어신호 SALS 또는 제어신호 SALF 와 반대극성 (하이레벨) 을 갖는 펄스이다.

RE 버퍼 (15) 는 신호 REB 의 파형을 형성하고 신호 REB 를 내부회로에 대한 전압레벨을 갖는 신호로 변환한 후, 이 변환결과와 동일한 위상을 갖는 판독신호 RE 를 출력한다.

행 디코더 (10) 는 카운터 회로 (2U) 의 행 어드레스 신호 RA0 내지 RA4 및 어드레스 레지스터 (1) 의 행 어드레스 신호 RA5 내지 RA14 를 디코딩하여, 워드선 WD0 내지 WD16383 중 하나를 활성화한다. 행 디코더 (10) 는 메모리셀 어레이 (9) 내의 메모리셀 트랜지스터의 게이트에 접속되어 있는 선택된 워드선에 로우레벨 전압을 인가하고, 선택되지 않은 워드선에 하이레벨의 전압을 인가한다. 선택되지 않은 워드선에 인가된 하이레벨은 인핸스먼트형 메모리셀 트랜지스터의 임계값보다 더 높은 전압이다.

열 디코더 (11) 는 카운터 회로 (2D) 로부터 열 어드레스 신호 CA0 내지 CA4를 디코딩하여 제어신호 YS0 내지 YS31 를 생성한다. 열 디코더 (11) 는 제어신호 YS0 내지 YS31 중 하나를 활성화한다.

Y 선택기 (12) 는 복수의 Y 스위치, 예컨대 n 채널 트랜지스터를 포함한다. Y 스위치 각각은 디지트선 DG0 내지 DG4095 각각에 접속된다. 열 디코더 (11) 의 제어신호 YS0 내지 YS31 중 하나가 활성화되면, 게이트가 활성 제어신호 (제어신호 YS0 내지 YS31 중 하나) 에 접속된 Y 스위치는 턴온되고 활성 제어신호가 제공된 Y 스위치에 접속된 128 개의 디지트선의 데이터는 센스증폭기회로 (8) 에 제공된다.

메모리셀 어레이 (9) 는 워드선 WD0 내지 WD16383 이 디지트 (비트) 선 DG0 내지 DG4095 과 교차된 매트릭스를 갖고 각 교점에는 도시되지 않은 메모리셀 트랜지스터가 정렬된다. 이 메모리셀은 NAND 형이다. 메모리셀 트랜지스터의 데이터는 이 트랜지스터의 임계값으로 표현된다. 이 NAND 형에서, 메모리셀 트랜지스터가 n 채널형이면, 데이터 "1" 은 메모리셀 트랜지스터 게이트에서 n 형 불순물의 이온주입에 의해 디플리션형으로 표현되고 데이터 "0" 은 메모리셀 트랜지스터 게이트에서 이온주입을 생략함으로써 인핸스먼트형으로 표현된다.

NAND 형에서, 소스 및 드레인이 다른 메모리셀 트랜지스터에 접속된 메모리셀 트랜지스터 (n 채널형) 각각은 워드 선택선 WD0 내지 WD16383 중 하나에 접속된 게이트를 갖고, 최종단의 메모리셀 트랜지스터의 소스는 접지에 접속되며, 제1 단의 메모리셀 트랜지스터의 드레인은 디지트선 DG0 (디지트선 DG1 내지 DG4095) 에 접속된다. 이러한 NAND 형에서, 워드선택선 WD0 이 활성화 (로우레벨) 되고 다른 워드선이 불활성화 (하이레벨) 되면, 게이트가 활성 워드선 WD0 에 접속된 메모리셀 트랜지스터의 데이터에 대응하는 전류값이 디지트선에 흐른다.

예를 들면, 데이터 "1" 이 게이트가 상기 활성 워드선에 접속된 메모리셀 트랜지스터에 기입되면, 메모리셀 트랜지스터는 디플리션형이고, 이에 의해 전류가 흐르게 된다. 한편, 데이터 "0" 이 게이트가 상기 활성 워드선택선에 접속된 메모리셀 트랜지스터에 기입되면, 메모리셀 트랜지스터는 인핸스먼트형이고, 이에 의해 전류가 흐르지 않게 된다.

이 지점에서, 상기 활성 워드선의 전압은 인핸스먼트형 메모리셀 트랜지스터의 임계값보다 낮고 인핸스먼트형 메모리셀 트랜지스터는 턴오프되어 전류를 흐르지 않게 한다. 또한, 불활성 워드선택선의 전압은 인핸스먼트형 메모리셀 트랜지스터의 임계값보다 높고 인핸스먼트형 메모리셀 트랜지스터는 턴온되어 전류를 흐르게 한다. 즉, 전류상태는 메모리셀 트랜지스터의 데이터를 표현한다. 디지트선 DG0 내지 DG4095 를 흐르는 각 전류는 Y 선택기 (12) 에 의해 선택되어 센스증폭기회로 (8) 에 인가된다.

센스증폭기회로 (8) 는 한 페이지에 대해 복수의 센스증폭기, 즉 128 개의 센스증폭기로 구성된다. 이 접속에서, 한 페이지는 16 바이트 데이터로 구성된다. 센스증폭기 각각은 신호 YD0 내지 YD127 를 흐르는 전류에 따라 메모리셀의 데이터를 결정한다. 데이터가 기입되면 센스증폭기는 하이레벨인 데이터신호 DTn (n=0-127) 를 출력하고, 그렇지 않으면 센스증폭기는 로우레벨인 데이터신호 DTn 를 출력한다.

래치제어회로 (17) 에는 제1 카운터 회로 (2D) 로부터 공급된 열 어드레스에서 최하위 어드레스인 열 어드레스 신호 CA0 가 제공된다. 래치제어회로 (17) 는 소정시간에 열 어드레스 신호 CA0 에 반대되는 극성을 갖는 제어신호 CA0B 및 열 어드레스 신호 CA0 에 대해 동일한 극성을 갖는 제어신호 CA0T 를 생성한다. 또한, 래치제어회로 (17) 는 제어신호 CA0B 를 래치출력 선택기 (16) 로 출력하고 제어신호 CA0T 를 래치회로 (7) 및 래치펄스회로 (6) 로 출력한다.

래치회로 (7) 는 각각이 래치회로로 구성된 제1 및 제2 래치그룹을 포함한다. 래치회로 (7) 는 제어신호 CA0T 및 래치펄스신호 SAL0 또는 SAL1 에 응답하여 센스증폭기회로 (8) 의 데이터신호 DT0 내지 DT127 을 제1 및 제2 래치그룹 중 하나에 래치한다. 제1 래치그룹은 제어신호 CA0T 가 로우레벨일 때에 데이터를 저장하기 위해 선택된다. 제2 래치그룹은 제어신호 CA0T 가 하이레벨일 때에 데이터를 저장하기 위해 선택된다.

예를 들면, 제어신호 CA0T 가 로우레벨일 때, 디지트선 DG0 내지 DG127 에 대응하는 데이터신호 DT0 내지 DT127 는 래치펄스신호 SAL0 에 응답하여 제1 래치그룹에서 래치된다. 제어신호 CA0T 가 하이레벨일 때, 디지트선 DG128 내지 DG255 에 대응하는 데이터신호 DT0 내지 DT127 은 래치펄스신호 SAL1 에 응답하여 제2 래치그룹에서 래치된다.

래치회로 (7) 는 제1 래치그룹의 데이터를 데이터신호 DTA0 내지 DTA127 로서, 제2 래치그룹의 데이터를 데이터신호 DTB0 내지 DTB127 로서 래치출력 선택기 (16) 로 출력한다.

래치출력 선택기 (16) 는 래치제어회로 (17) 의 제어신호 CA0B 에 응답하여데이터신호 DTA0 내지 DTA127 및 데이터신호 DTB0 내지 DTB127 중 하나를 데이터신호 DL0 내지 DL127 로서 출력한다.

즉, 래치출력 선택기 (16) 는 제어신호 CA0B 가 로우레벨일 때에 제1 래치그룹의 데이터신호를 페이지 선택기 (13) 로 출력한다. 제어신호 CA0B 가 하이레벨일 때, 래치출력 선택기 (16) 는 제2 래치그룹의 출력을 페이지 선택기 (13) 로 출력한다.

페이지 디코더 (18) 는 카운터 회로 (2D) 로부터 페이지 어드레스 신호 PA0 내지 PA3 을 디코딩하여 제어신호 PAGE0 내지 PAGE15 를 페이지 선택기 (13) 로 출력한다. 예를 들면, 페이지 어드레스 신호 PA0 내지 PA3 은 순차적으로 hex 0 부터 hex F, 즉 "0000", "0001",ㆍㆍㆍ, "1110", 및 "1111" 까지 증가한다. 페이지 디코더 (18) 는 제어신호 PAGE0 내지 PAGE15 를 "walking 1" 형태, 즉 "0000000000000001", "0000000000000010",ㆍㆍㆍ, "0100000000000000", 및 "1000000000000000" 로 출력한다. 이때, 최상위비트 (가장 왼쪽) "0000" 은 페이지 어드레스 신호 PA3 에 대응하고 최하위비트 (가장 오른쪽) 는 페이지 어드레스 신호 PA0 에 대응한다.

페이지 선택기 (13) 에는 래치출력 선택기 (16) 로부터 데이터신호 DL0 내지 DL127 이 제공된다. 페이지 선택기 (13) 는 데이터신호 DL0 내지 DL127 을 출력 데이터 D0 내지 D7 에 분배한다. 출력 데이터 DL0 내지 DL127 의 각각은 제어신호 PAGE0 내지 PAGE15 에 응답하여 출력데이터 D0 내지 D7 으로서 1 비트씩 출력된다. 출력데이터 D0 내지 D7 은 출력버퍼 (14) 에 제공된다. 출력 데이터 D0 내지 D7각각은 출력단자 TO0 내지 TO7 로부터 출력된다. 예를 들어, 출력단자 TO0 을 설명하기로 한다. 제어신호 PAGE0 내지 PAGE15 가 "0000000000000001", "0000000000000010",ㆍㆍㆍ, "0100000000000000", 및 "1000000000000000" 의 16 개의 값 중 하나로 변할 때마다, 데이터신호 DL0 내지 DL15 가 출력단자 TO0 로부터 순차적으로 출력된다. 그러나, 최상위비트 (가장 왼쪽) "1000000000000000" 가 제어신호 PAGE15 에 대응하고 최하위비트 (가장 오른쪽) 가 제어신호 PAGE0 에 대응함을 주목한다.

출력버퍼 (14) 는 판독신호 RE 가 하이레벨일 때에 데이터신호 D0 내지 D7 을 각각 출력단자 T0 내지 T7 으로 출력한다.

디지트선 DG0 내지 DG4095 과 출력단자 T0 내지 T7 사이의 대응관계에 대해 설명하기로 한다.

예를 들면, 열 디코더 (11) 가 제어신호 YS0 를 활성화하면, Y 선택기 (12) 는 디지트선 DG0 내지 DG15, 디지트선 DG512 내지 DG527, 디지트선 DG1024 내지 DG1039, 디지트선 DG1536 내지 DG1551, 디지트선 DG2048 내지 DG2063, 디지트선 DG2560 내지 DG2575, 디지트선 DG3072 내지 DG3087, 및 디지트선 DG3584 내지 DG3599 에 접속된 Y 스위치를 턴온한다. Y 선택기 (12) 에 의해 선택된 디지트선의 데이터는 한 페이지에 대한 데이터를 나타낸다. Y 선택기 (12) 에 의해 선택된 디지트선 각각은 Y 스위치를 통해 센스증폭기회로 (8) 에 접속되고, 디지트선 각각을 통해 흐르는 전류는 신호 YD0 내지 YD127 로서 센스증폭기회로 (8) 에 제공된다.

디지트선 DG0 내지 DG511, 디지트선 DG512 내지 DG1023, 디지트선 DG1024 내지 DG1535, 디지트선 DG1536 내지 DG2047, 디지트선 DG2048 내지 DG2559, 디지트선 DG2560 내지 DG3071, 디지트선 DG3072 내지 DG3583, 및 디지트선 DG3584 내지 DG4095 의 데이터는 각각 출력단자 TO0 내지 TO7 의 각각으로부터 출력된다.

버스트 판독동작이 개시될 때, 각 출력단자에는 2 바이트 군의 데이터가 제공된다. 예를 들면, Y 선택기에 의해 선택된 Y 스위치에 접속된 디지트선 DG0 내지 DG15 의 데이터는 출력단자 TO0 로부터 1 비트씩 순차적으로 출력된다. 다른 출력단자 TO1 내지 T07 에서도 동일하다. 즉, 2 바이트 군이 버스트 판독처리마다 형성되고 대응하는 디지트선으로부터 데이터가 순서대로 1 비트씩 출력된다.

센스증폭기 제어회로 (19) 는 제어신호 T0 및 T1 에 응답하여 센스증폭기회로 (8) 를 활성화하기 위해 제어신호 SAEB 를 생성하고, 제어신호 SAEB 는 센스증폭기회로 (8) 에 제공된다. 센스증폭기 제어회로 (19) 는 레이턴시 기간동안 데이터신호 YD0 내지 YD127 의 데이터를 결정하는 타이밍을 제어한다. 즉, 센스증폭기회로 (8) 는 제어신호 SAEB 가 하이레벨일 때에 불활성화되고 제어신호 SAEB 가 로우레벨일 때에 활성화된다. 활성된 센스증폭기회로 (8) 는 메모리셀 트랜지스터의 데이터를 결정한다.

BUSY 신호 생성회로 (20) 는 반도체 메모리가 시스템에 의해 사용되고 있는지의 여부를 나타내는 제어신호인 READY/BUSY 신호를 출력한다. READY/BUSY 신호는 제어신호 T0 및 제어신호 SALS 에 기초하여 출력된다. 로우레벨인 READY/BUSY 신호는 반도체 메모리가 데이터를 판독중이어서 사용중 (busy)인 상태 (레이턴시상태) 이며 새로운 액세스가 불가능함을 나타낸다. 한편, 하이레벨인 READY/BUSY 신호는 반도체 메모리가 준비상태 (순환 동작상태) 이며, 데이터판독동작이 완료되었고 새로운 액세스가 가능함을 나타낸다.

인에이블 회로 (25) 에는 CE 버퍼회로 (21) 로부터 인에이블 신호 CE 가 제공되고 제어신호 CS 및 제어신호 CEB 를 생성한다. 예를 들면, 인이에블 회로 (25) 는 인버터 (22) 및 NAND 회로 (23) 를 포함한다.

제어신호 CEB 는 CE 버퍼 (21) 의 출력의 반전신호이고 출력버퍼 (14) 에 제공된다. 제어신호 CEB 가 로우레벨일 때, 출력버퍼 (14) 는 출력모드이다. 제어신호 CEB 가 하이레벨일 때, 출력버퍼(14) 는 고임피던스 (high-impedance) 모드이다.

제어신호 CS 는 제어신호 SAEB 와 제어신호 CEB 사이의 부정 논리곱의 결과로서 NAND 회로 (23) 및 인버터 (22) 에 의해 생성되고, 어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 에 제공된다. 즉, 인에이블 회로 (25) 는 제어신호 SAEB 및 CEB 중 하나가 로우레벨일 때에 하이레벨 제어신호 CS 를 출력한다.

이에 따라, 칩선택신호 CE 가 로우레벨로 변한 후에도, 제어신호 SAEB 는 로우레벨인 동안에 제어신호 CS 는 하이레벨이다. 즉, 선택된 메모리셀 트랜지스터의 데이터가 판독되어 래치회로 (7) 의 제1 및 제2 래치그룹 중 하나에 저장되는 동안에 제어신호 CS 는 하이레벨이다.

제어신호 CS 에 의한 어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 의 제어에 대해 설명하기로 한다.

어드레스 레지스터 (1) 는 제어신호 CS 가 하이레벨일 때에 입력 어드레스 신호 AD0 내지 AD23 을 저장하고, 제어신호 CS 가 로우레벨일 때에 상기 저장된 어드레스 신호를 소거한다.

지연회로 (5) 는 제어신호 CS 가 하이레벨일 때에 제어신호 T0 에 기초하여 제어신호 SALF 및 SALS 를 출력하고, 제어신호 CS 가 로우레벨일 때에 제어신호 SALF 및 SALS 를 출력하지 않는다.

행 디코더 (10) 는 제어신호 CS 가 하이레벨일 때에 입력 행 어드레스 A0 내지 A14 에 기초하여 워드선 WD0 내지 WD16383 중 하나를 활성화한다. 행 디코더 (10) 는 제어신호 CS 가 로우레벨일 때에 모든 워드선 WD0 내지 WD16383 을 불활성화한다.

따라서, 래치회로 (7) 가 메모리셀의 데이터를 래치하는 동안에 칩 인에이블 신호 CE 가 로우레벨로 되더라도, 어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 는 활성상태를 유지한다. 즉, 래치회로 (7) 는 메모리셀의 데이터를 완전히 래치할 수 있다.

본 발명의 실시예에 따른 반도체 메모리의 동작을 도 1 및 2 를 참조하여 설명하기로 한다.

본 발명의 반도체 메모리에서, 래치회로 (7) 는 센스증폭기회로 (8) 로부터 출력된 데이터신호 DT0 내지 DT127 를 버스트 출력을 위한 개시 어드레스의 설정기간인 레이턴시 기간 동안 버스트 출력을 위해 설정된 개시 어드레스에서 시작하는 제1 래치그룹 및 제2 래치그룹으로 순차적으로 래치한다.

데이터 버스트 판독기간인 순환 동작기간에, 래치회로 (7) 는 제1 및 제2 래치그룹 중 하나에 의해 래치된 데이터를 출력하고, 제어신호 SAL0, SAL1, 및 CA0B 에 응답하여 제1 및 제2 래치그룹 중 다른 하나에서 센스증폭기회로 (8) 의 데이터신호 DT0 내지 DT127 을 래치한다.

일실시예에 따른 반도체 메모리는 래치펄스 선택회로 (6) 및 래치제어회로 (17) 의 제어하에 데이터를 출력하기 위한 래치그룹 및 데이터를 래치하기 위한 그룹을 번갈아 일어나게 하면서 순차적으로 데이터의 버스트 판독을 수행한다.

따라서, 제어신호 REB 가 입력될 때마다, 래치된 데이터는 제어신호 CA0B 에 응답하여 제1 래치그룹 및 제2 래치그룹 중 하나로부터 순차적으로 출력된다.

도 2 의 시간 t0 에서, 데이터가 판독되는 래치그룹은 제2 래치그룹으로 가정된다. 이 상태에서, 제어신호 CA0B 는 하이레벨이고 제2 래치그룹의 출력데이터는 페이지 선택기 (13) 로 출력된다.

페이지 선택기 (13) 는 예컨대 페이지 디코더 (18) 의 제어신호 PAGE0 내지 PAGE15 "1000000000000000" 에 응답하여 출력버퍼 (14) 를 통해 출력단자 T0 로 최종 데이터 신호 DL15 를 출력한다. 또한, 다른 출력단자 T1 내지 T7 에서는, 데이터신호 DL16 내지 DL127 중에 대응하는 신호가 출력된다.

제1 카운터 회로 (2D) 는 제어신호 REB 가 입력될 때마다 RE 버퍼 (15) 가 출력하는 판독신호 RE 를 카운트한다. 제1 카운터 회로 (2D) 가 16 까지 카운트할 때, 즉 페이지 어드레스 신호 PA0 내지 PA3 가 "1111" 부터 "0000" 까지 카운트할 때, 제1 카운터 회로 (2D) 는 로우레벨의 펄스를 갖는 캐리신호 CR 을 출력한다.

이때, ATD 회로 (3) 는 캐리신호 CR 의 하강에지 (falling edge) 에 응답하여 로우레벨의 펄스를 갖는 제어신호 T0 를 출력한다.

지연회로 (5) 는 제어신호 T0 의 하강에지에 응답하여 로우레벨의 펄스를 갖는 제어신호 T1 을 출력한다.

이때 센스증폭기제어회로 (19) 는 제어신호 T1 의 하강에지에 응답하여 센스증폭기회로 (8) 를 활성화하기 위하여 제어신호 SAEB 를 로우레벨이 되게 한다.

제2 카운터 회로 (2U) 는 캐리신호 CR 에 응답하여 카운트 동작을 개시하고 이 카운트된 값을 열 어드레스 신호 CA0 내지 CA4 및 행 어드레스 신호 RA0 내지 RA4 로서 출력한다.

이때, 행 디코더 (10) 는 행 어드레스 신호 RA0 내지 RA14 에 응답하여 워드선 중 하나를 활성화한다.

Y 선택기 (12) 는 열 어드레스 신호 CA0 내지 CA4 에 응답하여 상기 활성된 워드선에 접속된 메모리셀 트랜지스터의 데이터를 신호 YD0 내지 YD127 로서 센스증폭기회로 (8) 로 출력한다.

시간 t00 에서, 열 어드레스 신호 CA0 가 캐리신호 CR 에 응답하여 카운트하는 제2 카운터 회로 (2U) 에 의해 로우레벨에서 하이레벨로 전환할 때, 래치제어회로 (17) 는 제어신호 CA0T 를 로우레벨에서 하이레벨로 전환하고 제어신호 CA0B 를 하이레벨에서 로우레벨로 전환하도록 지시한다. 이에 따라, 래치출력 선택기 (16) 는 제2 래치그룹의 데이터 대신에 페이지 선택기 (13) 의 제1 래치그룹의 데이터를 출력한다.

시간 t1 내지 t13 에서, 제1 카운터 회로 (2D) 는 제어신호 RE 의 하강에지에 응답하여 카운트 동작을 수행하고 이 카운트된 값을 페이지 어드레스 신호 PA0 내지 PA3 로서 출력한다.

페이지 선택기 (13) 는 제어신호 PAGE0 내지 PAGE15 에 응답하여 출력버퍼 (14) 를 통해 제1 래치그룹의 데이터를 출력단자 T0 내지 T7 로 순차적으로 출력한다.

시간 t133 에서, 지연회로 (5) 는 제어신호 T0 를 지연시키고 제어신호 SALF 및 제어신호 SALS 를 출력한다. 지연시간 Td 는 제어신호 T0 의 하강에지로부터 센스증폭기회로 (8) 의 출력데이터가 안정화되는 타이밍까지의 시간기간으로 정의된다.

시간 t135 에서, 래치펄스 선택회로 (6) 는 센스증폭기회로 (8) 의 데이터신호 DT0 내지 DT127 을 제2 래치그룹으로 래칭하기 위하여 래치신호 SAL1 를 래치회로 (16) 로 출력한다. 센스증폭기회로 (8) 의 데이터신호 DT0 내지 DT127 는 각각 제2 래치그룹의 대응 래치로 래칭된다.

제어신호 SALF 및 SALS 의 상승에지는 데이터신호 DT0 내지 DT127 을 정확하게 래치회로 (7) 로 래칭하기 위하여 제어신호 SAEB 의 상승에지보다 더 앞설 필요가 있다.

따라서, 센스증폭기 제어회로 (19) 는 제어신호 SALF 및 제어신호 SALS 의 하강에지에 응답하여 제어신호 SAEB 를 로우레벨에서 하이레벨로 전환한다.

이어서, 시간 t14 내지 t16 에서, 제1 카운터 회로 (2D) 는 제어신호 REB 에응답하여 카운트 동작을 수행하고 이 카운트된 값을 페이지 어드레스 신호 PA0 내지 PA3 로서 출력한다. 페이지 선택기 (13) 는 제어신호 PAGE0 내지 PAGE15 에 대응하여 제1 래치그룹의 래치의 데이터를 순차적으로 출력한다. 데이터신호 D0 내지 D7 은 출력버퍼 (14) 를 통해 출력단자 T0 내지 T7 로 출력된다.

시간 t66 에서, 제1 카운터 회로 (2D) 는 캐리신호 CR 을 생성한다. 이때 ATD 회로 (3) 는 캐리신호 CR 의 하강에지에 응답하여 로우레벨의 펄스신호인 제어신호 T0 를 출력한다.

지연회로 (5) 는 제어신호 T0 의 하강에지에 응답하여 로우레벨인 제어신호 T1 을 출력한다. 센스증폭기 제어회로 (19) 는 제어신호 T1 의 하강에지에 응답하여 제어신호 SAEB 를 로우레벨로 전환한다. 센스증폭기회로 (8) 는 제어신호 SAEB 에 따라 활성화된다. 제2 카운터 회로 (2U) 는 캐리신호 CR 에 응답하여 카운트하고 열 어드레스 신호 CA0 는 하이레벨에서 로우레벨로 전환한다. 따라서, 래치제어회로 (17) 는 제어신호 CA0T 를 하이레벨에서 로우레벨로 전환하고 제어신호 CA0B 를 로우레벨에서 하이레벨로 전환한다. 이때, 래치출력 선택기 (16) 는 제1 래치그룹의 래치에 있는 데이터 대신에 제2 래치그룹의 래치에 있는 데이터를 페이지 선택기 (13) 로 출력한다.

시간 t17 내지 t22 에서, 본 발명의 반도체 메모리의 동작은 신호 REB 에 응답하여 상술한 바와 같은 프로세스를 반복한다.

도 1 및 도 3 을 참조하여, 인에이블 회로 (25) 의 동작에 대해 설명하기로 한다. 도 3 을 참조하면, 인에이블 회로 (25) 의 동작의 타이밍도가 도시된다.

도 3 에서, 래치회로 (7) 는 칩 인에이블 신호 CE 가 하이레벨일 때에 제2 래치그룹의 데이터를 출력하고 제1 래치그룹의 래치에 있는 데이터를 래칭한다.

시간 t50 에서, 래치회로 (7) 는 제2 래치그룹의 최종 데이터의 출력을 완료한다. 이 시각에서, 제1 래치그룹의 래치는 다음에 출력될 센스증폭기회로 (8) 의 데이터를 이미 래칭하였다.

카운터 회로 (2D) 는 제어신호 RE 의 하강에지에 응답하여 카운트하고 캐리신호 CR 을 펄스로서 출력한다. 이때, ATD 회로 (3) 는 캐리신호 CR 에 응답하여 제어신호 T0 를 출력한다.

이어서, 도 2 의 타이밍도를 사용하여 상술한 바와 같이, 센스증폭기 제어회로 (19) 는 센스증폭기회로 (8) 를 활성화하기 위해 제어신호 SAEB 를 생성한다.

센스증폭기회로 (8) 는 Y 선택기 (12) 를 통해 행 디코더 (10) 에 의해 활성 워드선에 접속된 메모리셀 트랜지스터의 데이터를 결정하고, 데이터신호 DT0 내지 DT127 로서 출력한다.

열 어드레스 신호 CA0 은 캐리신호 CR 에 응답하여 카운트하는 제2 카운터 회로 (2U) 에 의해 로우레벨에서 하이레벨로 전환된다. 래치제어회로 (17) 는 제어신호 CA0B 를 하이레벨에서 로우레벨로 전환하고 제어신호 CA0T 를 로우레벨에서 하이레벨로 전환한다. 따라서, 래치회로 (7) 는 제1 래치그룹의 데이터를 출력하고 제2 래치그룹의 래치에서 센스증폭기회로 (8) 의 데이터를 래칭한다.

시간 t51 에서, 칩 인에이블 신호 CE 는 반도체 메모리를 대기상태로 하기 위하여 도시되지 않은 CPU 에 의해 하이레벨에서 로우레벨로 전환된다.

그러나, 제어신호 SAEB 는 로우레벨이므로, 인에이블 회로 (25) 는 칩 인에이블 신호가 로우레벨이더라도 제어신호 CS 로서 하이레벨의 출력을 유지한다. 따라서, 어드레스 레지스터 (1), 행 디코더 (10), 및 지연회로 (8) 는 계속 동작하고, 센스증폭기회로 (8) 도 메모리셀 트랜지스터의 정확한 데이터를 결정할 수 있다.

그러나, 데이터가 데이터 버스를 사용하는 다른 반도체 장치와 경쟁하는 것을 방지하기 위하여 반도체 메모리가 대기상태에 있을 때에 출력버퍼 (14) 는 출력을 고임피던스가 되게 하여야 한다. 따라서, 제어신호 CEB 가 출력버퍼 (14) 에 제공된다. 인에이블 회로 (25) 는 칩 인에이블 신호 CE 에 응답하여 제어신호 CEB 를 생성한다. 따라서, 제어신호 CEB 가 로우레벨일 때에 출력버퍼 (14) 는 동작상태에 있고 데이터를 출력하도록 인에이블되는 한편, 제어신호 CEB 가 하이레벨에 있을 때에 출력버퍼 (14) 는 대기상태에 있고 출력단자 TO0 내지 TO7 를 고임피던스가 되도록 설정한다.

시간 t52 에서, 지연회로 (5) 는 시간 t50 에서의 제어신호 TO 를 지연시키고 로우레벨의 펄스를 갖는 제어신호 SALF 및 SALS 를 출력한다.

이러한 제어신호 SALF 및 SALS 에 응답하여, 제어신호 SAL1 의 펄스는 상승한다 (로우레벨에서 하이레벨로 변한다).

이어서, 시간 t53 에서, 지연회로 (5) 는 제어신호 SALF 및 SALS 를 로우레벨에서 하이레벨로 전환한다. 이로 인해 제어신호 SAL1 의 펄스가 하강하게 된다 (하이레벨에서 로우레벨로 변한다).

이때, 래치회로 (7) 에서 제2 래치그룹의 각 래치는 제어신호 SAL1 의 하강에지에 응답하여 센스증폭기회로 (8) 로부터 출력된 데이터신호 DT0 내지 DT127 의 각각을 래칭한다.

시간 t54 에서, 센스증폭기 제어회로 (19) 는 제어신호 SALF 및 SALS 의 펄스의 상승에지에 응답하여 제어신호 SAEB 에 의해 불활성화된다. 이때, 래치회로 (7) 가 불활성화되고 데이터신호 DT0 내지 DT127 의 출력을 정지시킨다. 게다가, 인에이블 회로 (25) 는 제어신호 CS 를 하이레벨에서 로우레벨로 전환한다. 따라서, 어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 는 제어신호 CS 에 응답하여 불활성화된다.

시간 t55 에서, 칩 인에이블 신호 CE 는 로우레벨에서 하이레벨로 변화한다. 인에이블회로 (25) 는 제어신호 CS 를 로우레벨에서 하이레벨로 전환하고 제어신호 CEB 를 하이레벨에서 로우레벨로 전환한다. 이에 따라, 어드레스 레지스터 (1), 지연회로 (5), 행 디코더 (10), 및 출력버퍼 (14) 는 대기상태에서 동작상태로 전환한다.

따라서, 데이터가 상기 선택된 메모리셀 트랜지스터로부터 판독되는 동안에 칩 인에이블 신호 CE 가 로우레벨로 변하고 반도체 메모리가 대기상태로 변하면, 인에이블 회로 (25) 는 메모리셀의 데이터가 래치회로 (7) 의 제1 및 제2 래치그룹 중 하나로 래칭될 때까지 메모리셀의 판독 데이터에 대한 회로를 연속적으로 활성화한다. 즉, 어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 는 데이터가 제1 및 제2 래치그룹 중 하나로 래칭될 때까지 동작상태로 된다.

그 결과, 메모리셀 어레이 (9) 의 데이터는 제1 및 제2 래치그룹 중 어느 하나에서 래치펄스 선택회로 (6) 에 의해 선택된 래치그룹의 각각의 래치에 래칭된다.

도 4 에서, 칩 인에이블 신호 CE 는 제1 카운터 회로 (2D) 가 페이지 어드레스 신호 PA0 내지 PA3 로서 "1100" 을 출력할 때, 즉 데이터신호 DS11 이 출력단자 TO0 에서 출력될 때에 로우레벨로 변한다. 이때, 제어신호 CA0B 는 로우레벨이고, 제어신호 CA0T 는 하이레벨이며, 래치회로 (7) 의 제1 래치그룹이 데이터를 출력하고, 센스증폭기회로 (8) 의 데이터는 제2 래치그룹으로 래칭된다.

본 발명의 일실시예에 따른 반도체 메모리에서, 칩 인에이블 신호 CE 가 하이레벨인 상태에서의 판독동작은 도 7 에 도시된 반도체 메모리에서의 판독동작과 동일하다.

시간 t100 에서, 제어신호 CS 는 하이레벨상태를 유지하므로, 칩 인에이블 신호 CE 가 로우레벨로 변하고 반도체 메모리가 대기상태에 있을 것이 지시되더라도, 워드선은 활성화되고 데이터신호 DT0 내지 DT127 은 센스증폭기회로 (8) 로부터 출력된다. 그러나, 제어신호 CEB 는 로우레벨에서 하이레벨로 전환되므로, 출력단자 TO0 내지 TO7 은 고임피던스를 갖고 출력버퍼 (14) 는 데이터를 출력하지 않는다.

시간 t101 에서, 다음에 출력될 바이트 16 내지 31 인 데이터신호 DT0 내지 DT127 은 제어신호 SAL1 에 응답하여 제2 래치그룹의 각각의 래치로 래칭된다.

그후, 시간 t102 에서, 제어신호 SAEB 는 로우레벨에서 하이레벨로 변하고,따라서 제어신호 CS 는 하이레벨에서 로우레벨로 변한다. 즉, 어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 는 불활성화되고, 이에 의해 반도체 메모리는 완전한 대기상태로 이전한다.

시간 t103 에서, 칩 인에이블 신호 CE 는 하이레벨로 변하고, 반도체 메모리는 대기상태에서 동작상태로 변한다. 따라서, 반도체 메모리의 동작은 제어신호 RE 에 응답하여 데이터 판독동작을 재시작한다.

또한, 시간 t104 에서, 제1 래치그룹에서 래칭된 페이지 16 의 데이터가 출력된다. 래치제어회로 (17) 는 제1 래치그룹에게 센스증폭기회로 (8) 의 데이터를 래칭하도록 지시하고 제2 래치그룹에게 래칭된 데이터를 출력하도록 지시한다. 시간 t104 후, 시간 t101 에서 래칭된 데이터 (데이터신호 DTB0 내지 DTB127) 는 제어신호 RE 에 응답하여 제2 래치그룹의 각 래치로부터 순차적으로 출력된다.

따라서, 본 발명에 따른 반도체 메모리는 칩 인에이블 신호 CE 가 영역 (A) 에서 로우레벨로 변한 직후에 대기상태로 들어가지 않고, 센스증폭기회로 (8) 로부터 판독된 데이터 신호 DT0 내지 DT127 가 래치회로 (7) 로 래칭될 때까지 계속적으로 활성상태이다.

또한, 본 발명에 따른 반도체 메모리는 센스증폭기회로 (8) 의 데이터 신호 DT0 내지 DT127 가 영역 (B) 에서 래치회로 (7) 로 정상적으로 래칭된 후에 대기상태로 들어간다.

본 발명의 구성에 대해 상술하였지만, 본 발명은 마스크 ROM 에 한정되지 않고, 신속한 판독 및 전력절감을 위해 EPROM, EEPROM, 플래시 메모리 등에도 적용가능하다.

본 발명의 반도체 메모리에 따르면, 칩 인에이블 신호 CE 가 로우레벨로 변하고 반도체 메모리가 대기상태에 있을 것이 지시되어도 제어신호 SAEB 가 활성상태인 동안에 제어신호 CS 는 계속적으로 하이레벨상태를 유지한다. 따라서, 메모리셀 트랜지스터로부터 데이터를 판독하는 데 필요한 회로 (어드레스 레지스터 (1), 지연회로 (5), 및 행 디코더 (10) 를 포함) 는 계속적으로 활성상태 (동작상태) 에 있다. 따라서, 메모리셀 어레이 (9) 의 데이터는 선택된 래치그룹으로 신뢰성있게 기입될 수 있다.

또한, 본 발명의 반도체 메모리에 따르면, 제1 래치그룹의 임의 액세스 데이터에서 바이트 1 대신에 최종 바이트로부터 판독될 때, 데이터 판독 처리는 레이턴시 (busy) 기간동안에 제1 래치그룹 및 제2 래치그룹에서 완료되므로 제2 래치그룹에 저장된 바이트 16 내지 바이트 31 의 데이터를 출력단자로부터 출력하기에 충분한 시간이 있다. 바이트 32 내지 바이트 47 의 다음 데이터를 제1 래치그룹으로 충분히 판독하기 위하여 센스증폭기회로 (8) 의 데이터에 대한 결정시간을 보장하고, 연속적인 데이터를 출력하고, 액세스시간을 개선하는 것이 가능하다.

더우기, 본 발명의 반도체 메모리에 따르면, 래치회로 (7) 의 래치는 출력단자로부터 교대로 저장된 데이터를 출력하도록 제1 래치그룹 또는 제2 래치그룹으로 분할되고 (또는 독립적으로 배치됨), 따라서 센스증폭기의 데이터에 대한 결정시간은, 래치그룹 중의 하나에 저장된 데이터가 센스증폭기회로 (8) 로부터 다음 데이터를 다른 래치그룹에 저장하기 위하여 판독되는 동안에 보장될 수 있고, 이에 의해 전류를 센스증폭기회로 (8) 에 공급하기 위해 선택기 회로 (12) 를 이용하여 디지트선을 선택하고 메모리셀 트랜지스터로부터 디지트선으로 판독된 데이터를 결정하는 센스증폭기의 수를 감소하는 구성을 달성한다.

따라서, 상기 반도체 메모리는 생략된 갯수의 센스증폭기의 형성에 요구될 수도 있는 영역만큼 칩 영역이 감소되어 제조비용이 감소한다.

또한, 본 발명의 반도체 메모리에 따르면, 센스증폭기의 수가 감소되고, 이에 의해 센스증폭기를 구동하기 위한 구동전류가 감소되어 소비전력이 감소하고, 센스증폭기에 대한 구동시간이 데이터를 래치회로 (7) 에 저장하는 시간으로 제한되어, 소비전력이 감소될 수 있다.

따라서, 상기 반도체 메모리는 소비전력을 상당히 감소시킬 수 있어, 휴대용 정보장치에서의 사용을 위한 동작시간이 연장될 수 있다.

또한, 상기 반도체 메모리에 따르면, 래치회로 (7) 에 있는 제1 및 제2 래치그룹 모두가 레이턴시 (busy) 기간 동안에 데이터 판독의 완료를 검출하면 BUSY 신호가 외부회로 또는 외부장치로 출력되고, 이에 의해 외부회로 또는 외부장치는 반도체 메모리의 액세스 시간에 따라 임의 액세스 시간을 변경, 예컨대 임의 액세스 시간을 감소시키는 것이 가능하다.

Claims

복수의 메모리셀을 구비한 메모리셀 어레이;

상기 메모리셀에 접속된 복수의 워드선;

상기 워드선 중 하나를 선택적으로 인에이블하도록 상기 워드선에 접속된 행 디코더;

상기 메모리셀에 접속된 복수의 디지트선;

각각이 상기 디지트선의 각각에 접속된 복수의 센스증폭기를 구비한 센스증폭기회로;

상기 디지트선의 데이터를 래칭하도록 상기 센스증폭기회로에 접속된 제1 래치회로; 및

상기 제1 래치회로가 상기 디지트선의 상기 데이터의 래칭을 종료하고 상기 칩 인에이블 신호가 상기 반도체 메모리장치의 대기모드를 표시할 때, 상기 행 디코더를 불활성화하도록 상기 반도체 메모리장치의 동작모드를 표시하는 칩 인에이블 신호가 제공되며 상기 행 디코더에 접속된 제어회로

를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 제1 래치회로에 접속된 출력버퍼회로를 더 포함하고,

상기 칩 인에이블 신호가 상기 대기모드를 표시하지 않을 때에 상기 제어회로는 상기 출력버퍼회로를 활성화하고, 상기 칩 인에이블 신호가 상기 대기모드를 표시할 때에 상기 제어회로는 즉시 상기 출력버퍼회로를 불활성화하는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서,

상기 센스증폭기는 상기 제1 래치회로가 상기 디지트선의 상기 데이터의 래칭을 종료할 때에 불활성되는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서,

래치펄스신호를 생성하도록 상기 제1 래치회로에 접속된 래치펄스회로; 및

상기 래치펄스신호에 응답하여 상기 센스증폭기를 불활성화하는 센스증폭기 제어신호를 생성하도록 상기 센스증폭기회로에 접속된 센스증폭기 제어회로를 더 포함하고,

상기 제1 래치회로는 상기 래치펄스신호에 응답하여 상기 디지트선의 상기 데이터를 래칭하고,

상기 제어회로는 상기 센스증폭기 제어신호 및 상기 반도체 메모리장치의 대기모드를 나타내는 상기 칩 인에이블 신호 모두에 응답하여 상기 행 디코더를 불활성화하는 것을 특징으로 하는 반도체 메모리장치.
제4항에 있어서,

상기 래치펄스회로 및 상기 센스증폭기 제어회로에 접속되고, 상기 판독제어신호의 전이를 카운트하고 페이지 어드레스 및 캐리신호를 생성하도록 판독제어신호가 제공된 카운터 회로;

상기 페이지 어드레스에 응답하여 상기 디지트선의 상기 데이터를 분할하도록 상기 카운터 회로에 접속된 페이지 선택회로를 더 포함하고,

상기 래치펄스회로에 상기 캐리신호가 제공되고 상기 래치펄스회로는 상기 캐리신호의 수신으로부터 소정시간 후에 상기 래치펄스신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
제1항에 있어서,

상기 제1 래치회로가 래칭된 데이터를 출력할 때에 상기 디지트선의 상기 데이터를 래칭하고 상기 제1 래치회로가 상기 디지트선의 상기 데이터를 래칭할 때에 래칭된 데이터를 출력하도록 상기 센스증폭기회로에 접속된 제2 래치회로를 더 포함하고,

상기 제어회로는 상기 제1 및 제2 래치회로 중의 하나가 상기 디지트선의 상기 데이터의 래칭을 종료할 때까지 활성화하도록 상기 행 디코더를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서,

상기 센스증폭기회로에 접속되고, 판독제어신호의 전이를 카운트하고 페이지어드레스 및 캐리신호를 생성하도록 초기값으로서 어드레스 신호와 판독제어신호가 제공된 카운터 회로를 더 포함하고,

상기 센스증폭기는 상기 캐리신호가 생성될 때에 활성화되고 상기 제1 래치회로가 상기 디지트선의 상기 데이터의 래칭을 종료할 때에 불활성화되는 것을 특징으로 하는 반도체 메모리장치.
제5항에 있어서,

상기 제1 래치회로는 상기 캐리신호를 생성한 후 소정시간안에 상기 디지트선의 상기 데이터를 래칭하는 것을 특징으로 하는 반도체 메모리장치.
제5항에 있어서,

상기 제1 래치회로로부터 출력된 데이터를 분할하고 상기 페이지 어드레스에 응답하여 상기 출력버퍼회로에 분할된 데이터를 제공하도록 상기 제1 래치회로에 접속된 페이지 선택기회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
복수의 메모리셀을 구비한 메모리셀 어레이;

상기 메모리셀에 접속된 복수의 워드선;

어드레스 신호에 응답하여 상기 워드선 중 하나를 선택적으로 인에이블하도록 상기 워드선에 접속된 행 디코더;

상기 디지트선의 일부를 선택적으로 인에이블하도록 복수의 디지트선에 접속된 제1 선택기;

상기 인에이블된 디지트선에 접속된 복수의 센스증폭기를 구비한 센스증폭기회로;

상기 선택된 디지트선의 데이터를 래칭하도록 각각이 상기 센스증폭기회로에 접속된 제1 및 제2 래치회로;

상기 센스증폭기와 상기 제1 및 제2 래치회로에 접속되고, 페이지 어드레스 및 캐리신호를 카운트하고 생성하도록 초기값으로서 상기 어드레스 신호가 제공된 카운터 회로;

상기 페이지 어드레스에 응답하여 상기 제1 및 제2 래치회로 중 하나에 래칭된 데이터를 분할하도록 상기 제1 및 제2 래치회로에 접속된 페이지 선택기;

상기 분할된 데이터를 출력하도록 상기 페이지 선택기에 접속된 출력버퍼회로; 및

상기 칩 인에이블 신호에 응답하여 상기 반도체 메모리장치의 동작모드를 제어하도록 칩 인에이블 신호가 제공된 제어회로를 포함하며,

상기 행 디코더 및 상기 출력버퍼회로는 상기 제어회로에 의해 상기 반도체 메모리장치의 대기모드를 나타내는 상기 칩 인에이블 신호에도 불구하고 상기 제1 및 제2 래치회로 중 하나가 상기 선택된 디지트선의 상기 데이터의 래칭을 종료할 때까지 활성화되고, 상기 출력버퍼회로는 상기 칩 인에이블 신호가 상기 제어회로에 의해 상기 대기모드를 표시할 때에 즉시 불활성화되는 것을 특징으로 하는 반도체 메모리장치.
제10항에 있어서,

상기 캐리신호에 응답하여 센스증폭기 인에이블 신호를 생성하도록 상기 카운터 회로와 상기 센스증폭기회로 사이에 접속된 센스증폭기 인에이블 회로; 및

상기 캐리신호 및 상기 어드레스 신호에 응답하여 상기 제1 및 제2 래치회로 중 하나로 래치펄스신호를 출력하도록 상기 카운터 회로와 상기 제1 및 제2 래치회로 각각의 사이에 접속된 래치펄스 생성기를 더 포함하고,

상기 센스증폭기 인에이블 신호는 상기 캐리신호의 생성에 응답하여 활성되고 상기 활성화된 래치펄스신호에 응답하여 불활성화되며, 상기 활성화된 센스증폭기 인에이블 신호는 상기 센스증폭기회로를 활성화하고, 상기 제어회로는 상기 센스증폭기 인에이블 신호에 응답하여 상기 행 디코더를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
제11항에 있어서,

상기 래치펄스신호는 상기 캐리신호의 생성으로부터 소정시간 후에 생성되는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리로부터 데이터를 판독하는 방법에 있어서,

칩 인에이블 신호를 수신하는 단계;

상기 칩 인에이블 신호가 활성상태일 때에 상기 인에이블 신호가 상기 반도체 메모리의 판독동작을 설정하고 상기 칩 인에이블 신호가 불활성 상태일 때에 대기신호가 상기 반도체 메모리의 대기동작을 설정하도록 인에이블 신호 및 대기신호 중 하나를 생성하는 단계;

복수의 워드선 중 하나를 선택적으로 인에이블하는 단계;

복수의 디지트선 중 하나 이상을 선택적으로 인에이블하는 단계;

상기 인에이블된 워드선 및 상기 하나 이상의 인에이블된 디지트선에 의해 선택된 메모리셀의 데이터를 결정하는 단계;

상기 결정된 데이터를 제1 및 제2 래치회로 중 하나에 래칭하는 단계;

상기 제1 및 제2 래치회로 중 다른 하나에 래칭된 데이터를 출력하는 단계; 및

상기 제1 및 제2 래치회로 중 하나가 상기 결정된 데이터를 래칭하는 동안, 상기 칩 인에이블 신호의 상태에 상관없이 상기 인에이블 신호를 생성하는 단계

를 포함하는 것을 특징으로 하는 데이터 판독 방법.
제13항에 있어서,

활성상태로 되는 상기 인에이블 신호에 응답하여 행 디코더를 활성화하는 단계를 더 포함하고;

상기 행 디코더의 상기 활성화에 응답하여 상기 워드선 중 하나를 인에이블하는 상기 단계가 수행되는 것을 특징으로 하는 방법.
제13항에 있어서,

상기 래치단계 후에 센스증폭기를 불활성화하는 단계; 및

출력단계후에 상기 센스증폭기를 활성화하는 단계를 더 포함하고,

상기 결정단계는 상기 센스증폭기에 의해 수행되고, 상기 칩 인에이블 신호의 상태에 상관없이 상기 인에이블 신호를 생성하는 상기 단계는 활성상태로 되는 상기 센스증폭기에 응답하여 수행되는 것을 특징으로 하는 방법.