KR100282234B1 - 데이터 읽기/기재와 버스트 액세스 사이에 공유된 내부 타이밍 제너레이터를 구비한 반도체 메모리장치 - Google Patents

데이터 읽기/기재와 버스트 액세스 사이에 공유된 내부 타이밍 제너레이터를 구비한 반도체 메모리장치 Download PDF

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Abstract

개시된 내용은 긴 버스트 사이클 동안 메모리 셀로부터 데이터 비트를 순차적으로로 읽어내고 메모리 셀에 순차적으로 데이터 비트를 기재하는 반도체 다이나믹 랜덤 액세스 메모리 장치에 관한 것으로, 데이터 비트들은, 읽기/기재 데이터 버스(RWB/RWBB) 사이에서 데이터 래치회로(35)로 전송되며, 데이터 래치회로(35)와 주/서브 센스 증폭기(33/34)사이에서 전송되고, 주/서브 센스 증폭기(33/34)와 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3) 사이에서 전송되며; 이에 반해 데이터 비트들은 메모리 셀과 읽기/기재 데이터 버스 사이에서는 한 단계씩 전송되며, 내부 타이밍 제너레이터(41)는 활성 타이밍 및 비활성 타이밍 뿐만 아니라 긴 버스트 사이클의 스타팅 포인트 및 엔드 포인트를 주-서브 센스 증폭기 및 트랜스퍼 게이트 어레이에 제공하여서, 반도체 다이나믹 랜덤 액세스 메모리 장치가 비교적 작은 반도체 메모리 칩 상에서 제조될 수 있다.

Description

데이터 읽기/기재와 버스트 액세스 사이에 공유된 내부 타이밍 제너레이터를 구비한 반도체 메모리장치
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 버스트 데이터 액세스 모드를 구비한 다이나믹 랜덤 액세스 메모리 장치에 관한 것이다.
반도체 다이나믹 랜덤 액세스 장치는 버스트 데이터 전송모드를 가지며, 이 반도체 다이나믹 랜덤 액세스 메모리 장치의 전형적인 예가 일본특허공개 No.7-98981호 공보에 기재되어 있다. 이 반도체 다이나믹 랜덤 액세스 메모리 장치는 동기 다이나믹 랜덤 액세스 메모리 장치의 일종으로서, 이것의 메모리 셀 어레이는 다중 뱅크 시스템으로 배치된다. 직렬 데이터 전송은 2중 내부 클럭 시스템(dual intenal clock system)에 의해 제어되며, 이 2중 내부 클럭 시스템은 버스트 데이터 전송 동작 사이에 수행되는 리셋 타임을 최소로 한다.
도 1은 상기 일본 특허공개공보에 제안되어 있는 동기 다이나믹 랜덤 액세스 메모리 장치에 내장된 2중 내부 클럭 시스템을 도시한다. 이 2중 내부 클럭 시스템은 병렬로 배치된 2개의 내부 클럭 서브-시스템(1 및 2), 클럭 노드(N1)와 내부 클럭 서브-시스템(1/2)사이에 접속된 스위칭 단위들(SW)(3 및 4), 내부 클럭 서브-시스템(1/2)의 외부 노드에 각각 접속된 스위칭 단위들(5 및 6), 스위칭 단위들(5/6)에 접속된 버스트 제어기(7) 및 이 버스트 제어기(7)에 접속된 신호 제너레이터(8)를 포함한다. 도 1에는 도시되지 않았지만. 레지스트의 어레이(도 2 참조)가 데이터 버스를 매개로 하여 메모리 셀 어레이에 접속되며, 읽어내기 데이터 비트가 이 레지스트의 어레이에 저장된다.
외부 클럭신호(CLK1)는 클럭 노드(N1)로 공급되어서, 스위칭 단위(3/4)로 전송된다. 이 스위칭 단위(4/3)는 스위칭 제어신호(R1 및 R2)에 응답하여서, 이 외부 클럭신호(CLK1)를 내부 클럭 서브-시스템(1/2)으로 각각 전송한다. 스위칭 제어신호(R1 및 R2)는 활성 레벨과 비활성 레벨사이에서 서로 교대로 바뀌며, 그래서, 스위칭 단위(3/4)는 교대로 온, 오프한다. 또한 스위칭 단위(5 및 6)도 이 스위칭 제어신호(R2 및 R1)에 응답해서, 스위칭 단위(3/4)와 비슷하게, 온-상태와 오프-상태사이에서 교대로 바뀐다.
활성 로레벨의 컬름 어드레스 스트로브 신호(CASB)는 내부 클럭 서브-시스템(1 및 2)으로 공급되며, 각 내부 클럭 서브-시스템(1 및 2)은 외부 클럭신호(CLK1)에 응답하여 게이트 제어신호(CTL1/CTL2) 및 내부 클럭신호(CLK2/CLK3)를 생성한다. 게이트 제어신호(CTL1/CTL2)는 전송 게이트(도 2 참조)의 어레이로 공급되며, 레지스트의 어레이로부터 데이터 버퍼(도시되지 않음)로의 읽어내기 데이터 비트의 전송을 제어한다. 한편, 내부 클럭신호(CLK2/CLK3)는 버스트 제어기(7)로 공급되며, 버스트 제어기(7)는 버스트 액세스의 엔드 포인트를 결정한다. 그래서, 버스트 액세스가 버스트 제어기(7)의 제어 하에 수행된다.
버스트 액세스가 완성되거나 또는 버스트 인터럽트 신호(BI)가 버스트 제어기(7)에 공급되면, 버스트 제어기(7)는 엔드신호(END)를 생성해서, 신호 제너레이터(SC)(8)로 공급한다. 이 신호 제너레이터(8)는 엔드신호(END)에 응답해서, 스위칭 제어신호(R1 및 R2)를 활성 레벨과 비활성 레벨 사이에서 교대로 바꾼다. 만일 신호 제너레이터(8)가 엔드신호(END)시에 스위칭 제어신호(R1)를 활성 레벨로 바꾸면, 신호 제너레이터(8)는 다음 엔드신호(END)시에 스위칭 제어신호(R2)를 활성 레벨로 바꾼다.
만일 동기 다이나믹 랜덤 액세스 메모리 장치가 내부 클럭신호(CLK2)에 응답하여 버스트 제어기(7)의 제어 하에 버스트 액세스를 완성한다고 하면, 이 버스트 제어기(7)는 엔드신호(END)를 신호 제너레이터(8)로 공급하며, 그리고 신호 제너레이터(8)는 스위칭 제어신호(R2)를 활성 레벨로부터, "WF2"로 표시되는, 비활성 로레벨로 바꾸며, 나머지 스위칭 제어신호(R1)를 비활성 로레벨로부터 "WF1'으로 표시되는, 활성 하이레벨로 바꾼다. 만일 내부 클럭신호(CLK2)에 응답하여 버스트 액세스를 행하는 동안, 버스트 인터럽트 신호(BI)가 이 버스트 제어기(7)에 공급되면, 신호 제너레이터(8)는 스위칭 제어신호들(R1/R2)을 "WF1" 및 WF2"에 의해 표시되는 것과 같이 바꾼다.
이 스위칭 제어신호(R2)는 스위칭 단위들(3 및 5)을 오프가 되게 하며, 내부 클럭 서브-시스템(1)은 리셋 상태로 들어간다. 한편, 스위칭 제어신호(R1)는 스위칭 단위들(4 및 6)을 온으로 되게 한다. 나머지 내부 클럭 서브-시스템(2)은 이미 리셋 되어 있으며, 시작할 준비가 되어 있다. 컬름 어드레스 스트로브 신호(CASB)가 내부 클럭 서브-시스템(2)에 도달하면, 내부 클럭 서브-시스템(2)은 외부 클럭신호(CLK1)에 응답하여 게이트 제어신호(CTL2) 및 내부 클럭신호(CLK3)를 생성하기 시작한다. 게이트 제어신호(CTL2)는 읽어내기(read-out) 데이터 비트가 출력 데이터 버퍼로 전송되게 하며, 엔드 포인트를 결정하기 위해, 스위칭 단위(6)를 매개로 하여 내부 클럭신호(CLK3)를 버스트 제어기(7)로 전송한다. 그 결과, 다음 버스트 액세스를, 내부 클럭신호(CLK3)에 응답하여, 버스트 제어기(7)의 제어 하에 수행한다. 그래서, 내부 클럭 서브-시스템(1/2)이 교대로 버스트 액세스에 사용되며, 동기 다이나믹 랜덤 액세스 메모리 장치가, 내부 클럭 시스템을 리셋하기 위한 시간을 낭비하는 일없이, 버스트 액세스를 반복하도록 한다.
2중 내부 클럭 시스템 및 버스트 제어기를 도 2에 상세히 도시한다. 스위칭 단위(3/4/5/6)는 p-채널 강화형 전기장 효과 트랜지스터와 n-형 강화형 전기장 효과 트랜지스터를 병렬로 조합하여 구성된다. 이 p-채널 강화형 전기장 효과 트랜지스터와 n-형 강화형 전기장 효과 트랜지스터의 병렬 조합(9)은 클럭 노드(N1)와 내부 클럭 서브-시스템(1/2) 사이 또는 내부 클럭 서브-시스템(1/2)과 버스트 제어기(7) 사이에 접속되며, 인버터(10)가 스위칭 제어신호(R1/R2)의 상보형 신호를 생성한다. 스위칭 제어신호(R1/R2) 및 이것들의 상보형 신호는 병렬 조합(9)으로 공급되며, 온 상태와 오프 상태 사이에서, n-채널 강화형 전기장 효과 트랜지스터와 p-형 강화형 전기장 효과 트랜지스터를 동시에 교환한다.
내부 클럭 서브-시스템(1)은 시프트 레지스터(11) 및 트랜스퍼 게이트의 어레이(12)를 포함한다. 레지스터(R1/R2/R3/R4)의 어레이(13)는 트랜스퍼 게이트의 어레이(14)를 매개로 하여 읽어내기 데이터 비트를 출력 데이터 버퍼(도시되지 않음)로 공급하고, 시프트 레지스터(11)는 외부 클럭신호(CLK1)에 응답하여서, 트랜스퍼 게이트의 어레이(12)를 매개로 하여 어레이(14)의 트랜스퍼 게이트의 게이트 전극으로 게이트 제어신호(CTL1)를 공급한다. 이 게이트 제어신호(CTL1)는 트랜스퍼 게이트(14)를 연속적으로 온이 되게 하며, 트랜스퍼 게이트(14)는 레지스터(R1∼R4)의 어레이(13)로부터 출력 데이터 버퍼로 읽어내기 데이터 비트를 순차적으로 전송한다.
나머지 내부 클럭 서브-시스템(1)도 내부 클럭 서브-시스템(2)과 비슷하게 행동한다. 내부 클럭 서브-시스템(2)도 시프트 레지스터(15)와 트랜스퍼 게이트의 어레이(16)를 포함하며, 시프트 레지스터(15)는 외부 클럭신호(CLK1)에 응답하여서 트랜스퍼 게이트(16)를 매개로 하여, 게이트 제어신호(CTL2)를 어레이(14)의 트랜스퍼 게이트의 게이트 전극으로 공급한다. 이 게이트 제어신호(CTL2)는 트랜스퍼 게이트(14)가 연속적으로 온이 되게 하며, 어레이(14)는 읽어내기 데이터 비트를 레지스터(R1∼R4)로부터 출력 데이터 버퍼로 순차적으로 전송한다.
버스트 제어기(7)는 카운터(17)와 OR 게이트(18)를 포함한다. 카운터(17)는 내부 클럭신호(CLK2/CLK3)에 응답하여서, 그곳에 저장된 값을 증가시키며, 카운터(17)의 최종 단계에서 임시 엔드신호를 생성한다. 카운터(17)의 최종 단계는 OR 게이트(18)의 입력노드 중 하나에 접속되며, 버스트 인터럽트 신호(BI)는 OR 게이트(18)의 입력노드 중 나머지 하나에 공급된다. 임시 엔드신호 또는 버스트 인터럽트 신호(BI)가 OR 게이트(18)에 공급되면, OR 게이트는 엔드신호(END)를 생성하며, 이것을 신호 제너레이터(8)에 공급한다.
신호 제너레이터(8)는 클럭된 인버터(20, 21, 22 및 23)와 인버터(24, 25, 26 및 27)를 포함한다. 인버터(24)와 클럭된 인버터(21)는 제 1의 홀딩 루프를 형성하며, 인버터(25)와 클럭된 인버터(23)는 제 2의 홀딩 루프를 형성한다. 인버터(26 및 27)는 각각 스위칭 제어신호(R1/R2)를 생성하며, 인버터(26), 클럭된 인버터(20), 제 1의 홀딩 루프, 클럭된 인버터(22) 및 제 2의 홀딩 루프가 주요 루프를 형성한다.
클럭된 인버터(20 및 21)는 활성 하이레벨의 상보형 엔드신호(ENDB)에 반응하여, 입력노드의 논리 레벨을 전도시킨다. 그러나, 이 상보형 엔드신호(ENDB)는 비활성 로레벨이며, 클럭된 인버터(20/21)는 하이 임피던스 상태로 남아있다. 한편, 클럭된 인버터(22 및 23)는 입력노드에서 논리레벨을 전도하기 위해 활성 하이레벨의 엔드신호(END)에 응답하며, 비활성 로레벨 동안, 하이 임피던스 상태로 남아있다. 만일 버스트 제어기(7)가 엔드신호(END)를 타임 t1에서 활성 하이레벨로 바꾸면, 인버터(26)는 활성 레벨의 스위칭 제어신호(R1)를 생성하며, 인버터(27)는 비활성 로레벨의 스위칭 제어신호(R2)를 생성한다. 상보형 엔드신호(ENDB)는 비활성 로레벨이며, 클럭된 인버터(20/21)는 하이 레벨의 파급을 방해한다. 엔드신호(END)가 비활성 로레벨로 회복될 때, 상보형 엔드신호(ENDB)는 클럭된 인버터(20/21)를 인에이블 시킨다. 그리고 나서, 인버터(24)는 출력노드에서 전위 레벨을 하이 레벨로 바꾸며, 제 1의 홀딩 루프는 인버터(24)의 출력노드에서 하이 레벨로 유지된다. 만일 엔드신호(END)를 타임 t2에서 활성 하이레벨로 바꾸면, 클럭된 인버터(22 및 23)가 엔드신호(END)로 인에이블 된다. 그리고 나서, 인버터(26)는 스위칭 제어신호(R1)를 비활성 로레벨로 바꾸며, 인버터(27)는 스위칭 제어신호(R2)를 활성 하이레벨로 바꾼다. 그래서, 스위칭 제어신호(R1 및 R2)는, 엔드신호(END)에 응답하여, 활성 하이레벨과 비활성 로레벨 사이에서 교대로 바뀐다.
상술한 바와 같이, 종래의 동기 다이나믹 랜덤 액세스 메모리 장치는 내부 클럭 서브-시스템(1/2)을 교대로 사용하여서, 내부 클럭 서브-시스템을 리셋하지 않고 버스트 액세스를 반복한다. 그러나, 2중 내부 클럭 시스템은 카운터(17)가 엔드 포인트의 결정에 전용으로 사용할 것을 요구한다. 즉, 종래의 동기 다이나믹 랜덤 액세스 메모리 장치는, 워드선 드라이버/센스 증폭기의 활성 타이밍을 생성하기 위한 카운터뿐만 아니라, 버스트 액세스의 엔드 포인트의 결정을 위해서도 카운터(17)를 요구한다. 상기 일본 특허공개공보에 기재된 종래의 동기 다이나믹 랜덤 액세스 메모리 장치는 하나의 버스트 액세스 동안, 단지 4 데이터 비트만을 운반한다. 그러나, 만일 종래의 동기 다이나믹 랜덤 액세스 메모리 장치가, 버스트 액세스 동안, 예를 들어 64 데이터 비트의, 많은 양의 데이터 비트를 순차적으로 운반하기를 바란다면, 카운터(17)는 반도체 칩 상에 부가적인 면적을 점하게 되어, 종래의 동기 다이나믹 랜덤 액세스 메모리 장치가 많은 반도체 칩을 요구하게 된다.
본 발명의 목적은 반도체 칩을 많이 증가하지 않고도, 긴 버스트 모드 시에 외부 장치가 이에 저장된 데이터를 액세스 할 수 있게 하는 반도체 메모리 장치를 제공하는데 있다.
도 1은 일본 특허공개공보 No 7-98981에 기재되어 있는 종래의 동기 다이나믹 랜덤 액세스 메모리 장치에 내장된 2중 내부 클럭 시스템과 버스트 제어기를 나타내는 블록도이며,
도 2는 2중 내부 클럭 시스템과 버스트 제어기의 회로구조를 나타내는 회로도이며,
도 3은 종래의 동기 다이나믹 랜덤 액세스 메모리 장치에 내장된 신호 제너레이터의 배치를 나타내는 논리도이며,
도 4는 신호 제너레이터의 회로 행동을 나타내는 타이밍 차트이며,
도 5는 본 발명에 따른 반도체 다이나믹 랜덤 액세스 메모리 장치의 배치를 나타내는 블록도이며,
도 6은 반도체 다이나믹 랜덤 액세스 메모리 장치에 의해 수행되는 읽어내기 사이클을 나타내는 타이밍 차트이며,
도 7은 반도체 다이나믹 랜덤 액세스 메모리 장치에 의해 수행되는 기재 사이클을 나타내는 타이밍 차트이며,
도 8은 반도체 다이나믹 랜덤 액세스 메모리 장치에 내장된 내부 타이밍 제너레이터의 회로구조를 나타내는 회로도이며,
도 9는 내부 타이밍 제너레이터에 내장된 2진 카운터의 다양한 출력신호를 나타내는 타이밍 차트이며,
도 10은 내부 타이밍 제너레이터에 내장된 디코더 회로의 구조를 나타내는 논리도이며,
도 11은 디코더 회로의 2개의 디코드된 신호를 나타내는 타이밍 차트이며,
도 12는 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 내장되는 변형된 내부 타이밍 제너레이터를 나타내는 블록도이며,
도 13은 도 12의 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 내장된 메모리 뱅크로의 버스트 액세스를 나타내는 타이밍 차트이며,
도 14는 본 발명에 따른 또 다른 멀티 뱅크 다이나믹 랜덤 액세스 메모리 장치에 내장된 내부 타이밍 제너레이터의 회로구조를 나타내는 블록도이며,
도 15는 도 13에 도시된 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 의해 수행되는 버스트 액세스를 나타내는 타이밍 차트이며,
도 16은 본 발명에 따른 또 다른 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 내장된 내부 타이밍 제너레이터의 회로구조를 나타내는 블록도이며,
도 17은 도 15에 도시된 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 의해 수행되는 버스트 액세스를 나타내는 타이밍 차트이다.
상기 목적을 달성하기 위해, 본 발명은 하나의 카운터 회로의 출력신호로부터 타이밍 신호를 생성하는 것을 제안하고 있다.
본 발명의 한 특징에 따라서, 데이터 비트를 저장하기 위한 복수의 어드레스블 메모리 셀, 이 복수의 어드레스블 메모리 셀로부터 액세스 가능한 메모리 셀을 선택하기 위한 어드레싱 시스템, 선택된 액세스 가능한 메모리 셀로 제 1의 데이터 비트를 공급하고 선택된 액세스 가능한 메모리 셀로부터 제 1의 데이터 비트를 공급받기 위해 복수의 어드레스블 메모리 셀에 접속된 비트선 시스템, 이 비트선 시스템 상에서 제 1의 데이터 비트를 증폭하기 위해 비트선 시스템에 접속된 센스 증폭기 시스템, 각 타임에서 제 1의 데이터 비트보다 제 2의 데이터 비트를 덜 저장하기 위해 센스 증폭기 시스템에 반복적으로 접속 할 수 있는 복수의 임시 데이터 저장회로, 상기 복수의 임시 데이터 저장회로와 데이터 포트 사이에서 제 1의 데이터 비트를 순차적으로 보급하기 위해, 복수의 임시 데이터 저장회로에 접속 할 수 있는 인터페이스, 복수의 임시 데이터 저장회로를 인터페이스에 연속적으로 접속하기 위한 제어기, 및 제 1의 데이터 비트의 직렬 데이터 보급의 스타팅 타이밍, 활성 타이밍 및 비활성 타이밍과 직렬의 데이터 보급의 엔드 포인트를 어드레싱 시스템과 센스 증폭기 시스템에 제공하고, 출력신호를 생성하기 위해 클럭 펄스를 카운트하는 카운터와, 활성 타이밍 및 비활성 타이밍을 제공하기 위해 출력신호로부터 타이밍 신호를 생성하는 디코더를 포함하는 내부 타이밍 제너레이터를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 의한 반도체 메모리장치의 특징 및 장점은 첨부한 도면을 참고로 하여 이루어지는 이하의 설명에 의해 분명하게 이해될 것이다.
제 1실시예
도 5를 참고하여, 본 발명을 구체화하는 다이나믹 랜덤 액세스 메모리 장치를 반도체 칩(30) 상에 제조한다. 다이나믹 랜덤 액세스 메모리 장치는 데이터 비트를 저장하기 위해 메모리 셀 서브-어레이(31)를 포함한다. 이 경우에, 16 메모리 셀 서브-어레이(31)가 메모리 셀 어레이를 형성하며, 다음에서 메모리 셀 어레이에 대해 설명하기로 한다.
다이나믹 랜덤 액세스 메모리 장치는, 메모리 셀 서브-어레이(31)와 각각 연합된 트랜스퍼 게이트 어레이(32), 역시 메모리 셀 서브-어레이(31)와 연합된 서브-센스 증폭기(33), 및 메모리 셀 서브-어레이(31)와 각각 연합된 주 센스 증폭기(34)를 더 포함한다. 따라서, 각 메모리 셀 서브-어레이(31)는 트랜스퍼 게이트 어레이(32) 중 하나, 서브-센스 증폭기(33) 그룹 또는 그 그룹 중 하나, 및 주 센스 증폭기(34) 중 하나를 수반하며, 이것들은 서로 비슷하기 때문에, 이하에서는 가장 좌측의 메모리 셀 서브-어레이(31) 및 이와 연합한 회로(32∼34)에 초점을 맞추어 설명하기로 한다.
복수의 메모리 셀을 로 및 컬름으로 배치하고, 메모리 셀 서브-어레이(31)를 형성한다. 이 메모리 셀은 1트랜지스터 1캐패시터형이며, 전하의 형태로 데이터 비트들을 저장한다. 이 트랜지스터 및 캐패시터는 이하에서 "액세스 트랜지스터" 및 "저장 캐패시터"로 각각 칭하기로 한다.
주 비트선 쌍(MBL/MBLB)과 4 서브-비트선 쌍(SBL0/SBLB0, SBL1/SBLB1, SBL2/SBLB2 및 SBL3/SBLB3)이 메모리 셀 서브-어레이(31)와 연합된다. 이 경우, 메모리 셀이 4 컬름에 배치되며, 이 4 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)이 4 컬름 액세스 트랜지스터의 드레인 노드에 접속된다. 주 비트선 쌍(MBL/MBLB)은 직접적으로 액세스 트랜지스터에 접속되지 않는다.
한 세트의 워드선(WO∼WLm)은 16 메모리 셀 서브-어레이(31)사이에 공유된다. 워드선(WL0∼WLm)은 각 16 메모리 셀 서브-어레이(31)의 메모리 셀의 로에 각각 연합되며, 연합된 로의 액세스 트랜지스터의 게이트 전극에 접속된다. 도 5에는 도시되지 않지만, 워드선 드라이버가 워드선(WL0∼WLm)에 접속되며, 선택적으로 워드선(WL0∼WLm)을 활성 하이레벨로 바꾼다. 선택된 워드 선은, 연합된 로의 액세스 트랜지스터를 온 되게 하여서, 메모리 셀을 액세스 가능하도록 만든다. 이하에서 워드선 드라이버를 내부 타이밍 제너레이터와 관련하여 설명하기로 한다. 4 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)은 액세스 트랜지스터를 매개로 하여 저장 캐패시터에 전기적으로 접속되며, 이 저장 캐패시터에 저장된 전하는 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)에서 각각의 작은 전위차를 생성한다.
트랜스퍼 게이트 어레이(32)는 4쌍의 트랜스퍼 트랜지스터들을 가지며, 이 4쌍의 트랜스퍼 트랜지스터들은 4개의 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)과 한 쌍의 서브-센스 증폭기(33)의 데이터 노드 사이에 접속된다. 서브-센스 증폭기(33)는 또 다른 한 쌍의 데이터 노드를 가지며, 이것은 주 비트선 쌍(MBL/MBLB)에 접속된다. 주 비트선 쌍(MBL/MBLB)은 주 센스 증폭기(34)에 더 접속된다. 이 서브-센스 증폭기(33)와 주 센스 증폭기(34)가 데이터 비트의 각각의 작은 전위차를 증폭한다.
4 게이트 제어선들(SG0, SG1, SG2 및 SG3)은 4쌍의 트랜스퍼 트랜지스터와 각각 연합되며, 한 액세스 사이클 동안, 분할된 타임에서 연속적으로 활성 하이레벨로 바뀐다. 트랜스퍼 게이트 어레이(32)는 서브-센스 증폭기(33)를 4 서브 비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)에 연속하여 접속하며, 각 액세스 사이클 동안, 4 데이터 비트들이 서브-센스 증폭기(33)와 4 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3) 사이에서 전송된다. 따라서, 4 데이터 비트들이 메모리 셀 서브-어레이(32)와 서브-센스 증폭기(33) 사이에서 순차적으로 전송된다.
다이나믹 랜덤 액세스 메모리 장치는, 각 메모리 셀 어레이에 대한 주 센스 증폭기(34)와 각각 연합되는 복수의 데이터 래치회로(35), 주 센스 증폭기(34)와 데이터 래치회로(35) 사이에 접속된 트랜스퍼 게이트 어레이(36), 데이터 래치회로(35)에 접속된 데이터 증폭기(37), 컬름 셀렉팅선(YSW0, YSW1, YSW2, YSW3,... 및 YSW15)을 매개로 하여 데이터 래치회로(35)에 접속되는 시프트 레지스터(38), 읽기/기재 데이터 버스(RWB/RWBB)를 매개로 하여 데이터 증폭기(37)에 접속된 데이터 버퍼(39), 및 데이터 버퍼(39)에 접속된 데이터 포트(40)를 더 포함한다. 상술한 바와 같이, 16 메모리 셀 서브-어레이(31)는 메모리 셀 어레이를 형성하고, 16 주 센스 증폭기(34)는 메모리 셀 어레이(34)에 내장된다. 그래서, 16 데이터 래치회로(35)는 트랜스퍼 게이트 어레이(36)를 매개로 하여 16 주 센스 증폭기(34)에 접속되며, 데이터 증폭기(37)는 16 데이터 래치회로(35) 사이에서 공유된다. 읽기/기재 데이터 버스(RWB/RWBB)는 데이터 증폭기(37)와 데이터 버퍼(39) 사이에서 데이터 비트를 순차적으로 보급하고, 데이터 버퍼(39)는 내부 인에이블 신호(EBr/EBw)로 제어된다. 다이나믹 랜덤 액세스 메모리 장치는 데이터 포트(40)를 매개로 하여 외부 장치(도시되지 않음)와 상호 연락된다. 컬름 셀렉팅선(YSW0∼YSW15)은 16 데이터 래치회로(35)와 각각 연합되며, 데이터 비트들은, 시프트 레지스터(38)의 제어 하에, 데이터 증폭기(37)와 데이터 래치회로(35) 사이에서 연속적으로 전송된다.
데이터 래치회로(35)는 데이터 메모리 회로(35a), 한 쌍의 스위칭 트랜지스터(35b), 및 한 쌍의 스위칭 트랜지스터(35b)와 트랜스퍼 게이트 어레이(36) 사이에 접속된 한 쌍의 데이터선(DAL0/DAL0B,...또는 DAL15/DAL15B)을 포함하며, 이 데이터 메모리 회로(35a)는 한 쌍의 데이터선(DAL0/DAL0B,...또는 DAL15/DAL15B)에 접속된다. 한 쌍의 스위칭 트랜지스터(35b)는 연합된 컬름 셀렉팅선(YSW0...또는 YSW15)에 의해 차단되며, 데이터 비트들이 한 쌍의 스위칭 트랜지스터(35b)를 매개로 하여 데이터 증폭기(37)와 데이터 메모리 회로(35a)사이에서 전송된다. 컬름 셀렉팅선(YSW0...또는 YSW15)이 활성 하이레벨로 바뀔 때, 연합된 데이터 래치회로(35)의 한 쌍의 스위칭 트랜지스터(35b)는 온이 되며, 데이터 증폭기(37)는 한 쌍의 스위칭 트랜지스터(35b)를 매개로 하여 데이터 메모리 회로(35a)에 전기적으로 접속된다. 시프트 레지스터(38)는 클럭신호선(ICLK)상에서 내부 클럭신호에 응답하여, 연속으로 컬름 셀렉팅선(YSW0∼YSW15)을 활성 하이레벨로 바꾸며, 그래서 데이터 래치회로(35)와 트랜스퍼 게이트 어레이(32)가 외부장치(도시되지 않음)가 메모리 셀 어레이에 순차적으로 액세스 할 수 있게 한다.
트랜스퍼 게이트 어레이(36)는 복수개의 스위칭 트랜지스터 쌍(36a)을 포함하며, 한 쌍의 스위칭 트랜지스터들(36a)이 데이터 메모리 회로(35a)와 주 센스 증폭기(34) 사이에 접속된다. 게이트 제어선(DATG)은 한 쌍의 스위칭 트랜지스터들(36a)의 게이트 전극에 접속되고, 한 쌍의 스위칭 트랜지스터들(36a)이 동시에 온 되게 한다. 그리고 나서, 데이터 비트들이 데이터 메모리 회로(35a)와 주 센스 증폭기(34) 사이에서 전송된다.
다이나믹 랜덤 액세스 메모리 장치의 동작은 다음과 같다. 도 6은 메모리 셀 어레이, 즉 16 메모리 셀 어레이(31)로부터 하나의 버스트 읽어내기를 나타내며, 64 데이터 비트들("0"∼"63")은 메모리 셀 어레이로부터 순차적으로 읽혀진다.
만일 워드선(WL0)이 타임 t1에서 활성 하이레벨로 바뀐다고 가정하면, 그 곳에 결합된 60개의 메모리 셀은 연합된 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)에 전기적으로 접속되어서, 연합된 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)상에 각각의 작은 전위차를 생성한다.
게이트 제어선(SG0)은 타임 t2에서 활성 하이레벨로 바뀌며, 16 데이터 비트 선들이 트랜스퍼 게이트 어레이(32)와 서브-센스 증폭기(33)를 매개로 하여 서브-비트선(SBL0/SBLB0)으로부터 주 비트선 쌍(MBL/MBLB)으로 전송된다. 16 데이트 비트들은 주 센스 증폭기로 증폭되고, 각 주 비트선 쌍(MBL/MBLB)위의 전위차는 양 전원 레벨(Vcc)과 접지 레벨(GND)사이에서 분리된다. 이 데이터 비트들은 리프레시 되며, 서브-비트선(SBL0/SBLB0)을 매개로 하여 원래의 16 메모리 셀에 다시 저장된다.
게이트 제어선(DATG)은 타임 t3에서 활성 하이레벨로 바뀌며, 16 데이터 비트들이 주 센스 증폭기(34)로부터 데이터 래치회로(35)로 전송된다. 이 16 데이터 비트들은 전위차의 형태로 데이터 메모리 회로(35a)에 저장된다.
시프트 레지스터(38)는 내부 클럭신호의 상승 구간에 응답하여, 컬름 셀렉팅선(YSW0∼YSW15)을 활성 하이레벨로 연속적으로 바꾸며, 16 데이터 비트("0"∼"15")들이, 타임 t3∼타임 t6사이에서, 데이터 래치회로(35)로부터 데이터 증폭기(37)로 연속적으로 전송된다. 데이터 증폭기(37)는 데이터 비트("0"∼"15")들을 연속적으로 증폭하며, 데이터 비트들이 읽기/기재 데이터 버스(RWB/RWBB)를 매개로 하여 데이터 버퍼(39)로 전송된다. 그래서, 16 데이터 비트("0"∼"15")들이, 타임 t3∼t6동안, 데이터 포트(40)로부터 순차적으로 읽혀진다. 시프트 레지스터(38)가 컬름 셀렉팅선(YSW0∼YSW15)을 선택하기 위해, 주 센스 증폭기(34)로부터 데이터 래치회로(35)로의 데이터 전송을 위한 타이밍이 결정된다.
게이트 제어선(SG0)은 타임 t4에서 비활성 로레벨로 회복되며, 게이트 제어선(SG1)은 타임 t5에서 활성 하이레벨로 바뀐다. 16 데이터 비트들은, 트랜스퍼 게이트 어레이(32)와 서브-센스 증폭기(33)를 매개로 하여, 서브-비트선 쌍(SBL1/SBLB1)으로부터 주 비트선(MBL/MBLB)으로 전송된다. 16 데이터 비트들은 주 센스 증폭기(34)에 의해 증폭되어, 원래의 16 메모리 셀에 재저장된다. 16 데이터 비트들은 타임 t7에서 데이터 래치회로(35)에 병렬로 전송되며, 데이터 비트("0"∼"15")와 비슷하게, 데이터 증폭기(37)와 읽기/기재 데이터 버스(RWB/RWBB)를 매개로 하여, 타임 t10이 될 때까지, 데이터 버퍼(39)로 전송된다. 게이트 제어선(DATG)은, 데이터 증폭기(37)로부터 읽기/기재 데이터 버스(RWB/RWBB)로의 데이터 비트 "15"의 전송 후에, 타임 t7에서 활성 하이레벨로 즉각적으로 바뀌며, 데이터 비트 "16"이 데이트 비트"15"를 뒤따르게 한다. 그래서, 16 데이터 비트("16"∼"31")들이 데이터 포트(40)로부터 순차적으로 읽혀진다.
게이트 제어 신호선(SG1)은 타임 t8에서 불활성 로레벨로 회복되고, 주 비트선(MBL/MBLB)과 서브-센스 증폭기(33)들은 리셋 된다. 다음 게이트 제어선(SG2)은 타임 t9와 타임 t11사이에서 활성 하이레벨로 바뀐다. 그리고 나서, 16 데이터 비트들("32"∼"47")이 서브-비트선 쌍(SBL2/SBLB2)으로부터 데이터 래치회로(35)로 병렬로 전송되며, 타임 t13이 될 때까지 데이터 포트로부터 순차적으로 읽혀진다.
게이트 제어 신호선(SG1)은 타임 t12와 타임 t14에서 활성 하이레벨로 바뀌며, 데이터 비트들("48∼"63")이, 타임 t15가 될 때까지, 데이터 포트(40)로부터 읽혀진다. 워드선(WL0)은 타임 t14에서 비활성 로레벨로 바뀌며, 64 데이트 비트들("0"∼"63")은, 한 버스트 읽어내기 사이클 동안, 데이터 포트(40)로부터 순차적으로 읽혀진다.
도 7은 기재(write-in) 사이클을 설명한다. 이하의 설명에서, 직렬의 16-비트 데이터를 데이터 증폭기(37)로부터 데이터 래치회로(35)로 전송하는 것을 "전송 사이클"이라고 하겠다. 워드선(WL0)이 타임 t21에서 활성 하이레벨로 바뀐다고 가정한다. 64 기재 데이터 비트들("0"∼"63")은 데이터 포트(40)로 순차적으로 공급되고, 데이터 버퍼(39)는 읽기/기재 데이터 버스(RWB/RWBB)상에 각각의 기재 데이터 비트의 전위차를 연속적으로 생성한다. 읽기/기재 데이터 버스(RWB/RWBB)는 기재 데이터 비트들을 데이터 증폭기(37)로 연속하여 보급하고, 데이터 증폭기(37)는 전위차를 증폭한다.
시프트 레지스터(38)는 내부 클럭신호에 응답하여서, 타임 t22에서부터 타임 t26까지, 컬름 셀렉팅선(YSW0∼YSW15)을 연속적으로 활성 하이레벨로 바꾸며, 기재 데이터 비트("0"∼"15")는 데이터 증폭기(37)로부터 데이터 래치회로(35)로 연속하여 전송된다. 이 데이터 버터(39)는 시프트 레지스터(38)와 동기로 기재 데이터 비트를 공급하고, 시프트 레지스터(38)는 컬름 셀렉팅선(YSW0∼YSW15)을 활성 하이레벨(35)로 바꾸어서, 가장 좌측의 데이터 래치회로(35)의 데이터 비트("0"∼"15")를 가장 우측의 데이터 래치회로(35)에 저장한다.
게이트 제어선(SG0)은, 타임 t23에서부터 타임 t27까지, 활성 하이레벨로 유지되고, 16 주 센스 증폭기들(34)은 트랜스퍼 게이트 어레이(32)를 매개로 하여, 타임 t23에서부터 타임 t27까지의 시간 동안, 서브-비트선 쌍(SBL0/SBLB0)에 전기적으로 접속된다. 게이트 제어선(DATG)은 타임 t24에서 활성 하이레벨로 바뀌며, 타임 t25까지는 활성 하이레벨로 유지된다. 결과적으로, 16 데이터 래치회로(35)는 현재의 전송 사이클 동안 저장된 기재 데이터 비트들("0"∼"m1")과, 이전 전송 사이클 동안 저장된 기재 데이터 비트들("n1"∼"63")을 주 센스 증폭기(33)로 공급된다. 기재 데이터 비트들은 센스 증폭되며, 그 후에, 트랜스퍼 게이트 어레이(32)를 매개로 하여 서브-비트선 쌍(SBL0/SBLB0)으로 전송된다. 16 기재 데이터 비트들은 액세스 트랜지스터를 매개로 하여 패스하고, 저장 캐패시터에 저장된다.
기재 데이터 비트들("16"∼"31")은, 타임 t28에서부터 타임 t32까지, 데이터 증폭기로 연속하여 보급되며, 시프트 레지스터(38)는 연속적으로 컬름 셀렉팅선(YSW0∼YSW15)을 활성 하이레벨로 바꾼다. 기재 데이터 비트들("16"∼"31")은 연속하여 증폭되고, 그 후에 데이터 래치회로(35)에 각각 저장된다.
게이트 제어선(SG1)은, 타임 t29에서부터 타임 t33까지, 활성 하이레벨로 바뀌며, 주 비트선 쌍(MBL/MBLB)은 트랜스퍼 게이트 어레이(32)를 매개로 하여 서브-비트선 쌍(SBL1/SBLB1)에 접속된다. 게이트 제어선(DATG)은 타임 t30과 타임 t31 사이에서 활성 하이레벨로 바뀌며, 데이터 래치회로(35)는 기재 데이터 비트들("16"∼"m2")과 기재 데이터 비트들("n1"∼"15")을 주 센스 증폭기(34)에 공급한다. 16 기재 데이터 비트들은 센스 증폭되어야 하며, 주 비트선 쌍(MBL/MBLB)으로부터 서브-비트선 쌍(SBL1/SBLB1)으로 전송된다. 16 기재 데이터 비트들은 서브-비트선쌍(SBL1/SBLB1)에 접속된 메모리 셀에 저장된다.
상기와 비슷하게, 기재 데이터 비트들("32"∼"47")은 타임 t34와 타임 t35사이에서, 연속하여 데이터 증폭기(37)로 전송되며, 기재 데이터 비트들("32"∼"m3" 및 "n2"∼"31")은 서브-비트선(SBL2/SBLB2)에 접속된 메모리 셀에 저장된다. 마지막으로, 기재 데이터 비트들("48"∼"63")은 타임 t35와 타임 t37사이에서, 데이터 증폭기(37)로 연속적으로 전송되며, 기재 데이터 비트들("48"∼"m4" 및 "n2"∼"47")은 서브-비트선 쌍(SBL3/SBLB3)에 접속된 메모리 셀에 저장된다. 기재 사이클을 완성한 후, 워드선(WL0)은 타임 t38에서 불활성 로레벨로 회복된다.
그 다음으로, 내부 타이밍 제너레이터에 대해서 설명하기로 한다. 도 8은 내부 타이밍 제너레이터(41)를 도시한다. 내부 타이밍 제너레이터(41)는 클럭 버퍼회로(42), 2진 카운터 회로(43) 및 디코더 회로(44)를 포함한다. 외부 칩 인에이블 신호(CEB)와 외부 클럭신호(CLK)를 클럭 버퍼회로(42)로 공급하고, 클럭 버퍼회로(42)가 내부 칩 인에이블 신호(IRASB)와 내부 클럭신호(ICLK)를 2진 카운터 회로(43)로 공급한다. 2진 카운터 회로는 내부 칩 인에이블 신호(IRASB)로 리셋 되며, 내부 클럭 펄스(ICLK)로서 저장된 많은 클럭 펄스를 카운트하기 시작한다. 보다 상세하게는, 외부 칩 인에이블 신호(CEB)가 타임 t41에서 활성 로레벨로 내려가는 것으로 보인다(도 9참조). 내부 칩 인에이블 신호(IRASB)는 타임 t42에서 2진 카운터 회로(43)가 카운터 동작을 시작하게 하며, 출력신호(CK1, CK2, CK4, CK8, CK16, 및 CK64)를 도시한 바와 같이 바꾼다.
도 9에는 도시되지 않지만, 2진 카운터(43)는 80 내부 클럭 펄스(ICLK)를 카운트하며, 그리고 나서 내부 칩 인에이블 신호(IRASB)로 리셋 되며, 버스트 읽어내기 사이클과 기재 사이클을 80 내부 클럭 펄스(ICLK)에 의해 정의한다. 보다 상세하게는, 버스트 읽어내기 사이클은, 예를 들어, 3개의 기간으로 나누어진다. 제 1의 기간은, 칩 인에이블 신호를 활성 로레벨로 바꾸는 것에서부터 시작하여 워드선을 활성 하이레벨로 바꾸는 것까지의 기간이다. 제 2의 기간은 데이터 래치회로(35)로부터 데이터 증폭기(37)까지의 4 데이터 전송 사이클에 배당되며, 제 3의 기간은 모든 회로들을 리셋 하는 것에 의해 소비된다. 제 1의 기간과 제 3의 기간은 10 내부 클럭 펄스(ICLK)와 6 내부 클럭 펄스(ICLK)를 요구한다. 각 데이터 전송 사이클은 16 내부 클럭 펄스(ICLK)를 소비하며, 제 2의 기간 동안 64 내부 클럭 펄스(ICLK)를 필요로 한다. 결과적으로 버스트 읽어내기 사이클 동안의 총 내부 클럭 펄스는 80이다.
출력신호들(CK1∼CK64)은 디코더 회로(44)에 공급된다. 디코더 회로(44)는 출력신호들(CK1∼CK64)에 의해 표시되는 값을 디코드하며, 디코드된 신호들(CLK1,...)을 생성한다. 이 디코더 회로(44)는 NAND 게이트(44a, 44b 및 44c)와 이 NAND 게이트(44a)에 접속된 인버터(44d), 및 NAND 게이트(44b/44c)에 접속된 NOR 게이트(44e)를 포함한다. NAND 게이트(44a/44b/44c)의 입력노드에서의 작은 버블은 인버터를 나타낸다.
출력신호들(CK1, CK2, CK4 및 CK8)은 NAND 게이트(44a)에 공급되고, NAND 게이트(44a)는 다섯 번째의 내부 클럭 펄스에서의 출력신호를 바꾸고, 그 후 열 여섯 번째 내부 클럭 펄스마다 출력신호를 바꾼다. 인버터(44d)는 NAND 게이트(44a)의 출력신호로부터 디코드된 신호(CLK5)를 생성한다. 이 디코드된 신호(CLK5)는 다섯 번째의 내부 클럭 펄스에서 하이레벨로 바뀌며, 여섯 번째의 내부 클럭 펄스에서 로레벨로 바뀐다. 그리고 나서, 디코드된 신호(CLK5)는 5번째 내부 클럭 신호로부터 16번째 내부 클럭 펄스마다 하이레벨로 바뀌며, 5번째 내부 클럭 신호로부터 17번째의 내부 클럭 신호마다 로레벨로 바뀐다.
한편, 출력신호들(CK1, CK2, CK4 및 CK8)은 NAND 게이트(44b)로 공급되며, 출력신호들(CK16, CK32 및 CK64)은 NAND 게이트(44c)로 공급된다. NAND 게이트(44b)의 출력신호는 NAND 게이트(44c)의 출력신호로 NOR 되며, NOR 게이트(44e)는 디코드된 신호(CLK78)를 생성한다, 이 디코드된 신호(CLK78)는 도 11에 도시되듯이, 78번째의 내부 클럭 펄스에서 하이레벨로 바뀐다.
16번째 내부 클럭 펄스마다 활성 레벨로 바뀐 디코드된 신호(CLK5)는 게이트 제어선(DATG) 및 주 센스 증폭기(34)의 활성에 적당하다. 이 때문에, 디코드된 신호(CLK5)는 신호 제너레이터(45 및 46)로 공급된다. 한편, 워드선 드라이버(47)가, 버스트 읽어내기 및 기재 사이클의 활성 하이레벨과 비활성 로레벨 사이에서, 워드선(WL0∼WLm) 중의 선택된 하나를 바꾸기 때문에, 78번째 내부 클럭 펄스마다 활성 레벨로 바뀐 디코드된 신호(CLK78)가 워드선 드라이버(47)에 적당하다.
이 경우에, 서브-비트선 쌍(SBL0/SBL0B∼SBL3/SBLB3)과 주 비트선 쌍(MBL/MBLB) 전체가 비트선 시스템을 구성하며, 서브-센스 증폭기(33) 및 주 센스 증폭기(34)들이 조합하여 센스 증폭기 시스템을 형성한다. 데이터 래치회로(35)는 임시 데이터 저장회로로 작용하며, 시프트 레지스터(38)는 제어기를 실행한다. 데이터 증폭기(37), 읽기/기재 데이터 버스(RWB/RWBB) 및 데이터 버퍼(39) 전체가 인터페이스를 구성한다.
도 12에 도시되듯이, 복수의 뱅크들(BANK-A/BANK-B)이 다이나믹 랜덤 액세스 메모리 장치에 내장되면, 내부 타이밍 제너레이터가 변형된다. 내부 타이밍 제너레이터(51)는 클럭 버퍼회로(52) 및 복수의 내부 타이밍 서브-제너레이터(53 및 54)를 포함한다. 각 복수의 내부 타이밍 서브-제너레이터(53/54)는 2진 카운터(55)와 디코더 회로(56)를 포함한다. 뱅크 어드레스 신호(BA)는 외부 칩 인에이블 신호(CEB)와 외부 클럭신호(CLK)와 함께 클럭 버퍼회로(52)로 공급되며, 클럭 버퍼회로(52)는 내부 클럭 신호(ICLK)와 복수의 내부 칩 인에이블 신호(IRASBA 및 IRASBB)를 생성한다. 복수의 내부 칩 인에이블 신호(IRASBA 및 ISASBB)는 복수의 내부 타이밍 서브-제너레이터(53/54)로 각각 공급되며, 선택적으로 활성 레벨로 바뀐다. 그래서, 내부 타이밍 서브-제너레이터(53/54)는 연합된 내부 칩 인에이블 신호(IRASBA/IRASBB)로 선택적으로 활성된다.
내부 칩 인에이블 신호(IRASBA/IRASBB)는 2진 카운터(55)를 인에이블 하며, 이 2진 카운터(55)는 내부 클럭 펄스(ICLK)를 카운트하기 시작한다. 2진 카운터(55)는 출력신호들(CK1A∼CK64A 또는 CK1B∼CK64B)을 연속적으로 바꾸며, 디코더(56)는 출력신호들(CK1A∼CK64A/ CK1B∼CK64B)을 디코드한다. 디코드된 신호들(CLK1A,...또는 CKL1B...)은, 디코더 회로(44)와 비슷하게, 뱅크(BANK-A 또는 BANK-B)와 연합된 신호 드라이버에 공급된다.
도 13은 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치의 버스트 액세스를 도시한다. 외부 칩 인에이블 신호(CEB)는 타임 t51에서 활성 로레벨로 바뀌며, 뱅크 어드레스 신호(BA)는 내부 클럭 펄스 "0" 동안 뱅크(BANK-A)들 중의 하나를 특정화한다. 클럭 버퍼회로(52)는 다음 내부 클럭 펄스(ICLK)의 상승 구간에서 내부 칩 인에이블 신호(IRASBA)를 활성 로레벨로 바꾸며, 내부 타이밍 서브-제너레이터(53)가 이 내부 칩 인에이블 신호(RASBA)로 인에이블 된다.
2진 카운터(55)가 10 내부 클럭 펄스들을 카운트할 때, 워드선 드라이버는 워드선들 중 하나를 활성 하이레벨로 바꾸며, 뱅크(BANK-A)에 저장된 데이터 비트들이 연합된 서브-비트선 쌍 위에 작은 전위차를 생성한다. 카운트 값이 타임 t54에서 "12"에 도달하고, 데이터 비트들이 타임 t54와 타임 t57 사이에서 데이터 포트로부터 연속적으로 읽혀진다.
외부 칩 인에이블 신호(CEB)는 타임 t55에서 다시 활성 로레벨로 바뀌며, 뱅크 어드레스 신호(BA)는 뱅크 어드레스를 64번 내부 클럭 펄스에 동기인 "B"로 바꾼다. 그리고 나서, 클럭 버퍼회로(52)는 타임 t56에서 내부 칩 인에이블 신호(IRASBB)를 활성 로레벨로 바꾼다. 그리고 나서, 내부 타이밍 서브-제너레이터(54)가 내부 칩 인에이블 신호(IRASBB)로 인에이블 되며, 2진 카운터(55)가 내부 클럭 펄스(ICLK)를 카운트하기 시작한다. 이 데이터 비트들은, 값이"12"가 되기 전에는, 여전히 이전의 뱅크(BANK-A)로부터 읽혀지며, 뱅크(BANK-B)로부터 읽혀지는 데이터 비트들은 76 내부 클럭 펄스(ICLK)로부터 연속적으로 읽혀진다.
내부 타이밍 서브-제너레이터(53)의 2진 카운터(55)가 79 내부 클럭 펄스(ICLK)를 카운트할 때, 클럭 버퍼회로(52)는 내부 칩 인에이블 신호(IRASBA)를 불활성 하이레벨로 회복하며, 뱅크(BANK-A)와 연합된 주변 회로들은 타임 t58에서 리셋 된다.
이런 방식으로, 데이터 비트들은 복수의 뱅크들(BANK-A 및 BANK-B)로부터 순차적으로 읽혀진다. 2진 카운터(55), 디코더(56) 및 신호 드라이버들은 각 메모리 뱅크(BANK-A/BANK-B)에 제공되며, 어떠한 바람직하지 않은 인터럽트가 긴 버스트 액세스 동안 발생하지 않는다.
상술한 바와 같이, 디코더(44/56)는 카운터의 출력신호(43/55)를 디코드 하여서, 적절한 타이밍을 43-47과 같은 신호 드라이버에 부여하며, 병렬과 직렬간의 변환에 어떠한 전용의 카운터도 사용하지 않고도 버스트 액세스가 성취된다. 결과적으로, 다이나믹 랜덤 액세스 메모리 장치를 비교적 작은 반도체 칩 상에 내장할 수 있으며, 작은 반도체 칩이 생산 일드의 향상을 통해 제조단가를 삭감한다.
제 2실시예
도 14를 참고하면, 내부 타이밍 제너레이터(60)가 2개의 뱅크 메모리, 즉 BANK-A 및 BANK-B에 제공되며, 각 뱅크(BANK-A/ BANK-B)는, 도 5에서 도시한 메모리 셀과 비슷하게, 예를 들어, 센스 증폭기 시스템, 트랜스퍼 게이트 어레이, 데이터 래치회로 및 데이터 증폭기와 같은 주변 회로와 연합된다. 데이터 버퍼(61)는 읽기/기재 데이터 버스(62)를 매개로 하여 데이터 증폭기에 접속되고, 데이터 비트들은 데이터 증폭기와 데이터 버퍼(61) 사이에서 순차적으로 전송된다. 이 때, 64 데이트 비트들은, 하나의 버스트 읽어내기 사이클에서, 데이터 버퍼(61)로 순차적으로 전송되며, 버스트 읽어내기 사이클은 3개의 기간으로 나뉜다. 내부 클럭 펄스(ICLK)가 외부 칩 인에이블 신호(CEB)의 하강에서부터 선택된 워드선의 상승까지의 제 1의 기간을 정의한다. 제 2의 기간 동안 16-비트 직렬 데이터 전송이 4번 반복되어서, 64 내부 클럭 펄스(ICLK)를 소비한다. 제 3의 기간은 리셋에 배당되며, 6 내부 클럭 펄스(ICLK)를 소비한다.
내부 클럭 펄스를 카운트하기 위해, 모듈로-10의 2진 카운터(63a 및 63b)가 제 1의 기간 동안 작동하고, 모듈로-64의 2진 카운터(65)가 제 2의 기간에서 64 내부 클럭 펄스(ICLK)를 카운트한다. 모듈로-6의 2진 카운터(65 및 66)가 제 3의 기간에 제공된다. 이 2개의 메모리 뱅크(BANK-A 및 BANK-B)는 각각의 모듈로-10의 2진 카운터(63a/63b)와 각각의 모듈로-6의 2진 카운터(65/66)를 요구한다. 그러나, 양 메모리 뱅크(BANK-A/ BANK-B) 모두가 결코 동시에 액세스 되지 않기 때문에, 모듈로-64의 2진 카운터(64)는 메모리 뱅크들(BANK-A 및 BANK-B)사이에서 공유된다. 모듈로-64의 2진 카운터는 모듈로-10의 2진 카운터(63a/63b)가 점하는 면적 또는 모듈로-6의 2진 카운터(65/66)가 점하는 면적보다 훨씬 더 넓은 면적을 점한다. 그러나, 단지 하나의 모듈로-64의 2진 카운터가 메모리 뱅크사이에서 공유되므로, 내부 타이밍 제너레이터(60)가 크게 반도체 칩을 확장하지 않는다.
모듈로-10의 2진 카운터(63a/63b)는 출력신호들(SCK1A∼SCK8A 및 SCK1B∼SCK8B)을 생성하고, 이것들을 연합된 신호 드라이버(71 및 72)에 공급한다. 신호 드라이버(71/72)는 출력신호들(SCK1A∼SCK8A/ SCK1B∼SCK8B)에 응답하여, 어드레스 신호를 래치하고, 선택적으로 워드선을 상승한다. 모듈로-6의 2진 카운트(65/66)는 출력신호(RCK1A∼RCK4A 및 RCK1B∼RCK4B)를 생성하며, 이 출력신호들(RCK1A∼RCK4A/RCK1B∼RCK4B)을 신호 드라이버(71/72)에 공급하여서 이것들을 리셋 한다.
내부 타이밍 제너레이터(60)는 신호 버퍼회로(67, 68 및 69)를 더 포함한다. 외부 칩 인에이블 신호(CEB)는 병렬로 신호 버퍼회로(67/68)에 공급되며, 뱅크 어드레스 신호(BA)도 병렬로 신호 버퍼회로(67/68)에 공급된다. 외부 칩 인에이블 신호(CEB)가 활성 로레벨로 떨어질 때, 신호 버퍼회로(67/68)는, 뱅크 어드레스 신호(BA)가 메모리 뱅크(BANK-A)를 특정하는지 아니면 메모리 뱅크(BANK-B)를 특정하는지는 결정하기 위해, 뱅크 어드레스 신호(BA)를 체크한다. 만일 뱅크 어드레스 신호(BA)가 메모리 뱅크들(BANK-A 또는 BANK-B)중 어느 하나에 배당된 뱅크 어드레스를 특정화한다면, 연합된 신호 버퍼(67 또는 68)는 내부 칩 인에이블 신호(IRASBA 또는 IRASBB)를 활성 레벨로 바꾼다. 외부 칩 인에이블 신호(CEB)는 신호 버퍼(69)에 공급되며, 신호 버퍼(69)는 내부 클럭 신호(ICKL)를 생성한다.
내부 타이밍 제너레이터(60)는 디코더(70)를 더 포함한다. 모듈로-64의 2진 카운터는 출력신호들(CK1∼CK32)을 연속적으로 바꾸며, 이 출력신호들(CK1∼CK32)은 디코더(70)에 의해 디코드 된다. 디코드된 신호들은 선택적으로 신호 드라이버(71 및 72)에 공급되며, 신호 드라이버들(71 및 72)은 주변 회로와 데이터 버퍼(61)에 적절한 타이밍을 제공한다. 신호 드라이버(71 및 72)는, 상술한 바와 같이, 출력신호(PCK1A∼PCK4A 및 PCK1B∼PCK4B)로 리셋 된다.
도 15는 도 13에 도시한 다이나믹 랜덤 액세스 메모리 장치에 의해 수행되는 버스트 액세스를 나타낸다. 외부 칩 인에이블 신호(CEB)는 타임 t61에서 활성 로레벨로 바뀌며, 신호 버퍼(67)는 내부 클럭 펄스 "0"의 상승구간에서 메모리 뱅크(BANK-A)의 뱅크 어드레스의 각 뱅크 어드레스 신호(BA)를 래치한다. 내부 칩 인에이블 신호(IRASBA)는 타임 t62에서 활성 로레벨로 바뀐다. 그러나, 나머지 신호 버퍼(68)가 내부 칩 인에이블 신호(RASBB)를 비활성 하이레벨로 유지한다. 모듈로-10의 2진 카운터(63a)는 내부 클럭 펄스(ICLK)를 카운트하기 시작하고, 도시하듯이, 출력신호(SCK1A∼SCK8A)에 의해 나타나는 값을 증가한다. 신호 드라이버(71)는 메모리 뱅크(BANK-A)와 연합된 주변 회로가 어드레스 신호를 래치 하게 하고, 워드선 중의 하나를 상승하게 한다.
모듈로 10의 2진 카운터(63a)는 타임 t63에서 "9"의 값에 도달하고, 출력신호(SCLK10A)가 활성 레벨로 바뀐다. 모듈로-64의 2진 카운터(64)가 내부 클럭 펄스(ICLK)를 카운트하기 시작하고, 모듈로-10의 2진 카운터(63a)가 리셋 된다. 모듈로-64의 2진 카운터(63a)가 내부 클럭 신호(ICLK)에 응답하여서 이 값을 증가하며, 모듈로-64의 2진 카운터(64)의 출력신호들이 디코드 되어서, 신호 드라이버(71)에 적절한 버스트 액세스 타이밍을 부여한다.
모듈로-64의 2진 카운터(64)가 내부 클럭 신호 "74"의 상승구간에서 값"63"에 도달하며, 출력신호(CLK64)를 활성 레벨로 바꾼다. 그리고 나서, 모듈로-6의 2진 카운터(65)가 내부 클럭 펄스(ICLK)를 카운트하기 시작한다. 6 내부 클럭 펄스가 모듈로 6의 2진 카운터(65)에 공급될 때, 모듈로-6의 2진 카운터(65)가 신호 버퍼(67)와 신호 드라이버(71)를 리셋 한다. 결과적으로, 선택된 워드선을 비활성 로레벨로 바꾸고, 센스 증폭기를 불활성화한다.
외부 칩 인에이블 신호(CEB)를 타임 t64에서 활성 로레벨로 바꾸고, 신호 버퍼(68)가 뱅크 어드레스 신호(BA)를 래치한다. 내부 칩 인에이블 신호(IRASBB)가 타임 t65에서 활성 로레벨로 바뀌며, 상술한 순서를 메모리 뱅크(BANK-B)에 대해 반복한다. 모듈로-10의 2진 카운터(64)가 내부 클럭 펄스 "74"의 상승구간에서 값"9"에 도달하고, 모듈로-64의 2진 카운터(64)가 어떠한 인터럽트도 없이 내부 클럭 펄스(ICLK)를 카운트하기 시작한다.
그래서, 제 2실시예를 장착하고 있는 다이나믹 랜덤 액세스 메모리 장치는 제 1실시예의 모든 장점들을 성취할 수 있다.
실시예 3
도 16을 참고하면, 내부 타이밍 제너레이터(80)는 신호 버퍼들(81, 82 및 83), 모듈로-10의 2진 카운터(83 및 84), 모듈로 64의 2진 카운터(85), 모듈로-6의 2진 카운터(86 및 87) 및 셀렉터(88 및 89)를 포함한다. 내부 타이밍 제너레이터(80)는 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 내장되고, 각 메모리 뱅크는 도 5에 도시한 메모리 셀 어레이와 구조가 비슷하다. 이 때문에, 이하에서는 주/서브 비트선 쌍, 트랜스퍼 게이트 어레이, 주/서브 센스 증폭기 및 다른 구성요소들을 도 5에서 도시한 상응하는 구성요소와 동일한 부호로 표시한다.
서브-센스 증폭기(33)는 4 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3) 사이에서 공유되며, 트랜스퍼 게이트 어레이(32)는 4 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)을 서브-센스 증폭기(33)에 연속적으로 접속한다. 16 메모리 셀 서브-어레이들(31)은 서브-센스 증폭기(33)와 각각 연합되며, 따라서, 각 메모리 뱅크가 16 서브-센스 증폭기(33)에 수반된다. 즉, 16 읽어내기 데이터 비트들이 서브-센스 증폭기(33)에 의해 동시에 증폭되며, 그 후, 16개의 주 센스 증폭기(34)에 병렬로 각각 전송된다. 16 읽어내기 데이터 비트들은 주 센스 증폭기(34)로부터 16 데이터 래치회로(35)로 병렬로 전송되며, 컬름 셀렉팅선(YSW0∼YSW15)을 제어하는 것에 의해 하나의 데이터 증폭기(37)로 연속적으로 전송된다. 병렬과 직렬간의 데이터 전송은 각 서브-비트선 쌍(SBL0/SBLB0∼SBL3/SBLB3)으로 수행되며, 4번이 반복된다. 결과적으로, 64 읽어내기 데이터 비트들이 읽기/기재 데이터 버스(RWB/RWBB)를 매개로 하여 데이터 버퍼(39)에 순차적으로 전송된다.
한편, 64 버스트 데이터 기재가 필요할 때, 16 기재 데이터 비트들이 읽기/기재 데이터 버스(RWB/RWBB)를 매개로 하여 데이터 증폭기(37)에 순차적으로 전송되고, 연속적으로 16 데이터 래치회로(35)에 저장된다. 16 데이터 비트들을 데이터 래치회로(35)에 각각 저장할 때, 트랜스퍼 게이트 신호(DATG)가 활성레벨로 바뀌며, 16 기재 데이터 비트들이 데이터 래치회로(35)로부터 주 센스 증폭기(34)에 병렬로 전송된다. 이 때문에, 16 기재 데이터 비트들이 데이터 래치회로(35)에 저장될 때까지, 트랜스퍼 게이트 신호(DATG)의 변화를 지연할 필요가 있다. 그러나, 만일 트랜스퍼 게이트 신호(DATG)가 버스트 기재 사이클과 동일한 타이밍의 버스트 읽어내기 사이클로 바뀐다면, 데이터 액세스는 부당하게 지연된다. 한편, 만일 트랜스퍼 게이트 신호(DATG)의 변화가 버스트 읽어내기 사이클에서 진행된다면, 센스 증폭기 활성 신호들(SAP/SAN)과 같은 나머지 제어신호들도 진행되며, 내부 타이밍 제너레이터가 확장된다.
셀렉터(88/89)가 내부 타이밍 제너레이터(80)에 내장되며, 기재 모드 신호(WMA)에 응답하여서 모듈로-10의 카운터(83/84)의 출력신호들을 모듈로-64의 2진 카운터(85)로 선택적으로 전송한다. 이 때문에, 2개의 모듈로-10의 2진 카운터(83/84)가, 모듈로-64의 2진 카운터(85)를 이중으로 하지 않고, 버스트 기재 사이클과 버스트 읽어내기 사이클 사이에서, 트랜스퍼 게이트 신호(DATG)의 활성 타이밍을 다르게 만든다.
도 17은 버스트 기재 사이클 및 버스트 읽어내기 사이클을 나타낸다. 버스트 기재 사이클이 필요할 때, 기재 모드 신호(WMA)가 하이레벨로 바뀌며, 출력신호(SLK14A)를 모듈로-64의 카운트(85)로 전송하기 위해, 셀렉터(88)가 바뀐다. 이 때문에, 모듈로-64의 2진 카운터(85)가 내부 클럭 펄스 "14"에서 내부 클럭 펄스(ICLK)를 카운트하기 시작한다. 하나의 내부 클럭 펄스(ICLK)가 데이터를 읽기/기재 데이터 버스(RWB/RWBB)로 전송하기 위해 소비되며, 읽기/기재 데이터 버스(RWB/RWBB)로부터 데이터선 쌍으로 데이터를 전송하는데도 하나의 내부 클럭 펄스(ICLK)를 소비한다. 이 때문에, 데이터 트랜스퍼 신호(DATG)가 출력신호 "3"과 출력신호 "5"사이에서 활성 하이레벨로 바뀌며, 16 기재 데이터 비트들이 주 센스 증폭기(34)로 병렬 전송된다.
한편, 메모리 뱅크(BANK-A)가 버스트 읽어내기 사이클을 필요로 할 때, 기재모드 신호(WMA)는 로레벨이며, 셀렉터(88)가 출력신호(SCLK5A)에 투명하게 된다. 이 때문에, 모듈로-64의 2진 카운터(85)가 내부 클럭 펄스 "5"에서 내부 클럭 펄스(ICLK)를 카운트하기 시작한다. 비록 모듈로-64의 2진 카운터(85)가 출력 "3"과 출력 "5"사이에서 트랜스퍼 게이트 신호(DATG)를 하이레벨로 바꾼다고 하더라도, 활성 타이밍은 버스트 기재 사이클보다 더 진행되며, 그래서 고속도의 데이터 액세스를 성취할 수 있다.
상기에서 본 발명의 특정 실시예들을 도시 및 설명한다고 하더라도, 본 분야의 기술에서 본 발명의 사상 및 범위에서 벗어나지 않고 다양한 변화 및 변경이 만들어질 수 있다.
예를 들어, 상기의 메모리 셀 어레이를 스태틱 랜덤 액세스 메모리 셀에 장착할 수도 있다.
2개 이상의 메모리 뱅크를 가진 다중 뱅크 다이나믹 랜덤 액세스 메모리 장치에 사용하기 위해 내부 타이밍 제너레이터(60)를 변형할 수 있다.
상술한 바와 같이, 내부 타이밍 제너레이터가, 병렬과 직렬간의 변환에 어떠한 전용의 카운트도 사용하지 않고 버스트 액세스를 제어하므로, 다이나믹 랜덤 액세스 메모리 장치를 비교적 작은 반도체 칩 상에 내장할 수 있다.

Claims (14)

  1. 데이터 비트를 저장하기 위한 복수의 어드레스블 메모리 셀(31),
    상기 복수의 어드레스블 메모리 셀로부터 액세스 가능한 메모리 셀을 선택하기 위한 어드레싱 시스템(WL0∼WLm),
    선택된 액세스 가능한 메모리 셀로 제 1의 데이터 비트를 공급하고 선택된 액세스 가능한 메모리 셀로부터 제 1의 데이터 비트를 공급받기 위해 상기 복수의 어드레스블 메모리 셀에 접속된 비트선 시스템(SBL0-SBLB0∼SBL3-SBLB3/MBL-MBLB),
    상기 비트선 시스템 상에서 상기 제 1의 데이터 비트를 증폭하기 위해 상기 비트선 시스템에 접속된 센스 증폭기 시스템(33/34),
    각 타임에서 상기 제 1의 데이터 비트보다 제 2의 데이터 비트를 덜 저장하기 위해 상기 센스 증폭기 시스템에 반복적으로 접속 할 수 있는 복수의 임시 데이터 저장회로(35), 및
    상기 복수의 임시 데이터 저장회로와 데이터 포트(40)사이에서 상기 제 1의 데이터 비트를 순차적으로 보급하기 위해, 상기 복수의 임시 데이터 저장회로에 접속 할 수 있는 인터페이스(37/RWB-RWBB/39)를 포함하는 반도체 메모리 장치에 있어서,
    상기 복수의 임시 데이터 저장회로를 상기 인터페이스에 연속적으로 접속하기 위한 제어기(38) 및
    상기 제 1의 데이터 비트의 직렬의 데이터 보급의 스타팅 타이밍, 활성 타이밍 및 비활성 타이밍과 상기 직렬의 데이터 보급의 엔드 포인트를 상기 어드레싱 시스템 및 상기 센스 증폭기 시스템에 제공하고, 출력신호(CK1-CK64; CLK1A/CLA1B; SCK1A-SCK8A/CK1-CK32/RCK1A-RCK4A/SCK1B-SCK8B/RCK1B-RCK4B)를 생성하기 위해 클럭 펄스(ICLK)를 카운트하는 카운터(43; 55; 63a-66; 83-87)와, 상기 활성 타이밍 및 상기 비활성 타이밍을 제공하기 위해 상기 출력신호로부터 타이밍 신호(CLK1...; CLK1A/CLK1B...)를 생성하는 디코더(44; 56; 70;88)를 포함하는 내부 타이밍 제너레이터(41; 51; 60; 80)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제어기(38)가 상기 클럭 펄스(ICLK)에 응답하여서, 연속적으로 컬름 셀렉팅선(YSW0∼YSW15)을 활성 레벨로 바꾸며, 상기 복수의 임시 데이터 저장회로가 상기 인터페이스에 접속되고 상기 컬름 셀렉팅선에 의해 각각 차단되는 각각의 트랜스퍼 게이트(35b)를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 복수의 어드레스블 메모리 셀들이 하나의 메모리 뱅크를 가지는 복수개의 메모리 셀 서브-어레이(31)로 분할되며, 상기 비트선 시스템이 상기 복수의 메모리 셀 서브-어레이와 선택적으로 연합되고, 연합된 메모리 셀 서브-어레이들의 어드레스블 메모리 셀에 선택적으로 각각 접속되는 복수의 서브-비트선 쌍 그룹(SBL0/SBLB0∼SBL3/SBLB3), 및 상기 복수의 메모리 셀-서브 어레이와 각각 연합되는 복수의 주 비트선 쌍(MBL/MBLB)을 포함하며, 상기 센스 증폭기 시스템이 상기 복수의 서브-비트선 쌍 그룹과 각각 연합되고 상기 제 1의 데이터 비트들을 증폭하기 위해 연합된 서브-비트선 쌍 그룹의 서브-비트선 쌍들을 연합된 주 비트선 쌍에 선택적으로 접속하는 복수의 서브-센스 증폭기(33), 및 상기 제 1의 데이터 비트들을 그 위에서 증폭하기 위해 상기 주 비트선 쌍에 각각 접속되는 복수의 주 센스 증폭기들(34)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 반도체 메모리 장치가, 상기 복수의 서브-비트선 쌍 그룹과 상기 복수의 서브-센스 증폭기 사이에 각각 접속되고, 제 1의 게이트 제어신호(SG0∼SG3)에 응답하여, 연합된 서브-비트선 쌍 그룹들의 상기 서브-비트선 쌍을 연합된 서브-센스 증폭기로 선택적으로 접속하는 복수의 제 1의 트랜스퍼 게이트 어레이(32)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 반도체 메모리 장치가, 상기 복수의 주 센스 증폭기와 상기 복수의 임시 데이터 저장회로 사이에 접속되고, 제 2의 게이트 제어신호(DATG)에 응답하여, 그 곳에 상기 제 2의 데이터 비트들을 저장하기 위해, 상기 복수의 주 센스 증폭기를 상기 복수의 임시 데이터 저장회로에 동시에 접속하는 제 2의 트랜스퍼 게이트 어레이(36)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 내부 타이밍 제너레이터가, 상기 선택된 어드레스블 메모리 셀의 선택을 위한 제 1의 타이밍 신호, 상기 제 1의 게이트 제어신호를 생성하기 위한 제 2의 타이밍 신호, 상기 제 2의 게이트 제어신호를 생성하기 위한 제 3의 타이밍 신호, 및 상기 복수의 주 센스 증폭기로 공급되는 활성 신호를 생성하기 위한 제 4의 타이밍 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 내부 타이밍 제너레이터가 상기 제어기(38)에 상기 클럭 펄스를 공급하여서 연속적으로 컬름 셀렉팅선(YSW0∼YSW15)을 활성 레벨로 바꾸며, 상기 복수의 임시 데이터 저장회로(35)가 상기 인터페이스에 접속되고 상기 컬름 셀렉팅선에 의해 각각 차단되는 각각의 트랜스퍼 게이트(35b)를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 3항에 있어서, 상기 반도체 메모리 장치가, 상기 메모리 뱅크(BANK-A)와 배치가 비슷한 또 다른 메모리 뱅크(BANK-B)를 더 포함하며, 상기 또 다른 메모리 뱅크에 상기 어드레싱 시스템과 비슷한 또 다른 어드레싱 시스템, 상기 비트선 시스템과 배치가 비슷한 또 다른 비트선 시스템, 상기 센스 증폭기 시스템과 배치가 비슷한 또 다른 센스 증폭기 시스템, 및 상기 복수의 임시 데이터 저장회로와 비슷한 다른 임시 데이터 저장회로가 수반되며, 상기 인터페이스 및 상기 내부 타이밍 제너레이터가 그 사이에 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 내부 타이밍 제너레이터가, 클럭신호(CLK), 외부 제어신호(CEB) 및 뱅크 어드레스 신호(BA)를 공급받고 상기 블록 어드레스 신호(BA)에 의해 표시되는 블록 어드레스에 따라 선택적으로 활성 레벨로 바뀌는 상기 클럭 펄스(ICLK) 및 복수의 인에이블 신호(ISASB/IRASBB)를 생성하기 위해 상기 외부 제어신호에 응답하는 신호 버퍼(52)를 더 포함하며,
    상기 카운터가, 상기 메모리 뱅크(BANK-A) 및 상기 또 다른 메모리 뱅크(BANK-B)와 각각 연합되며, 상기 클럭 펄스를 카운트하기 위해 상기 활성 레벨의 상기 복수의 인에이블 신호로 각각 인에이블 되는 복수의 서브-카운터(55)를 가지며, 그리고
    상기 디코더가, 상기 복수의 서브-카운터에 각각 접속되며, 각각이 상기 제 1의 데이터 비트의 직렬의 데이터 보급의 스타팅 타이밍, 활성 타이밍 및 비활성 타이밍과 상기 직렬의 데이터 보급의 엔드 포인트를 연합된 메모리 뱅크의 어드레싱 시스템 및 센스 증폭기 시스템에 제공하는 복수의 서브-디코더(56)를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 또 다른 메모리 뱅크의 제 1의 데이터 비트가 상기 메모리 뱅크의 상기 제 1의 데이터 비트를 순차적으로 뒤따르도록, 상기 복수의 서브-카운터(55)가 상기 복수의 인에이블 신호로 연속적으로 활성되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8항에 있어서, 상기 카운터가, 하나의 액세스의 제 1의 기간을 정의하는 각각의 제 1의 카운터 회로(63a/63b; 83/84), 상기 제 1의 기간 후의 상기 버스트 액세스의 제 2의 기간을 정의하기 위해 상기 제 1의 카운터 회로 사이에서 공유되는 제 2의 카운터 회로(64/85), 및 상기 제 2의 기간 후의 상기 버스트 액세스의 제 3의 기간을 정의하기 위한 각각의 제 3의 카운터 회로(86/87; 65/66)를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 어드레싱 시스템이 선택된 어드레스블 메모리 셀을 상기 제 1의 기간에서 선택하며, 상기 제 1의 데이터 비트가 상기 제 2의 기간에서 상기 선택된 어드레스 메모리 셀과 상기 인터페이스 사이에서 순차적으로 전송되며, 상기 어드레싱 시스템, 상기 센스 증폭기 시스템 및 상기 인터페이스가 상기 제 3의 기간에서 리셋 되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11항에 있어서, 상기 내부 타이밍 제너레이터(80)가, 상기 제 1의 카운터 회로와 상기 제 2의 카운터 회로 사이에 접속되며, 버스트 읽어내기 및 버스트 기재 중 하나의 각각의 모드 셀렉팅 신호에 응답하여, 상기 제 2의 카운터 회로로 전송되는 상기 제 1의 카운터 회로의 출력신호를 바꾸는 셀렉터(88/89)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서, 상기 제 1의 카운터 회로, 상기 제 2의 카운터 회로, 및 상기 제 3의 카운터 회로에, 모듈로-10의 2진 카운터, 모듈로-64의 2진 카운터 및 모듈로-6의 2진 카운터가 각각 장착되어 있는 것을 특징으로 하는 반도체 메모리 장치.
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