JPS6346697A

JPS6346697A - 半導体メモリ

Info

Publication number: JPS6346697A
Application number: JP61188409A
Authority: JP
Inventors: Koji Shinoda; 篠田　孝司; Masamichi Ishihara; 政道石原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-08-13
Filing date: 1986-08-13
Publication date: 1988-02-27
Anticipated expiration: 2011-03-04
Also published as: JPH0821231B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体メモリに関するもので、例えば、周
辺回路がスタティック型回路により構成されたダイナミ
ック型ＲＡＭ（ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおける連続アクセス動作として
、ページモードが公知である。ページモードはロウ系選
択回路により１つのワード線な選択状態にしておいて、
カラムアドレスストローブ信号ＣＡＳに同期してカラム
系のアドレス信号を変化させてデータ線を次々に切り換
えることによって、上記ワード線に結合されたメモリセ
ルの連続的な読み出し／書き込み動作を行うよう。また
、スタティックカラムモードが公知である。これは、カ
ラム系選択回路をスタティック型回路により構成し、ワ
ード線を選択状態にしたままカラムアドレス信号を変化
させてデータ線を次々に切り換えることによって、上記
ワード線に結合されたメモリセルの連続的な読み出し／
書き込み動作を行う。

なお、上記連続アクセス機能を備えたダイナミック型Ｒ
ＡＭに関しては、例えば日経マグロウヒル社１９８３年
７月１８日付の雑誌「日経エレクトロニクス」第１６９
頁ないし１９３頁、側日豆製作所昭和５８年９月発行［
日立ＩＣメモリデータブック］参照。

〔発明が解決しようとする問題点〕

前者のページモードは、カラムアドレスストローブ信号
をクロックとして外部端子から供給されろアドレス信号
の取り込みを行うので、比較的高速に連続アクセスが可
能になる反面、外部端子からクロック信号を供給する必
要がある。後者のカラムスタティックモードは、カラム
系のアドレス信号の変化させろのみで連続アクセスが可
能になる反面、外部端子から供給されるアドレス信号の
スキ〉−（アドレス信号の変化タイミング差）によって
その動作速度が比較的遅くなる。すなわち、多ビットか
らなるアドレス信号のうちの最も遅く変化するアドレス
信号を待ってカラム選択動作が行われることになる。こ
のように、両者には、それぞれ一長一短があり、従来の
ダイナミック型ＲＡＭは、上記いずれかの機能を持つよ
うにされるものである。

この発明の目的は、動作の多機能化と高速動作化を図っ
た半導体メモリを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

外部端子から供給されるアドレス信号をそのまま伝える
機能と、外部端子から供給される所定の制御信号に同期
して外部端子から供給されるアドレス信号を保持するラ
ッチ機能を備えたアドレスバッファを設ける。また、ア
ドレスバッファにマルチプレクサ機能を持たせて外部端
子からのアドレス信号と内部で形成されたアドレス信号
とを選択的に受付けるようにする。

〔作用〕

上記した手段によれば、ページモードとスタティックカ
ラムモードの両機能を実現し、また、上記内部アドレス
信号による連続アクセスをも可能にする。

〔実施例〕

第１図には、この発明の一実施例の疑似スタティックＲ
ＡＭのブロック図が示されている。第１図の疑似スタテ
ィックＲＡＭは、特に制限されないが、公知の半導体集
積回路の製造技術によって、単結晶７リコンのような半
導体基板上において形成される。詳細は後述されるが、
第１図の疑似スタティックＲＡＭにおいて、メモリセル
は、公知のＩＭＯ８ＦＥＴダイナミックＲＡＭセルを用
いて構成される。一方、ロウ系アドレス信号及びカラム
系アドレス信号は、マルチプレクサされることなく互い
に独立の外部端子から供給され、チップ選択信号に同期
して取り込まれる。また、メモリセルは８ビツトを１つ
の単位としてアクセスされる。第１図の疑似スタティッ
クＲＡＭは、８ビット単位で入出力を行うスタティック
ＲＡＭと同一と見なせる半導体メモリを、ダイナミック
ＲＡ八１で構成したものである。

この実施例では、特に制限されないカモ、メモリアレイ
は、Ｍ−ＡＲＹＩ　、Ｍ−ＡＲＹ２のように左右２つに
分けて配置されている。各メモリアレイＭ−ＡＲＹＩ　
、Ｍ−ＡＲＹ２において、８本の相補データ線対が一組
とされ、同図においては縦方向に向かうよう形成されて
いる。すなわち、メモリアレイを８ブロツク（マット）
に分けて構成するのではなく、８ビツトのデータ線、同
一のメモリアレイ内の互いに隣合う８本の相補データ線
対に対して、１つのアドレスが割り当てられ、同図では
横方向に順に配置される。このようにすることによって
、メモリアレイ及びその周辺回路の簡素化を図ることが
できろ。

ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−ＡＲＹＩ　、Ｍ−ＡＲＹ２内に第１図の左右の
横方向に向かうよう形成されろ。

上記相補データ線対は、カラムスイッチＣ−８ｗ１　、
Ｃ−８Ｗ２を介して共通相補データ線対ＣＤＩ、ＣＤ２
に選択的に接続される。同図においては、上記共通相補
データ線対は横方向に走っている。これらの共通相補デ
ータ線対ＣＤ１．ＣＤ２は、メインアンプＭＡＩ、ＭＡ
２の入力端子にそれぞれ接続される。

センスアンプＳＡＩ　、ＳＡ２は、上記メモリアレイの
相補データ線対の微少読み出し電圧を受け；そのタイミ
ング信号φｐａにより動作状態とされ上記読み出し電圧
に従って相補データ線対をノ・イレヘル／ロウレヘルに
増幅するものである。

ロウアドレスバッファＲ−ＡＤＢは、チップ選択信号Ｃ
Ｅに基づいて形成されたタイミング信号ｃｅ２により動
作状態にされ、外部端子から供給されるｍ＋１ビツトか
らなるロウ系のアドレス信号ＡＸＯ−ＡＸｍを受け、内
部相補アドレス信号ａｘＯ−ａｘｍ　、　ａｘｏ　〜ａ
ｘｍを形成して、ロウアドレスデコーダＲ−ＤＣＲへ送
出する。なお、以後の説明及び図面においては、一対の
内部相補アドレス信号、例えばａｘｏ　、　ａｘＯを内
部相補アドレス信号ａＸＯと表すことにする。したがっ
て、上記内部相補アドレス信号ａｘＯ〜ａｘｍ　、　ａ
ｘＯ〜ａｘｍは、内部相補アドレス信号ａｘＯ〜ａｘｍ
と表す。ロウアドレスデコーダＲ−ＤＣＲは、上記アド
レス信号ａｘＯ〜ａｘｍに従って１本のワード線をワー
ド線選択タイミング信号φＸに同期して選択する。

カラムアドレスバッファＣ−ＡＤＢは、後述するような
３種類の連続アクセスモードを実現するため、チップ選
択信号ＣＥに基づいて形成されたタイミング信号ｃｅ３
により動作状態にされ、外部端子から供給されるｎ　＋
　１ビツトからなるカラム系のアドレス信号ＡＹＯ〜Ａ
Ｙｎをそのまま伝える機能、及び後述する内部制御信号
φｃｓのエツジに同期して上記アドレス信号ＡＹＯ−Ａ
Ｙｎを保持するラッチ機能、及び後述するアドレスカウ
ンタ回路ＡＤＣにより形成されたアドレス信号ａｙＯ〜
ａ　ｙ　ｎ’を受は付けるマルチプレクサ機能とが設け
られる。なお、上記内部相補アドレス信号の表し方に従
って５図面及び以下の説明では、内部相補アドレス信号
ａｙｏ〜ａｙｎ　、　ａｙｏ〜ａｙｎを内部相補アドレ
ス信号ａ　ｙ　Ｏ′ａ　ｙ　ｎと表す。

カラムアドレスバッファＣ−ＡＤＢにより形成された内
部相補アドレス信号ａｙＯ−ａｙｎは、カラムデコーダ
Ｃ−ＤＣＨに伝えられる。カラムデコーダＣ−ＤＣＲは
、その動作がデータ線選択タイミング信号φｙによって
制御され、それに伝えられたアドレス信号をデコードし
てデータ線選択タイミング信号φｙに同期して、−組と
された８本の相補データ線の選択動作を行う。

カラムスイッチＣ−３ＷＩ　、Ｃ−８Ｗ２は、上記デー
タ線の選択信号を受け、上記８対の相補データ線を対応
する８対の共通相補データ線に接続する。なお、第１図
では、図面の簡略化のため、上記相補データ線対及び共
通相補データ線対は、１本の線により示している。

入出力回路Ｉ１０は、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ人力バッファとにより構
成される。上記データ出力バッファは、出力イネーブ）
Ｖ信号ＯＢに基づいて形成されたタイミング信号により
読み出し時に動作状態にされ、動作状態にされた一方の
メインアンプＭＡ】又はＭＡ２の出力信号を増幅して外
部端子Ｄｏ−Ｄ７へ送出する。また、上記データ人力バ
ッファは、イネーブル信号ＷＥに基づいて形成されたタ
イミング信号によって書込み動作の時に動作状態にされ
、外部端子ＤＯ〜Ｄ７かう供給される曹込み信号を上記
共通相補データ線対ＣＤＩ又はＣＤ２に供給する。上記
データ出力バッファとデータ人力バッファは、トライス
テート出力機能を持ち、それが非動作状態におかれると
き、その出力をハイインピーダンス（又はフローティン
グ）状態にさせる。

内部制御信号発生回路ＴＧは、４つの外部制御信号ＣＥ
（チップイネーブル信号）、ＷＥ（ライトイネーブル信
号）、ＯＥ（出力イネーブル信号）と、Ｃ３（クロック
ドシリアル信号）とを受けて、その動作モードに応じた
メモリ動作に必要な各種タイミング信号を形成して送出
する。例えば、チップイネーブル信号ＣＥの立ち下がり
のタイミングに基づいて、タイミング信号φＸ、φｙ、
φｐｃ及びφｐａを形成する。また、特に制限されない
が、上記アドレス信号ａＸＯ〜ａｘｍ及びａｙｏ〜ａｙ
ｎを受けるアドレス信号変化検出回路ＡＴＤにより形成
された検出信号φに基づいて、メインアンプＭＡの動作
のためのタイミング信号φｍａを形成する。これＫより
、アドレス信号の変化後の一定期間のみメインアンプを
動作させ、消費電力の低減をはかることができる。また
、第６図を用いて後述するように、ロウ及びカラムアド
レスバッファ回路Ｒ−ＡＤＢとＣ−ＡＤＢ、　アドレス
カウンタ回路ＡＤＣ，自動リフレッシュ回路ＲＥＦＣの
動作のための各種タイミング信号も、信号ＣＥ。

Ｃ８に基づいて形成される。入出力回路Ｉ１０の動作の
ための信号は、信号ＷＥ　、ＯＥＫ基づいて形成される
。

これにより、ＩＭＯ８ＦＥＴダイナミックＲＡＭセルを
用いたにもかかわらず、外部からはスタティックＲＡＭ
と同じようにアクセスすることができる（いわゆる、疑
似スタティックＲＡＭを構成するものである）。このよ
うな動作のために、上記アドレスバッファＲ−ＡＤＢ　
、Ｃ−ＡＤＢ及びアドレスデコーダＲ−ＤＣＲ，Ｃ−Ｄ
ＣＲＩ　。

Ｃ−ＤＣＲ２等の各周辺回路は、０ＭＯ３（相補型ＭＯ
８）スタティック型回路によって構成される。また、こ
のような動作のために、クロックドシリアル信号Ｃ８が
、チップイネーブル信号ＣＥに加えて新たに設けられる
。クロックドシリアル信号Ｃ８は、動作モードの識別、
連続アクセスモードのためのクロック等として用いられ
る。

特に制限されないが、自動リフレッシ−回路ＲＥＦＣは
、リフレッ７ユアドレスカウンタ、タイマー等を含んで
おり、外部端子から供給されたリフレッシュ信号ＲＥＦ
をロウレベルにすることにより起動される。すなわち、
内部チップイネーブル信号ｅｅｌがハイレベルとされた
非選択（保持）状態において、リフレッシュ信号ＲＥＦ
をロウレベルにすると自動リフレッシュ回路ＲＥＦＣは
、ロウアドレスバッファＲ−ＡＤＨの入力部に設けられ
たマルチプレクサを切り換えて、内蔵のリフレッシュア
ドレスカウンタにより形成され１こリフレッシュアドレ
ス信号をａＸＯ−ａｘｍ　　ロウテコーダＲ−ＤＣＨに
伝えて一本のワード線選択と、センスアンプＳＡの増幅
動作とによるリフレッシュ動作（オートリフレッシュ）
を行う。また、リフレッシュ信号ＲＥＦをロウレベルに
しつづけろとタイマーが作動して、一定時間毎にリフレ
ッシュアドレスカウンタが歩進させろｎで、この間連続
的すりフレッシュ動作（セルフリフレッシ：Ｌ）を行う
ものである。

アドレスカウンタ回路ＡＤＣは、カウンタ回路を含み、
連続アクセスモードのうちの１つを行うためのアドレス
信号ａｙＯ−ａｙｎを形成する。カウンタ回路は、タイ
ミング信号φ’ｃｓに同期してアドレス信号ａｙｏ〜ａ
ｙｎを初期値として取り込み、クロックドシリアル信号
Ｃ３Ｋ基づいて形成される信号φＣＳによって歩進され
ることによって、上記信号ａｙＯ〜ａｙｎを形成する。

第２図は、第１図の疑似スタティックＲＡＭの１つのメ
モリアレイＭ−ＡＲＹＩ及びこれに対応する回路を示す
。他のメモリアレイＭ−ＡＲＹ２及びこれに対応する回
路は、第２図に示される回路と同一の構成とされるので
、その説明は省略する。

１つのメモリセル例えばＭＯＯＯは、ＩＭＯ８ＦＥＴダ
イナミックＲＡＭセル、つまり、情報記憶用のキャパシ
タＣｍとこれに直列接続されたアドレス選択用のトラン
スファＭＯ８ＦＥＴＱｍとからなる。キャパシタＣｍの
一方の電極には、固定電位硲Ｖｃｃ　（電源′ｆｌＬ位
ＶＣＣの略％の電位）が印加されろ。ＭＯ３ＦＥＴＱｍ
のゲートにはワード線ＷＯが結合され、キャパシタＣｍ
と接続された電極と反対の、ソース又はドレインの一方
にはデータ線ＤＯＯが接続される。情報は、キャパシタ
Ｃｍに電荷がどのように蓄積されるかによって記憶され
る。記憶情報の読み出しは、ＭＯＳＦＥＴを導通状態に
してキャパシタＣｓを相補データ線の一方に結合させ、
そのデータ線のｔＵがキャパシタＣｓに蓄積された電荷
量に応じてどのような変化が起きるかをセンスすること
によって行われる。

メモリアレイＭ−ＡＲＹ１は、公知のダイナミックＲＡ
Ｍと同様の折り返しビット線方式で構成される。メモリ
セ／Ｌ／Ｍは、一対の相補データ＠Ｄ。

Ｄと、一本のワード線Ｗとの交点に対応して設けられる
。メモリアレイＭ−ＡＲＹＩは、複数の相補データ線り
、Ｄ、複数のワード線Ｗ及び行列状に配置された複数の
メモリセルＭかもなる。ワード線Ｗの一端は公知のダイ
ナミックＲＡＭのそれと同一構成の０Ｍ０８回路からな
るロウアドレスデコーダＲ−ＤＣＨに接続される。相補
データ線り、Ｄの一端はセンスアンプＳＡＩ及びプリチ
ャージ回路ＰＣＩに接続され、他端はカラムスイッチ回
路Ｃ−８ＷＩに接続される。

相補データ線の電位変化を検出するために、センスアン
プＳＡＩのセンス動作のための基準電位を形成する方式
として、この実施例ではハーフプリチャージ方式が利用
される。このために、プリチャージ回路ＰＣ”ｌが設げ
られる。プリチャージ回路ＰＣＩは、各相補データ線に
対応して設けられた単位回路ＵＰＣＯＯないしＵＰＣＩ
Ｏから成る。各単位回路は、相補データ線ＤＯＯ，ＤＯ
Ｏ間に接続されたイコライズＭＯ８ＦＥＴＱＩ　Ｏ６、
及び各データ線と固定電位”ｙｐ　ｃ　ｃとの間に接続
さｔｔｙ、−ブ’）　ｆ　ヤージ用ＭＯ８ＦＥＴＱ１０
．７及びＱ１０８から成る。ＭＯ８ＦＥＴＱＩ　０６は
、センスアン７’ＳＡ１の増幅動作によってハイレベル
（Ｖｃｃ）とロウレ）ル（０■）にされた相補データ線
ＤＯＯ，ＤＯＯ間を、上記センスアンプＳＡＩが非動作
状態にされた期間に、短絡する。これにより約Ｖｃｃ／
２のプリチャージ電圧が、相補データ線り、Ｄの夫々に
与えられる。センスアンプＳＡＩの増幅動作時における
電源電圧ＶＣＣのバンブ等によって、相補データ線のハ
ーフプリチャージ方式ｊＬ／が変動するのを防止するた
め、ＭＯ３ＦＥＴＱ１０７．Ｑ１０８が設けられる。Ｍ
Ｏ３ＦＥＴＱ１０７とＱ１０８を通して、図示しない電
圧発生回路で形成された％Ｖｃｃ電位が供給されろ。

ＭＯ８ＦＥＴＱＩ　Ｏ６、Ｑ、１０７　、　ＱＩ　Ｏ８
のゲートにはタイミング信号φｐｃが供給される。

センスアンプＳＡＩは、図示のように、各データ線対に
一対一対応をもって設けられた単位回路ＵＳＡＯＯない
しＵＳＡＩＯと、これらに共通に設げられたパワースイ
ッチＭＯ８ＦＥＴＱＩ　Ｏ４及びＱ１０５から成る。各
単位回路は、図示のように、ＰチャンネルＭＯ８ＦＥＴ
Ｑ１０２．Ｑ１０３、及びＮチャンネ、／Ｌ／ＭＯ３Ｆ
ＥＴＱ１００．ＱＩＯＩから成る入出力共通のＣＭＯＳ
ラッチ回路から成る。ＭＯ３ＦＥＴＱＩ　０２　、Ｑｌ
　０３のソースは、同じメモリアレイＭ−ＡＲＹ１に設
けられた他の単位回路ＵＳＡのそれと共通化されること
により、共通ソース線Ｐｓｉを構成する。ＭＯ８ＦＥＴ
Ｑ１００゜ＱＩＯＩのソースは、上記同様な他の単位回
路ＵＳＡのそれと共通化されることにより共通ソース線
ＮＳＩを構成する。

上記共通ソース線ＰＳ１には、ＰチャンネルＭＯ８ＦＥ
ＴＱＩ　５を介して電源電圧Ｖｃｃが供給され、上記共
通ソース線ＮＳＩには、ＮチャンネルＭＯ３ＦＥＴＱＩ
　６を介して回路の接地電位が供給される。これらのパ
ワースイッチＭＯ８ＦＥＴＱＩ５及びＯ１６は、そのゲ
ートに上記メモリアレイＭ−ＡＲＹＩ内のメモリセルが
選択されるとき、センスアンプＳＡＩを活性化させる相
補タイミング信号φｐａ及びφｐａが印加される。これ
により、センスアンプＳ　Ａ　ｌ　＆ｔ、選択されたメ
モリセルかも一方の相補データ線に与えられた微少読み
出し信号を、他方の相補データ線のノ＼−フプリチャー
ジ電圧（イＶｃｃ　）を基準電圧として差動増幅動作を
行う。もしも、メモリ動作サイクルでメモリアレイＭ−
ＡＲＹ１のメモリセルが選択されないならば、上記タイ
ミング信号φｐａ及びφｐａは発生されず、上記ＭＯ３
ＦＥＴＱＩ　５及びＣ１６はオフ状態のままとされる。

カラムスイッチ回路Ｃ−３ＷＩは、カラム選択信号によ
ってスイッチ制御されるスイッチＭＯ８ＦＥＴＱＩ　Ｃ
９ないしＣ１１６から成る。ＭＣ９ＦＥＴＱＩ　Ｏ９〜
Ｑ１１６のゲートには、カラムデコーダＣ−ＤＣＲＩか
らのカラム選択信号を供給するためのカラム選択線ＹＳ
が接続される。

８ビット単位での入出力を行うため、１本のカラム選択
線、例えばＹＳＯは８対の相補データ線Ｄ００．ＤＯＯ
〜ＤＯ７，ＤＯ７に共通の信号とされ、ＭＣ８ＦＥＴＱ
Ｉ、０９〜Ｑ１１４のゲートに共通に印加される。これ
によって、例えばワード線ＷＯとカラム選択ＩｗＹＳＯ
に対応する１つのアドレスが、８つのメモリセルＭ００
０〜ＭＯＯ７からなるメモリセルのグループＭＯＯに与
えられる。

１本のカラム選択線ＹＳＯに対応する８対の相補データ
線Ｄ００．ＤＯＯ〜ＤＯ７，ＤＯ７は、カラムスイッチ
を通して、８対の共通相補データ線ＣＤＩ　Ｏ、ＣＤＩ
　Ｏ〜ＣＤＩ　７　、ＣＤ１７に接続される。他のカラ
ム選択線に対応する相補データ線モ、又、共通相補デー
タ線ＣＤ１０．ＣＤ１０〜ＣＤＩ　７　、ＣＤＩ　７に
接続される。

共通相補データ線ＣＤＩ　Ｏ、ＣＤＩ　Ｏ〜ＣＤ１７゜
ＣＤ１７は、夫々、メインアンプＭＡＩの各単位回路Ｍ
ＡＩＯ〜ＭＡ１７に結合される。各単位回路ＭＡＩＯ〜
ＭＡ１７は、公知のダイナミックＲＡＭのメインアンプ
と路間−の構成とされる。

第３図には、上記カラムアドレスバッファＣ−ＡＤＢと
アドレスカウンタ回路ＡＤＣの回路図が示されている。

第３図において、カラムアドレスバッファのＣ−ＡＤＢ
の１ビット分の単位回路（アドレス信号ＡＹｎに対応す
る単位回路）が示されている。外部端子ＡＹｎから供給
されるアドレス信号Ａ　Ｙ　ｎは、最も早いタイミング
の内部チップイネーブル信号ＣＥ３によって制御される
ＮＡＮＤゲート回路Ｇ１を介してマルチプレクサ回路を
構成する一方の入力端子であるＰチャンネ／Ｉ／ＭＯ８
ＦＥＴＱ２とＮチャンネルＭＯ３ＦＥＴＱ３のゲートに
供給される。上記ＰチャンネルＭＯ８ＦＥＴＱ２のソー
スと電源電圧ＶＣＣとの間には、反転の制御信号Ｃ８Ｉ
を受けるＰチャンネルＭＯ８ＦＥＴＱＩが設けられ、Ｎ
チャンネルＭＯ８ＦＥＴＱ３のソースと回路の接地電位
点との間には、制御信号Ｃ８１を受けるＮチャンネ／Ｉ
／ＭＯ８ＦＥＴＱ４が設けられている。なお、上記外部
端子から供給されるアドレス信号ＡＹｎと内部チップイ
ネーブル信号とを受けるＣＭＯＳナントゲート回路に、
上記制御信号Ｃ３Ｉ、Ｃ８Ｉを受げるスイッチＭＯ３Ｆ
ＥＴＱＩ　、Ｃ４を付加することにより１両回路を１つ
の回路として構成するものであってもよい。

上記マルチプレクサ回路の他方の入力端子であるＰチャ
ンネルＭＯ３ＦＥＴＱ６とＮチャンネルＭＯ８ＦＥＴＱ
７のゲートには、アドレスカウンタ回路ＡＤＣの対応さ
れた出力信号ａｙｎ’が供給されろ。これらのＭＯ３Ｆ
ＥＴＱ６　、Ｃ７にも上記同様なＰチャンネルＭＯ８Ｆ
ＥＴＱ５とＮチャンネ／Ｉ／Ｍｏ　Ｓ　Ｆ　ＥＴ　Ｃ８
がそれぞれ設けられる。これらのＭＯ８ＦＥＴＱ５　、
Ｃ８のゲートは、上記ＭＯ８ＦＥＴＱＩ　、Ｃ４のゲー
トと交差接続されることによって、上記制御信号Ｃ３Ｉ
　、Ｃ８Ｉが交差して供給される。

上記２つの回路の出力端子は共通接続され、ラッチ回路
を構成する入力回路としてのＣＭＯＳインバータ回路Ｉ
ＶＩの入力端子に接続される。このインバータ回路ＩＶ
Ｉは、クロックドインバータ回路とされ、クロック信号
φＣＳにより動作状態にされる。上記インバータ回路Ｉ
ＶＩの出力信号は、ＣＭＯＳインバータ回路ＩＶ２の入
力端子に伝えられる。このインバータ回路ＩＶ２の出力
信号は、クロックドインバータ回路ＩＶ３を介してその
入力に帰還される。このクロックドインバータ回路ＩＶ
３は、上記クロック信号φｃｓの反転信号φＣＳによっ
て動作状態にされる。上記クロックドインバータ回路Ｉ
ＶＩ〜ＩＶ３によるランチ回路は、その動作モードに応
じてクロックドシリアル信号Ｃ８がロウレベルからハイ
レベルに変化スるタイミングで、上記マルチプレクサ回
路を通した信号の取り込み動作と、クロックドインバー
タ回路ＩＶＩが動作状態にされ、クロックドインバータ
回路ＩＶ３が非動作状態にされることにより、マルチプ
レクサ回路からの信号をそのまま伝えるスタティック回
路としての動作を行う。

上記ラッチ回路を構成するＣＭＯＳインバータ回路ＩＶ
２の出力信号は、ＣＭＯＳインバータ回路ＩＶ４の入力
端子に供給され、このインバータ回路ＩＶ４の出力端子
から、反転内部アドレス信号ａｙｎが送出される。この
インバータ回路ＩＶ４の出力信号は、ＣＭＯＳインバー
タ回路ＩＶ５の入力端子に供給され、このインバータ回
路ＩＶ５の出力端子から非反転の内部アドレス信号ａｙ
ｎが送出される。

アドレスカウンタ回路ＡＤＣは、ｎ　＋　１ステツプの
縦列形態にされたフリップフロップ回路ＦＦＯ〜ＦＦｎ
と、それぞれのフリップフロップ回路ＦＦ０−ＦＦｎの
プリセット入力にその出力を供給するナントゲート回路
ＧＯ−Ｇｎとからなる。

前段の７リツプフロツプ回路のキャリー出力が、後段の
７リツプフロツプ回路に供給される。各７リツプフロツ
プ回路ＦＦＯ〜ＦＦｎの出力は、反転の内部アドレス信
号ａｙｏ−ａｙｎ’として用いられる。各フリップフロ
ップ回路ＦＦ０＝ＦＦｎのクロック入力には、クロック
ドシリアル信号Ｃ８に基づいて形成される内部信号φｃ
ｓが共通に供給される。

１ビツトのアドレス信号ａｙＯに対応する、アドレスカ
ウンタ回路ＡＤＣの単位回路を第４図に示す。ＣＭＯＳ
インバータ回路ＩＶ７は、その出力信号が帰還用のＣＭ
ＯＳインバータ回路ＩＶ６を介してその入力に帰還され
る。これによりｃ　ｓｔ　。

Ｓインバータ回路ＩＶ７とＩＶ６は、マスターフリップ
フロップを構成する。特に制限されないが、イｙバー１
回ＷｒＩＶ６は、ＭＯ８ＦＥＴＱ９を介してインバータ
回路ＩＶ７の入力に供給される信号レベルが制御されな
いようにするために、比較的小さい相互コンダクタンス
を持つＰチャンネルＭＯ８ＦＥＴとＮチャンネ／Ｌ／Ｍ
Ｏ８ＦＥＴから構成される。上記類似のＣＭＯＳインバ
ータ回路工ｖ９とＩＶ８によりスレーブフリップフロッ
プが構成される。上記マスターフリップフロップの出力
であるＣＭＯＳインバータ回路ＩＶ７の出力信号は、Ｎ
チャンネル伝送ゲートＭＯ８ＦＥＴＱＩＯを介してスレ
ーブフリップフロップの入力であるＣＭＯＳインバータ
回路ＩＶ９の入力に伝えられる。このスレーブフリップ
フロップの出力であるＣＭＯＳインバータ回路ＩＶ９の
出力信号は、ＣＭＯＳインバータ回路ＩＶＩＯとＰチャ
ンネル伝送ゲートＭＯ８ＦＥＴＱ９を介してマスターフ
リップフロップの入力であるＣＭＯＳインバータ回路Ｉ
Ｖ７の入力に帰還される。伝送ゲートＭＯ８ＦＥＴＱ９
とＱＩＯのゲートには、ナントゲート回路ＮＧ２の出力
信号が供給される。ナントゲート回路ＮＧ２の１つの入
力にはクロック入力として信号φｃｓが供給される。ナ
ントゲート回路ＮＧ２の他の１つの入力には、前段のフ
リップフロップ回路からのキャリー人力ＣＯが供給され
る。回路ＦＦＯが初段回路、であるので信号ＣＯは電源
電圧ＶＣＣに等しいようなハイレベルに維持される。

ナントゲート回路ＮＧ２の出力とスレーブフリップフロ
ップの出力信号とは、ナントゲート回路ＮＧ３に供給さ
れる。ナントゲート回路ＮＧ３の出力はキャリー信号Ｃ
１として次段の回路ＦＥ１のキャリー入力端子へ送出さ
れる。マスター７リツプフロツプの出力は、特に制限さ
れないが、直列形態のＣＭＯＳインバータ回路工ｖ１１
〜Ｉ■１３を介して反転の内部アドレス信号ａｙｏとし
て送出される。マスター７リツプフロツプの入力には、
アドレス信号ａｙＯが初期値として供給される。つまり
、ゲート回路ＧＯ＝Ｇｎは、後述するように、高速連続
動作モードにされた時に発生される１シヨツトパルスφ
ｃ！′によりゲートを開く。これにより、上記外部端子
から供給されたアドレス信号ＡＹＯ〜ＡＹｎと対応した
アドレス信号ａｙＯ−ａｙｎが初期値として各フリップ
フロップ回路ＦＦＯ〜ＦＦｎに取り込まれる。

アドレスカウンタ回路ＡＤＣは、クロックドシリアル信
号Ｃ８に基づいて形成された内部信号φｃｓノエッシ、
例エバハイレベルからロウレベルへの立ち下がり時にそ
の歩進を行う。すなわち、アドレスカウンタ回路ＡＤＣ
は、アドレス信号ａｙｏ〜ａｙｎを初期値とし、信号φ
ｃｓによって歩進されるバイナリカウンタとして働（。

第５図には、ロウアドレスバッファＲ−ＡＤＢの１ビッ
ト分の単位回路（アドレス信号Ａ　Ｘ　ｍに対応する単
位回路）が示されている。この単位回路は、前述のカラ
ムアドレスバッファの単位回路と類似の回路とされる。

ナントゲート回路ＮＧＩに代えてナントゲート回路ＮＧ
４が設けられ、ＭＯ３ＦＥＴＱＩ〜Ｑ８の夫々に代えて
同一導電型のＭＯ８ＦＥＴＱＩ　１〜Ｑ１８が設げられ
る。ナントゲート回路ＮＧ４には、アドレス信号Ａ　Ｘ
　ｍとタイミング信号ＣＥ２が供給される。信号Ｃ８１
とＣ８１の夫々に代エテ、ＩＪ　７レツシユ信号ＲＥＦ
に基づいて形成された信号ｒｅｆとｒｅｆが供給されろ
。マルチプレクサ回路の一方を構成するＭＯ８ＦＥＴＱ
Ｉ　６　、Ｃ１７のゲートには自動リフレッシュ回路Ｒ
ＥＦＣの対応するアドレス出力ａｘｍが供給される。マ
ルチプレクサ回路の出力は、ＣＭＯＳインバータ回路Ｉ
Ｖ１４とＩＶＩ５を通してアドレス信号ａｘｍとして、
またインバータ回路ＩＶ１４を通して反転のアドレス信
号ａｘｍとして出力される。回路ＲＥＦＣは実質的に、
公知のダイナミックＲＡＭのそれと同一の構成を持つ。

信号ＲＥＦがロウレベルにされる期間であるリフレッシ
ュモードでは、回路ＴＧで発生される信号ｒｅｆ（ｒｅ
ｆ）はロウ（ハイ）レベルにされる。これにより、ロウ
アドレスバッファＲ−ＡＤＢのマルチプレクサは、リフ
レッシュモードにおいては回路ＲＥＦＣから供給された
信号ａｘｅ’〜ａｘｍに基づいた信号を、一方、メモリ
アクセスサイクルにおいては外部アドレス信号ＡＸＯ−
ＡＸｍに基づいた信号を、インバータ回路ＩＶ１４に出
力する。

第６図には、内部制御信号発生回路ＴＧに含まれる、上
述の各種タイミング信号を発生するための回路が示され
る。第６図において、ＩＶ１７〜ＩＶ２８はＣＭＯＳイ
ンバータ回路を示し、特に工Ｖ１８とｌＶ２Ｏはクロッ
クドＣＭＯＳインバータ回路を示す。ＡＧＩとＮＧ５は
アンドゲート回路とナントゲート回路、Ｄは複数のＣＭ
ＯＳインバータ回路又はＣＲ時定数回路からなる遅延回
路、ｅｘは排他的論理和（ｅｘｃｌｕｓｉｖｅ　ＯＲゲ
ート）回路を示す。

外部端子ＣＥに供給されるチップイネーブル信号ＣＥか
ら、回路ＩＶＩ　７によって信号ＣＥと逆相の内部信号
ｃｅ３が形成される。信号ｃｅ３に遅れて、信号ｃｅ３
と同相の信号ｃｅｌが回路ＩＶ２７とＩＶ２８によって
形成される。また、回路ＩＶ２７によりて信号ＣＥと同
相の内部信号ｃｅｌが形成される。回路りと回路ｅｘに
よって形成される信号ｃｅ２は、信号ＣＥの立ち下がり
後、回路りによって定まる一定期間のみハイレベルとさ
れる。

外部端子Ｃ８に供給されるクロックドシリアル信号Ｃ８
は、信号ｃｅ３がハイレベルであるチップ選択期間のみ
、回路ＮＧ５を通して取り込まれる。回路ＮＧ５の出力
から、回路ＩＶ２３〜ＩＶ２５によって信号Ｃ８と同相
のクロック信号φＣＳが形成され、回路ＩＶ２３〜ＩＶ
２６によって信号Ｃ８と逆相のクロック信号φｃｓが形
成される。

回路ＮＧ５の出力は、一方、回路ＩＶ１８の入力に供給
されろ。チップイネーブル信号ＣＥのハイレベルのとき
、制御信号ｃｅｌ、ｃｅｌ　によって、回路ＩＶＩ　８
及びＩＶＩ　９は、夫々、動作状態及び非動作状態とさ
れる。そして、チップイネーブル信号ＣＥの豆ち下がり
に応じて、回路ＩＶ゛１８及びＩＶＩ　９は、夫々、非
動作状態及び動作状態とされる。これによって、回路Ｉ
ＶＩ　９とｌＶ２Ｏからなるラッチ回路は、信号ＣＥの
立下がりのときの信号Ｃ８のレベルを、信号ＣＥが再び
ハイレベルになって全ての回路をリセツトするまで、保
持する。ラッチ回路の出力から１回路ＩＶ２１によって
、出力と逆相の信号Ｃ８Ｉが形成され、回路ＩＶ２１と
ＩＶ２２によって出力と同相の信号Ｃ８Ｉが形成される
。

信号Ｃ８からは、２つのグループの信号が形成される。

一方は、信号ＣＥの立ち下がり時の信号Ｃ８を保持し、
これに基づいて形成される信号でぁす、動作モードの選
択やその動作モードのための信号形成に利用される。他
方は、信号Ｃ８の変化に追従して変化する信号であり、
クロックとして利用される。

アドレスカウンタ回路ＡＤＣのためのワンショットパル
スφ’ｃｓは、信号ｃｅ２とＣ８Ｉ　とを受ける回路Ａ
ＧＩの邑力として得られる。信号φ’ｃｓは、信号ＣＥ
の立ち下がりのタイミングにおいて信号Ｃ８がロウレベ
ルである場合、信号ＣＥの立ち下がり後の一定期間発生
される。

次に、第７図ないし第９図に示した各タイミング図を参
照して、上記アドレスバッファＣ−ＡＤＢとアドレスカ
ウンタ回路ＡＤＣの選択的な動作により実現される３種
類の連続アクセスモードな説明する。

第７図には、スタティックカラムモードによる読み出し
動作を説明するためのタイミング図が示されている。

チップイネーブル信号ＣＥがノ・イレベルからロウレベ
ルに変化するタイミングにおいて、クロックドシリアル
信号Ｃ８がハイレベルなら、外部端子から供給されるア
ドレス信号ＡＹＯ−ＡＹｎによる連続アクセスモードと
される。スタティックカラムモードでは、上記クロック
ドシリアル信号Ｃ８は、ハイレベルのままに維持される
。

信号ＣＥの立ち下がりに応じて、信号ｃｅ３がハイレベ
ルとされ、信号ＣＥが再びハイレベルとなるまで、ハイ
レベルを保つ。信号ｃｅ２は、信号ＣＥの立ち下がりに
応じてハイレベルとされ、一定時間の後、再びロウレベ
ルとされる。信号ｃｅ３のハイレベルに所定の時間だけ
遅れて信号ｃｅ１がハイレペ／Ｌ／（ｃｅｌがロウレベ
ル）ニサれる。

信号ｃｅ３のハイレベルによって、信号Ｃ８が回路ＮＧ
５を通して回路ＩＶ１９の入力に取り込まれる。信号ｃ
ｅｌとｃｅｌのハイレベルとロウレベルによって、回路
ＩＶＩ　８とＩＶＩ　９は非動作状態及び動作状態とさ
れる。これによって、信号ｃｓｌとｃｓＨ！夫々ハイレ
ベルとロウレベルニ固定される。

信号ｃｅ２が一定期間ハイレベルとされている間、ロウ
アドレスが回路ＮＧ４を通して、ロウアドレスバッファ
Ｒ−ＡＤＢに取り込まれる。このとき、信号ＲＥＦのハ
イレベルに基づいて形成された信号ｒｅｆのハイレベル
と信号ｒｅｆのロウレベルによって、外部端子ＡＸ側の
回路が動作状態とされる。したがって外部アドレス信号
ＡＸＯ〜Ａ　Ｘ　ｍに基づいて、内部アドレス信号ａ　
ｘ　Ｏ−ａ　ｘｍが形成される。信号ＣＥの立ち下がり
に基づいてこれから適当な時間遅れて、信号φＸがハイ
レベルとされる。これによって、ロウアドレスデコーダ
Ｒ−ＤＣＲは１本のワード線Ｗを選択する。

信号ｃｅ３のハイレベルによって、カラムアドレスが回
路ＮＧＩを通して、カラムアドレスバッファＣ−ＡＤＢ
に取り込まれる。このとき、信号Ｃ８１のハイレベルと
信号ｃｓ１のロウレベルによって、外部端子ＡＹ側の回
路が動作状態とされる。したがって外部アドレス信号Ａ
ＹＯ〜Ａ　Ｙ　ｎに基づいて、内部アドレス信号ａ’ｙ
ｏ−ａｙｎが形成される。このとき、信号Ｃ３Ｉのハイ
レベルに先立ってクロック信号φＣＳが、ハイレベルに
されることにより、回路ＩＶＩが動作状態に、帰還用の
ＩＶ３が非動作状態にされる。この結果、ラッチ回路は
、その入力信号をそのまま伝えるバッファ回路としての
動作を行う。信号φＣＳがハイレベルとされるタイミン
グと、信号Ｃ８１がハイレベルとされるタイミングは略
同時とされる。しかし、このタイミングのズレによって
ＭＯ８ＦＥＴＱ５とＱ８のオン状態により、以前の動作
のときのアドレス信号ａｙｎが回路ＩＶ５等に供給され
る可能性がある。しかし、この信号ａｙｎはラッチ回路
に保持されることなく、信号Ｃ８Ｉのハイレベルによっ
て取り込まれたアドレス信号ＡＹｎが有効とされる。内
部カラムアドレス信号の確定の後に、信号ＣＥの立ち下
がりに基づいてこれから適当な時間遅れて、信号φｙが
ハイレベルとされる。これによって、カラムアドレスデ
コーダＣ−ＤＣＲは１本のカラム選択１１９Ｙｓを選択
する。

したがって、外部端子から供給されるロウ系のアドレス
信号ＡＸとカラム系のアドレス信号ＡＹにより、メモリ
セルの選択動作が行われる。

なお、信号φｐａは、信号φＸと略同時に信号ＣＥの立
ち下がりに基づいてハイレベルとされ、センスアンプＳ
Ａを活性化する。信号φｍａは、信号φｙと略同時に信
号φに基づいてハイレベルとされ、メインアンプＭＡを
活性化する。図示はしないが、ライトイネーブル信号Ｗ
Ｅがノ・イレペルの読み出し動作の時、出力イネーブル
信号ＯＥがロウレベルにされると、選択されたメモリセ
ルの記憶情報Ｄｏｕｔが外部端子りへ送出される。信号
ＣＥ、Ｃ８を同一レベｙに保った状態において。

カラム系のアドレス信号ＡＹ（ＡＹＯ−ＡＹｎ）ヲ変化
させる。ＣＭＯＳスタティック回路からなるアドレスバ
ッファＣ−ＡＤＢがこれに応答して内部アドレス信号を
変化させる。内部ロウアドレス信号は、変化せず、図示
しないラッチ回路に保持される。これにより、カラムデ
コーダＣ−ＤＣＲ１又はＣ−ＤＣＲ２がそれを解読して
カラムスイッチ回路の切り換えが行われ、その都度切り
換えられたメモリアレイの相補データ線の信号が外部端
子りへ送出される。以上がスタティックカラムモードで
の読み出し動作である。このスタティックカラムモード
では、任意のタイミングでのカラムアドレスの切り換え
による連続アクセスが可能にされる。なお、書込み動作
の場合には、上記カラムアドレス信号ＡＹの変化に同期
して外部端子りへ書込む信号Ｄｉｎを供給することによ
って、連続的な書込み動作が実行される。

第８図には、ページモードによる読み出し動作を説明す
るためのタイミング図が示されている。

上記同様に、チップイネーブル信号ＣＥがノ・イレペル
からロウレベルに変化するタイミングにおいて、信号Ｃ
８がハイレベルなので外部端子から供給されるアドレス
信号ＡＹＯ＝ＡＹｎ、による連続アクセスモードとされ
る。上記信号Ｃ８は、最初の１サイクル期間においてハ
イレベルのままに維持される。これにより、上記スタテ
ィックカラムモードと同様に、最初の８ビツト分の読み
出し動作が行われる。ページモードでは、高速アクセス
を実現するため、カラム系のアドレス切り換えをクロッ
ク信号により同期して行う。この実施例では、上記信号
Ｃ８が上記アドレス切り換えのためのクロック信号とし
て使用される。

第２のカラムアドレスに対応した８ビツトのデータの読
出しは次のようになる。

内部ロウアドレス信号は、変化することな（、信号ＣＥ
が再びハイレベルとなるまで、図示しないラッチ回路に
保持される。

信号Ｃ８１とＣ８１は、信号Ｃ８が変化しても、回路Ｉ
Ｖ１９とｌＶ２Ｏにラッチされた信号に基づいて形成さ
れるので、変化しない。したがって、アドレスバッファ
Ｃ−ＡＤＢにおいて、外部端子ＡＹ側の回路が動作状態
とされたままである。また、信号ｃｅｌはハイレベルを
保つ。

この状態で信号Ｃ８をロウレベルにする。これに応じて
、クロック信号φＣＳ（φＣＳ）がロウレベル（ハイレ
ベル）になる。この結果、ラッチ回路の回路ＩＶＩが非
動作状態に、帰還用回路ＩＶ３が動作状態にされる。こ
れにより、外部端子から供給されるアドレス信号ＡＹが
無効にされ、前に取り込んだアドレス信号を一旦保持す
る。次Ｋ、信号Ｃ３をロウレベルからハイレベルに変化
させると、このタイミングにおいて、一時的に回路ＩＶ
１が動作状態に、回路ＩＶ３が非動作状態にされる。こ
の結果、信号Ｃ８のハイレベルへの豆ち上がりエツジに
おいて、外部端子から供給された新たなアドレス信号Ａ
Ｙ（ＡＹＯ−ＡＹｎ）の取り込みと保持が行われ、この
ラッチ回路の出力信号により内部アドレス信号が形成さ
れる。このようなタイミング信号による外部アドレス信
号の取り込み式により、カラムアドレス信号のスキュー
を考慮することなく、直ちにカラムアドレスの切り換え
を行うことができるので、高速な連続アクセス（ページ
モード）を実現できる。なお、書込み動作の場合には、
信号Ｃ８と同期して外部端子りへ書込み信号Ｄｉｎを供
給することによって、連続的な書込み動作が実行される
。

第９図には、高速シリアノシモード（拡張ニブルモード
）による読み出し動作を説明するためのタイミング図が
示されている。

信号ＣＥがハイレベルからロウレベルに変化するタイミ
ングにおいて、信号Ｃ８がロウレベルなら、内部回路で
形成されるアドレス信号による連続アクセスモード（高
速シリアルモード）とされる。

第７図の例と同様の動作によって、内部ロウアドレス信
号が形成され、ラッチ回路に保持され、一本のワード線
Ｗが選択される。タイミング信号Ｃｅ１　ｐ　ｃｅｌ　
＃　ｃｅ２及びｃｅ３も、また、第７図の例と同様に発
生される。

信号ｃｅ３のハイレベルによって、信号Ｃ８のロウレベ
ルが回路ＮＧ５を通して回路ＩＶＩ　９の入力に取り込
まれる。信号ｃｅｌとｃｅｌのハイレベルとロウレベル
によって、回路ＩＶ１８とＩＶ１９は非動作状態及び動
作状態とされる。これによって、信号Ｃ８ＩとＣ８Ｉは
夫々ロウレベルとノ１イレペルにされる。これより早い
タイミングで、信号φＣＳ及びφＣＳがハイレベル及び
ロウレベルとされる。信号φ’ｃｓは、ワンショット信
号ｃｅ２　　及び信号Ｃ８１のハイレベルによって、一
時的にハイレベルとされる。

カラムアドレスの形成は次のように行なわれる。

信号ｃｅ３がハイレベルとされてから、信号Ｃ８１がロ
ウレベル及び信号φＣＳがハイレベルとされるまでの期
間において、ＭＯ９ＦＥＴＱＩとＱ４のオン状態により
、外部アドレス信号ＡＹＯ〜ＡＹｎが回路ＩＶ５等に供
給される。これによって内部カラムアドレス信号ａｙＯ
〜３’ｆｎが形成される。これらの信号のうち、非反転
の内部アドレス信号ａｙＯ〜ａｙｎは、タイミング信号
φａｓ’のノーイレベルによってアドレスカウンタ回路
ＡＤＣに初期値として取り込まれる。

次に、信号Ｃ８Ｉと信号φｃｓが、略同時に、夫々ロウ
レベルとハイレベルとされる。信号φＣＳのハイレベル
と信号φＣＳのロウレベルにより、回路ＩＶＩとＩＶ３
が夫々動作状態と非動作状態とされる。すなわち、アド
レス信号を取り込みラッチする。一方、信号Ｃ８Ｉのロ
ウレベルにより、マルチプレクサ回路の制御信号Ｃ８Ｉ
がロウレベルに、Ｃ８Ｉがハイレベルにされる結果、Ｐ
チャンネルＭＯ８ＦＥＴＱ５とＮチャンネ／Ｉ／ＭＯ８
ＦＥＴ　Ｑ　Ｂ　カオン状態になり、マルチプレクサ回
路はアドレスカウンタ回路ＡＤＣ側の回路が動作状態と
される。これにより、初期値としてアドレスカウンタ回
路に取り込まれた信号の反転信号ａｙｏ〜ａｙｎがアド
レスバッファＣ−ＡＤＢに供給される。

なお、このタイミングで信号φｙをハイレベルとしても
よい。

次に、信号Ｃ８が再びハイレベルにされたタイミングに
おいて、カラム系の選択動作が開始される。信号Ｃ８の
ハイレベルによる信号＜６ｃｓめロウレベル（φＣＳの
ハイレベル）によってラッチ回路の回路ＩＶＩが一時的
に動作状態に、回路ＩＶ３が非動作状態にされる。これ
により、上記初期値アドレス信号に対応されたアドレス
信号ａｙＯ〜ａｙｎの取り込みと保持が行われ、このラ
ッチ回路の出力信号により内部アドレス信号ａｙＯ〜ａ
ｙｎが形成される。カラムアドレスの確定の後に、信号
ＣＥの立ち下がりに基づいてこれから適当に遅れた信号
φｙが発生される。これにまりカラムアドレスデコーダ
回路Ｃ−ＤＣＲＩ又はＣ−ＤＣＲ２は、このアドレス信
号を解読してデータ線選択信号を形成するので、既に取
り込まれているロウ系のアドレス信号ＡＸに従って選ば
れているワード線に結合されたメモリセルのうち、上記
アドレス信号ａｎ等により選択されたデータ線に結合さ
れたメモリセルからの記憶情報が外部端子りへ送出され
る。これにより、アドレスＹＯに応じた最初の８ビツト
分の読み出し動作が行われる。高速シリアルモードでは
、高速アクセスを実現するため、カラム系のアドレス切
り換えを内部アドレス信号の歩進により行う。この実施
例では、上記信号Ｃ８が内部アドレス信号の歩進のため
のクロック信号として使用される。

第２のカラムアドレスに対応した８ビツトのデータの読
田しは次のようになる。

信号Ｃ８ＩとＣ３Ｉは、信号Ｃ８が変化しても、回路Ｉ
ＶＩ　９とｌＶ２Ｏにラッチされγこ信号に基づいて形
成されるので、変化しない。したがって。

アドレスバッファＣ−ＡＤＨにおいて、アドレスカウン
タ回路ＡＤＣ側の回路が動作状態とされたままである。

この状態で再び信号Ｃ８をロウレベルにする。

これに応じて、クロック信号φａＳとφＣＳが夫々ロウ
レベルとハイレベルになる。信号φＣＳの立ち上がり（
ｆｉ号Ｃ８の立ち下がり）に同期してアドレスカウンタ
回路ＡＤＣの計数動作が行われ、その歩進された内部ア
ドレス信号Ｙ１が、ラッチ回路の入力に伝えられる。信
号Ｃ８を、再度、ロウレベルからハイレベルに変化させ
る。このタイミングにおいて、信号φａＳ、φＣＳによ
りラッチ回路が上記歩進された内部アドレス信号Ｙ１の
取り込み保持を行うため、カラム系の内部アドレス信号
が変化される。これに応じてカラム切り換え動作が行わ
れ、連続読み出し動作が行われる。この高速シリアルモ
ードでは、前記のように外部端子からアドレス信号を供
給するスタティックカラムモードのようにアドレス信号
のスキューを考慮する必要が無いから、その分高速アク
セス動作を行うことができる。なお、書込み動作のとき
には、上記クロックドシリアル信号に同期して外部端子
りへ書込み信号Ｄｉｎを供給すればよい。

本発明によれば、次の効果が得られる。

アドレスバッファに外部端子から供給されるアドレス信
号をそのまま伝える機能と、外部端子から供給される所
定の制御信号のエツジに同期して外部端子から供給され
るアドレス信号を保持するラッチ機能を設けることによ
り、スタティックカラムモードのような非同期でのアド
レス切り換えによる連続アクセスモードと、ベージモー
ドのような連続アクセスモードの両機能を併せ持つ半導
体記憶装置を得ることができる。

アドレスバッファにマルチプレクサ機能を付加すること
により、外部端子からのアドレス信号と内部で形成され
たアドレス信号とを選択的に受は付けるようにし、これ
らを外部制御端子で制御することにより、アドレス信号
のスキューを考慮することなく、高速にメモリセルの連
続アクセスを行うことができるという機能を持たせるこ
とができる。

上記効果により、２ないし３種類の連続アクセスモード
の中から、そのシステム又はその時々の動作形態に応じ
て最も適切な連続アクセスモードを選ぶことができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、クロックドシリアル信号Ｃ８は、動作モードを
指示する制御信号と、クロック信号の複数の信号で構成
してもよい。また、アドレスバッファに設けられろマル
チプレクサ回路及びラッチ回路と、アドレスカウンタ回
路の具体的回路は、種々の実施形態を採ることができる
ものであ、ろ。

さらに、公知のダイナミックＲＡＭと同じく共通の外部
端子からロウアドレスストローブ信号ＲＡＳとカラムア
ドレスストローブ信号ＣＡＳによりロウ及びカラムアド
レス信号を時系列的に供給するものとしてもよい。この
場合、ロウアドレスストローブ信号ＲＡＳが、チップイ
ネーブル信号ＣＥとして用いられる。信号ＲＡＳ　、Ｃ
ＡＳとは別に、外部端子を追加することによってクロッ
クドシリアル信号Ｃ８を供給してやればよい。あるいは
、カラムアドレスストローブ信号ＣＡ　Ｓ　Ｋ基づいて
アドレスバッファに設けられるラッチ回路に供給される
クロック信号を形成するものとすればよい。この場合上
記高速シリアル動作モードとページモードとを区別する
ため、制御信号を追加するか、各種信号（ＲＡＳ　、Ｃ
ＡＳ　、ＷＥ）（７）タイミングの組合せによりモード
を指示すればよい。さらには、内部にレジスタを設げ、
これに動作モードを指示するデータを所定のタイミング
で外部から書込み、レジスタの内容に従って動作モード
を決定してもよい。

この発明は、少なくともカラム系選択回路がスタティッ
ク型回路により構成されるダイナミックＲＡＭの他、ス
タティック型ＲＡＭマスクＲＯＭ。

ＥＰＲＯＭ等の半導体メモリにも広く同様に利用するこ
とができるものである。

〔発明の効果〕

本願において開示される発明のうち１代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

外部アドレス信号に基づいたページモードとスタティッ
クカラムモード及び内部アドレス発生回路で発生された
内部アドレス信号に基づいた連続アクセスモードが可能
とされろ。

【図面の簡単な説明】

第１図は、この発明に係る疑似スタティックＲＡＭの一
実施例を示す内部構成ブロック図、第２図は、ＩＭＯ８
ＦＥＴダイナミックＲＡＭセルを用いて構成された第１
図の疑似スタティックＲＡＭのメモリセルアレイ及びそ
の周辺回路の回路図、第３図は、第１図の疑似スタティックＲＡ　ＭＯカラム
アドレスバッファとアドレスカウンタ回路を示す回路図
、第４図は、アドレスカウンタ回路を構成する単位回路を
示す回路図、第５図は、第１図の疑似スタティックＲＡＭのロウアド
レスバッファを示す回路図、第６図は、タイミング発生回路の一部を示す回路図、第７図は、第１図の疑似スタティックＲＡＪ４の動作の
１つであるスタティックカラムモードを説明するための
タイミング図、第８図は、第１図の疑似スタティックＲＡＭの動作の他
の１つであるベージモードを説明するためのタイミング
図、第９図は、第１図の疑似スタティックＲＡＭの動作の更
に他の１つである高速シリアルモードを説明するための
タイミング図でアル。、−一゛′、代理人　升埋士　　小　川　勝　男り第　　　１　　図、Ａ！ｙ０〜Ａγ７？　　　　　υ０へＩ／Ｉ′第　　
３　　図第　　４　　図第　　５　　図第　　　　　　図第　　７　　図Ｄ（Ｄｚｇ亡）第　　８　　図Ｄ（ＤｔＨｔ亡第　　９　　図Ｄ（１）ＯＩＬｔ）

Claims

【特許請求の範囲】１、ＭＯＳＦＥＴとキャパシタとを直列接続してなるメ
モリセルと、メモリセル選択のための内部ロウアドレス
信号の形成のために設けられ、チップ選択信号の発生後
にこれに基づいて一定期間だけ発生される第１内部信号
によって制御され、第１の外部端子に供給される外部ロ
ウアドレス信号を取り込むロウアドレスバッファと、メ
モリセル選択のための内部カラムアドレス信号の形成の
ために設けられ、前記チップ選択信号の発生期間中、こ
れに基づいて発生される第２内部信号によって制御され
、第２の外部端子に供給される外部カラムアドレス信号
を取り込むカラムアドレスバッファとを備えた半導体メ
モリ。２、前記内部ロウアドレス信号に対応するワード線を選
択するためのロウアドレスデコーダと、前記内部カラム
アドレス信号に対応するデータ線又はカラム選択線を選
択するためのカラムアドレスデコーダと、前記メモリセ
ルの記憶情報をセンスするためのセンスアンプとを備え
、前記ロウアドレスデコーダ、カラムアドレスデコーダ
及びセンスアンプが前記チップ選択信号の発生に基づい
て発生される内部信号によって、動作状態とされること
を特徴とする特許請求の範囲第１項記載の半導体メモリ
。