JPH0821231B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリに関するもので、例えば、
周辺回路がスタィック型回路により構成されたダイナミ
ック型RAM（ランダム・アクセス・メモリ）に利用して
有効な技術に関するものである。

〔従来の技術〕

ダイナミック型RAMにおける連続アクセス動作とし
て、ページモードが公知である。ページモードはロウ系
選択回路により１つのワード線を選択状態にしておい
て、カラムアドレスストローブ信号▲▼に同期し
てカラム系のアドレス信号を変化させてデータ線を次々
に切り換えることによって、上記ワード線に結合された
メモリセルの連続的な読み出し／書き込み動作を行う。
また、スタティックカラムモードが公知である。これ
は、カラム系選択回路をスタティック型回路により構成
し、ワード線を選択状態にしたままカラムアドレス信号
を変化させてデータ線を次々に切り換えることによっ
て、上記ワード線に結合されたメモリセルの連続的な読
み出し／書き込み動作を行う。

なお、上記連続アクセス機能を備えたダイナミック型
RAMに関しては、例えば日経マグロウヒル社1983年７月1
8日付の雑誌「日経エレクトロニクス」第169頁ないし19
3頁、（株）日立製作所昭和58年９月発行「日立ICメモ
リデータブック」参照。

〔発明が解決しようとする問題点〕

前者のページモードは、カラムアドレスストローブ信
号をクロックとして外部端子から供給されるアドレス信
号の取り込みを行うので、比較的高速に連続アクセスが
可能になる反面、外部端子からクロック信号を供給する
必要がある。後者のカラムスタティックモードは、カラ
ム系のアドレス信号を変化させるのみで連続アクセスが
可能になる反面、外部端子から供給されるアドレス信号
のスキュー（アドレス信号の変化タイミング差）によっ
てその動作速度が比較的遅くなる。すなわち、多ビット
からなるアドレス信号のうちの最も遅く変化するアドレ
ス信号を持ってカラム選択動作が行われることになる。
このように、両者には、それぞれ一長一短があり、従来
のダイナミック型RAMは、上記いずれかの機能を持つよ
うにされるものである。

この発明の目的は、高速動作化を図った半導体メモリ
を提供することにある。

この発明の前記ならびその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。

外部端子から供給されるアドレス信号をそのまま伝え
る機能と、外部から供給される所定の制御信号に同期し
て外部端子から供給されるアドレス信号を保持するラッ
チ機能を備えたアドレスバッファを設ける。そして、ア
ドレスバッファにマルチプレクサ機能を持たせて外部端
子からのアドレス信号と内部で形成されたアドレス信号
とを選択的に受付けるようにする。

〔作用〕

上記した手段によれば、ページモードとスタティック
カラムモードの両機能を実現し、また、上記内部アドレ
ス信号による連続アクセスをも可能とする。

〔実施例〕

第１図には、この発明の一実施例の擬似スタティック
RAMのブロック図が示されている。第１図の擬似スタテ
ィックRAMは、特に制限されないが、公知の半導体集積
回路の製造技術によって、単結晶シリコンのような半導
体基板上において形成される。詳細は後述されるが、第
１図の擬似スタティックRAMにおいて、メモリセルは、
公知の1MOSFETダイナミックRAMセルを用いて構成され
る。一方、ロウ系アドレス信号（AX0〜AXm）及びカラム
系アドレス信号（AY0〜AYm）は、マルチプレクスされる
ことなく互いに独立の外部端子から供給され、チップ選
択信号に同期して取り込まれる。また、メモリセルは８
ビットを１つの単位としてアクセスされる。第１図の疑
似スタティックRAMは、８ビット単位で入出力を行うス
タティックRAMと同一と見なせる半導体メモリを、ダイ
ナミックRAMで構成したものである。

この実施例では、特に制限されないが、メモリアレイ
は、Ｍ−ARY1,M−ARY2のように左右２つに分けて配置さ
れている。各メモリアレイＭ−ARY1,M−ARY2において、
８本の相補データ線対が一組とされ、同図においては縦
方向に向かうよう形成されている。すなわち、メモリア
レイを８ブロック（マット）に分けて構成するのではな
く、８ビットのデータ線、同一のメモリアレイ内の互い
に隣合う８本の相補データ線対に対して、１つのアドレ
スが割り当てられ、同図では横方向に順に配置される。
このようにすることによって、メモリアレイ及びその周
辺回路の簡素化を図ることができる。

ロウ系アドレス選択線（ワード線）は、上記各メモリ
アレイＭ−ARY1,M−ARY2内に第１図の左右の横方向に向
かうよう形成される。

上記相補データ線対は、カラムスイッチＣ−SW1,C−S
W2を介して共通相補データ線対CD1,CD2に選択的に接続
される。同図においては、上記共通相補データ線対は横
方向に走っている。これらの共通相補データ線対CD1,CD
2は、メインアンプMA1,MA2の入力端子にそれぞれ接続さ
れる。

センスアンプSA1,SA2は、上記メモリアレイの相補デ
ータ線対の微少読み出し電圧を受け、そのタイミング信
号φpaにより動作状態とされ上記読み出し電圧に従って
相補データ線対をハイレベル／ロウレベルに増幅するも
のでる。

ロウアドレスバッファＲ−ADBは、チップ選択信号▲
▼に基づいて形成されたタイミング信号ce2により
動作状態にされ、外部端子から供給されるｍ＋１ビット
からなるロウ系のアドレス信号AX0〜AXmを受け、内部相
補アドレス信号ax0〜axm,x0〜xmを形成して、ロウ
アドレスデコーダＲ−DCRへ送出する。なお、以後の説
明及び図面においては、一対の内部相補アドレス信号、
例えば、ax0,x0を内部相補アドレス信号ax0と表すこ
とにする。したがって、上記内部相補アドレス信号ax0
〜axm,x0〜xmは、内部相補アドレス信号ax0〜axmと
表す。ロウアドレスデコーダＲ−DCRは、上記アドレス
信号ax0〜axmに従って１本のワード線をワード線選択タ
イミング信号φｘに同期して選択する。

カラムアドレスバッファＣ−ADBは、後述するような
３種類の連続アドレスモードを実現するため、チップ選
択信号▲▼に基づいて形成されたタイミング信号ce
3により動作状態にされ、外部端子から供給されるｎ＋
１ビットからなるカラム系のアドレス信号AY0〜AYnをそ
のまま伝える機能、及び後述する内部制御信号φcsのエ
ッジに同期して上記アドレス信号AY0〜AYnを保持するラ
ッチ機能、及び後述するアドレスカウンタ回路ADCによ
り形成されたアドレス信号y0′〜yn′を受け付ける
マルチプレクサ機能とが設けられる。なお、上記内部相
補アドレス信号の表し方に従って、図面及び以下の説明
では、内部相補アドレス信号ay0〜ayn,y0〜ynを内
部相補アドレス信号ay0〜aynと表す。

カラムアドレスバッファＣ−ADBにより形成された内
部相補アドレス信号ay0〜aynは、カラムデコーダＣ−DC
R1,CDCR2に伝えられる。カラムデコーダＣ−DCRは、そ
の動作がデータ線選択タイミング信号φｙによって制御
され、それに伝えられたアドレス信号をデコードしてデ
ータ線選択タイミング信号φｙに同期して、一組とされ
た８本の相補データ線の選択動作を行う。

カラムスイッチＣ−SW1,C−SW2は、上記データ線の選
択信号を受け、上記８対の相補データ線を対応する８対
の共通相補データ線に接続する。なお、第１図では、図
面の簡略化のため、上記相補データ線対及び共通相補デ
ータ線対は、１本の線により示している。

入出力回路I/Oは、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ入力バッファとにより構
成される。上記データ出力バッファは、出力イネーブル
信号▲▼に基づいて形成されたタイミング信号によ
り読み出し時に動作状態にされ、動作状態にされた一方
のメインアンプMA1又はMA2の出力信号を増幅して外部端
子D0〜D7へ送出する。また、上記データ入力バッファ
は、イネーブル信号▲▼に基づいて形成されたタイ
ミング信号によって書込み動作の時に動作状態にされ、
外部端子D0〜D7から供給される書込み信号を上記共通相
補データ線対CD1又はCD2に供給する。上記データ出力バ
ッファとデータ入力バッファは、トライステート出力機
能を持ち、それが非動作状態におかれるとき、その出力
をハイインピーダンス（又はフローティング）状態にさ
せる。

内部制御信号発生回路TGは、４つの外部制御信号▲
▼（チップイネーブル信号），▲▼（ライトイネ
ーブル信号），▲▼（出力イネーブル信号）と、CS
（クロックドシリアル信号）とを受けて、その動作モー
ドに応じたメモリ動作に必要な各種タイミング信号を形
成して送出する。例えば、チップイネーブル信号▲
▼の立ち下がりのタイミングに基づいて、タイミング信
号φx,φy,φpc及びφpaを形成する。また、特に制限さ
れないが、上記アドレス信号ax0〜axm及びay0〜aynを受
けるアドレス信号変化検出回路ATDにより形成された検
出信号φに基づいて、メインアンプMAの動作のためのタ
イミング信号φmaを形成する。これにより、アドレス信
号の変化後の一定期間のみメインアンプを動作させ、消
費電力の低減をはかることができる。また、第６図を用
いて後述するように、ロウ及びカラムアドレスバッファ
回路Ｒ−ADBとＣ−ADB、アドレスカウンタ回路ADC、自
動リフレッシュ回路REFCの動作のための各種タイミング
信号も、信号▲▼,CSに基づいて形成される。入出
力回路I/Oの動作のための信号は、信号▲▼，▲
▼に基づいて形成される。

これにより、1MOSFETダイナミックRAMセルを用いたに
もかかわらず、外部からはスタティックRAMと同じよう
にアクセスすることができる（いわゆる、疑似スタティ
ックRAMを構成するものである）。このような動作のた
めに、上記アドレスバッファＲ−ADB,C−ADB及びアドレ
スデコーダＲ−DCR,C−DCR1,C−DCR2等の各周辺回路
は、CMOS（相補型MOS）スタティック型回路によって構
成される。また、このような動作のために、クロックド
シリアル信号CSが、チップイネーブル信号▲▼に加
えて新たに設けられる。クロックドシリアル信号CSは、
動作モードの識別、連続アクセスモードのためのクロッ
ク等として用いられる。

特に制限されないが、自動リフレッシュ回路REFCは、
リフレッシュアドレスカウンタ，タイマー等を含んでお
り、外部端子から供給されたリフレッシュ信号▲
▼をロウレベルにすることにより起動される。すなわ
ち、内部チップイネーブル信号▲▼１がハイレベル
とされた非選択（保持）状態において、リフレッシュ信
号▲▼をロウレベルにすると自動リフレッシュ回
路REFCは、ロウアドレスバッファＲ−ADBの入力部に設
けられたマルチプレクサを切り換えて、内蔵のリフレッ
シュアドレスカウンタにより形成されたリフレッシュア
ドレス信号をx0′〜xm′ロウデコーダＲ−DCRに伝
えて一本のワード線選択と、センスアンプSAの増幅動作
とによるリフレッシュ動作（オートリフレッシュ）を行
う。また、リフレッシュ信号▲▼をロウレベルに
しつづけるとタイマーが作動して、一定時間毎にリフレ
ッシュアドレスカウンタが歩進させられて、この間連続
的なリフレッシュ動作（セルフリフレッシュ）を行うも
のである。

アドレスカウンタ回路ADCは、カウンタ回路を含み、
連続アドレスモードのうちの１つを行うためのアドレス
信号y0′〜yn′を形成する。カウンタ回路は、タイ
ミング信号φ′csに同期してアドレス信号ay0〜aynを初
期値として取り込み、クロックドシリアル信号CSに基づ
いて形成される信号csによって歩進されることによっ
て、上記信号y0′〜yn′を形成する。

第２図は、第１図の擬似スタティックRAMの１つのメ
モリアレイＭ−ARY1及びこれに対応する回路を示す。他
のメモリアレイＭ−ARY2及びこれに対応する回路は、第
２図に示される回路と同一の構成とされるので、その説
明は省略する。

１つのメモリセル例えばM000は、1MOSFETダイナミッ
クRAMセル、つまり、情報記憶用のキャパシタCmとこれ
に直列接続されたアドレス選択用のトランスファMOSFET
Qmとからなる。キャパシタCmの一方の電極には、固定電
位1/2Vcc（電源電位Vccの略1/2の電位）が印加される。
MOSFETQmのゲートにはワード線WOが結合され、キャパシ
タCmと接続された電極と反対の、ソース又はドレインの
一方にはデータ線D00が接続される。情報は、キャパシ
タCmに電荷がどのように蓄積されるかによって記憶され
る。記憶情報の読み出しには、MOSFETを導通状態にして
キャパシタCsを相補データ線の一方に結合させ、そのデ
ータ線の電位がキャパシタCsに蓄積された電荷量に応じ
てどのような変化が起きるかをセンスすることによって
行われる。

メモリアレイＭ−ARY1は、公知のダイナミックRAMと
同様の折り返しビット線方式で構成される。メモリセル
Ｍは、一対の相補データ線D,と、一本のワード線Ｗと
の交点に対応して設けられる。メモリアレイＭ−ARY1
は、複数の相補データ線D,、複数のワード線Ｗ及び行
列状に配置された複数のメモリセルＭからなる。ワード
線Ｗの一端は公知のダイナミックRAMのそれと同一構成
のCMOS回路からなるロウアドレスデコーダＲ−DCRに接
続される。相補データ線D,の一端はセンスアンプSA1
及びプリチャージ回路PC1に接続され、他端はカラムス
イッチ回路Ｃ−SW1に接続される。

相補データ線の電位変化を検出するために、センスア
ンプSA1のセンス動作のための基準電位を形成する方式
として、この実施例ではハーフプリチャージ方式が利用
される。このために、プリチャージ回路PC1が設けられ
る。プリチャージ回路PC1は、各相補データ線に対応し
て設けられた単位回路UPC00ないしUPC10から成る。各単
位回路は、相補データ線D00,00間に接続されたイコラ
イズMOSFETQ106、及び各データ線と固定電位1/2Vccとの
間に接続されたプリチャージ用MOSFETQ107及びQ108から
成る。MOSFETQ106は、センスアンプSA1の増幅動作によ
ってハイレベル（Vcc）とロウレベル（0V）にされた相
補助データ線D00,00間を、上記センスアンプSA1が非
動作状態にされた期間に、短絡する。これにより約Vcc/
2のプリチャージ電圧が、相補データ線D,の夫々に与
えられる。センスアンプSA1の増幅動作時における電源
電圧Vccのバンプ等によって、相補データ線のハーフプ
リチャージレベルが変動するのを防止するため、MOSFET
Q107,Q108が設けられる。MOSFETQ107とQ108を通して、
図示しない電圧発生回路で形成された1/2Vcc電位が供給
される。MOSFETQ106,Q107,Q108のゲートにはタイミング
信号φpcが供給される。

センスアンプSA1は、図示のように、各データ線対に
一対一対応をもって設けられた単位回路USA00ないしUSA
10と、これらに共通に設けられたパワースイッチMOSFET
Q104及びQ105から成る。各単位回路は、図示のように、
ＰチャンネルMOSFETQ102,Q103、及びＮチャンネルMOSFE
TQ100,Q101から成る入出力共通のCMOSラッチ回路から成
る。MOSFETQ102,Q103のソースは、同じメモリアレイＭ
−ARY1に設けられた他の単位回路USAのそれと共通化さ
れることにより、共通のソース線PS1を構成する。MOSFE
TQ100,Q101のソースは、上記同様な他の単位回路USAの
それと共通化されることにより共通ソース線NS1を構成
する。

上記共通ソース線PS1には、ＰチャンネルMOSFETQ15を
介して電源電圧Vccが供給され、上記共通ソース線NS1に
は、ＮチャンネルMOSFETQ16を介して回路の接地電位が
供給される。これらのパワースイッチMOSFETQ15及びQ16
は、そのゲートに上記メモリアレイＭ−ARY1内のメモリ
セルが選択されるとき、センスアンプSA1を活性化させ
る相補タイミング信号φpa及びpaが印加される。これ
により、センスアンプSA1は、選択されたメモリセルか
ら一方の相補データ線に与えられた微少読み出し信号
を、他方の相補データ線のハーフプリチャージ電圧（1/
2Vcc）を基準電圧として差動増幅動作を行う。もしも、
メモリ動作サイクルでメモリアレイＭ−ARY1のメモリセ
ルが選択されないならば、上記タイミング信号φpa及び
paは発生されず、上記MOSFETQ15及びQ16はオフ状態の
ままとされる。

カラムスイッチ回路Ｃ−SW1は、カラム選択信号によ
ってスイッチ制御されるスイッチMOSFETQ109ないしQ116
から成る。MOSFETQ109〜Q116のゲートには、カラムデコ
ーダＣ−DCR1からのカラム選択信号を供給するためのカ
ラム選択線YSが接続される。

８ビット単位での入出力を行うため、１本のカラム選
択線、例えばYS0は８対の相補データ線D00,00〜D07,
07に共通の信号とされ、MOSFETQ109〜Q114のゲートに
共通に印加される。これによって、例えばワード線WOと
カラム選択線YS0に対応する１つのアドレスが、８つの
メモリセルM000〜M007からなるメモリセルのグループM0
0に与えられる。

１本のカラム選択線YS0に対応する８対の相補データ
線D00,00〜D07,07は、カラムスイッチを通して、８
対の共通相補データ線CD10,▲▼10〜CD17,▲▼
17に接続される。他のカラム選択線に対応する相補デー
タ線も、又、共通相補データ線CD10,▲▼10〜CD17,
▲▼17に接続される。

共通相補データ線CD10,▲▼10〜CD17,▲▼17
は、夫々、メインアンプMA1の各単位回路MA10〜MA17に
結合される。各単位回路MA10〜MA17は、公知のダイナミ
ックRAMのメインアンプと略同一の構成とされる。

第３図には、上記カラムアドレスバッファＣ−ADBと
アドレスカウンタ回路ADCの回路図が示されている。

第３図において、カラムアドレスバッファのＣ−ADB
の１ビット分の単位回路（アドレス信号AYnに対応する
単位回路）が示されている。外部端子AYnから供給され
るアドレス信号AYnは、最も早いタイミングの内部チッ
プイネーブル信号CE3によって制御されるNANDゲート回
路G1を介してマルチプレクサ回路を構成する一方の入力
端子であるＰチャンネルMOSFETQ2とＮチャンネルMOSFET
Q3のゲートに供給される。上記ＰチャンネルMOSFETQ2の
ソースと電源電圧Vccとの間には、反転の制御信号▲
▼１を受けるＰチャンネルMOSFWTQ1が設けられ、Ｎチ
ャンネルMOSFETQ3のソースと回路の接地電位点との間に
は、制御信号CS1を受けるＮチャンネルMOSFETQ4が設け
られている。なお、上記外部端子から供給されるアドレ
ス信号AYnと内部チップイネーブル信号CE3とを受けるCM
OSナンドゲート回路に、上記制御信号CS1,▲▼１を
受けるスイッチMOSFETQ1,Q4を付加することにより、両
回路を１つの回路として構成するものであってもよい。

上記マルチプレクサ回路の他方の入力端子であるＰチ
ャンネルMOSFETQ6とＮチャンネルMOSFETQ7のゲートに
は、アドレスカウンタ回路ADCの対応された出力信号ay
n′が供給される。これらのMOSFETQ6,Q7にも上記同様な
ＰチャンネルMOSFETQ5とＮチャンネルMOSFETQ8がそれぞ
れ設けられる。これらのMOSFETQ5,Q8のゲートは、上記M
OSFETQ1,Q4のゲートと交差接続されることによって、上
記制御信号CS1,▲▼１が交差して供給される。

上記２つの回路の出力端子は共通接続され、ラッチ回
路を構成する入力回路としてのCMOSインバータ回路IV1
の入力端子に接続される。このインバータ回路IV1は、
クロックドインバータ回路とされ、クロック信号csに
より動作状態にされる。上記インバータ回路IV1の出力
信号は、CMOSインバータ回路IV2の入力端子に伝えられ
る。このインバータ回路IV2の出力信号は、クロックド
インバータ回路IV3を介してその入力に帰還される。こ
のクロックドインバータ回路IV3は、上記クロック信号
csの反転信号φcsによって動作状態にされる。上記ク
ロックドインバータ回路IV1〜IV3によるラッチ回路は、
その動作モードに応じてクロックドシリアル信号CSがロ
ウレベルからハイレベルに変化するタイミングで、上記
マルチプレクサ回路を通した信号の取り込み動作と、ク
ロックドインバータ回路IV1が動作状態にされ、クロッ
クドインバータ回路IV3が非動作状態にされることによ
り、マルチプレクサ回路からの信号をそのまま伝えるス
タティック回路としての動作を行う。

上記ラッチ回路を構成するCMOSインバータ回路IV2の
出力信号は、CMOSインバータ回路IV4の入力端子に供給
され、このインバータ回路IV4の出力端子から、反転内
部アドレス信号ynが送出される。このインバータ回路
IV4の出力信号は、CMOSインバータ回路IV5の入力端子に
供給され、このインバータ回路IV5の出力端子から非反
転の内部アドレス信号aynが送出される。

アドレスカウンタ回路ADCは、ｎ＋１ステップの縦列
形態にされたフリップフロップ回路FF0〜FFnと、それぞ
れのフリップフロップ回路FF0〜FFnのプリセット入力に
その出力を供給するナンドゲート回路G0〜Gnとからな
る。前段のフリップフロップ回路のキャリー出力が、後
段のフリップフロップ回路に供給される。各フリップフ
ロップ回路FF0〜FFnの出力は、反転の内部アドレス信号
y0′〜yn′として用いられる。各フリップフロップ
回路FF0〜FFnのクロック入力には、クロックドシリアル
信号CSに基づいて形成される内部信号csが共通に供給
される。

１ビットのアドレス信号ay0に対応する、アドレスカ
ウンタ回路ADCの単位回路を第４図に示す。CMOSインバ
ータ回路IV7は、その出力信号が帰還用のCMOSインバー
タ回路IV6を介してその入力に帰還される。これによりC
MOSインバータ回路IV7とIV6は、マスターフリップフロ
ップを構成する。特に制限されないが、インバータ回路
IV6は、MOSFETQ9を介してインバータ回路IV7の入力に供
給される信号レベルが制御されないようにするために、
比較的小さい相互コンダクタンスを持つＰチャンネルMO
SFETとＮチャンネルMOSFETから構成される。上記類似の
CMOSインバータ回路IV9とIV8によりスレーブフリップフ
ロップが構成される。上記マスターフリップフロップの
出力であるCMOSインバータ回路IV7の出力信号は、Ｎチ
ャンネル伝送ゲートMOSFETQ10を介してスレーブフリッ
プフロップの入力であるCMOSインバータ回路IV9の入力
に伝えられる。このスレーブフリップフロップの出力で
あるCMOSインバータ回路IV9の出力信号は、CMOSインバ
ータ回路IV10とＰチャンネル伝送ゲートMOSFETQ9を介し
てマスターフリップフロップの入力であるCMOSインバー
タ回路IV7の入力に帰還される。伝送ゲートMOSFETQ9とQ
10のゲートには、ナンドゲート回路NG2の出力信号が供
給される。ナンドゲート回路NG2の１つの入力にはクロ
ック入力として信号csが供給される。ナンドゲート回
路NG2の他の１つの入力には、前段のフリップフロップ
回路からのキャリー入力C0が供給される。回路FF0が初
段回路であるので信号C0は電源電圧Vccに等しいような
ハイレベルに維持される。ナンドゲート回路NG2の出力
とスレーブフリップフロップの出力信号とは、ナンドゲ
ート回路NG3に供給される。ナンドゲート回路NG3の出力
はキャリー信号C1として次段の回路FE1のキャリー入力
端子へ送出される。マスターフリップフロップの出力
は、特に制限されないが、直列形態のCMOSインバータ回
路IV11〜IV13を介して反転の内部アドレス信号０′と
して送出される。マスターフリップフロップの入力に
は、アドレス信号ay0が初期値として供給される。つま
り、ゲート回路G0〜Gnは、後述するように、高速連続動
作モードにされた時に発生される１ショットパルスφc
s′によりゲートを開く。これにより、上記外部端子か
ら供給されたアドレス信号AY0〜AYnと対応したアドレス
信号ay0〜aynが初期値として各フリップフロップ回路FF
0〜FFnに取り込まれる。

アドレスカウンタ回路ADCは、クロックドシリアル信
号CSに基づいて形成された内部信号csのエッジ、例え
ばハイレベルからロウレベルへの立ち下がり時にその歩
進を行う。すなわち、アドレスカウンタ回路ADCは、ア
ドレス信号ay0〜aynを初期値とし、信号csによって歩
進されるバイナリカウンタとして働く。

第５図には、ロウアドレスバッファＲ−ADBの１ビッ
ト分の単位回路（アドレス信号AXmに対応する単位回
路）が示されている。この単位回路は、前述のカラムア
ドレスバッファの単位回路と類似の回路とされる。

ナンドゲート回路NG1に代えてナンドゲート回路NG4が
設けられ、MOSFETQ1〜Q8の夫々に代えて同一導電型のMO
SFETQ11〜Q18が設けられる。ナンドゲート回路NG4に
は、アドレス信号AXmとタイミング信号CE2が供給され
る。信号CS1と▲▼１の夫々に代えて、リフレッシ
ュ信号▲▼に基づいて形成された信号▼▼
とrefが供給される。マルチプレクサ回路の一方を構成
するMOSFETQ16,Q17のゲートには自動リフレッシュ回路R
EFCの対応するアフドレス出力xm′が供給される。マ
ルチプレクサ回路の出力は、CMOSインバータ回路IV14と
IV15を通してアドレス信号axmとして、またインバータ
回路IV14を通して反転のアドレス信号xmとして出力さ
れる。回路REFCは実質的に、公知のダイナミックRAMの
それと同一の構成を持つ。信号▲▼がロウレベル
にされる期間であるリフレッシュモードでは、回路TGで
発生される信号▼▼（ref）はロウ（ハイ）レベ
ルにされる。これにより、ロウアドレスバッファＲ−AD
Bのマルチプレクサは、リフレッシュモードにおいては
回路REFCから供給された信号x0′〜xmに基づいた信
号を、一方、メモリアクセスサイクルにおいては外部ア
ドレス信号AX0〜AXmに基づいた信号を、インバータ回路
IV14に出力する。

第６図には、内部制御信号発生回路TGに含まれる、上
述の各種タイミング信号を発生するための回路が示され
る。第６図において、IV17〜IV28はCMOSインバータ回路
を示し、特にIV18とIV20はクロックドCMOSインバータ回
路を示す。AG1とNG5はアンドゲート回路とナンドゲート
回路、Ｄは複数のMOSインバータ回路又はCR時定数回路
からなる遅延回路、exは排他的論理和（exclusive ORゲ
ート）回路を示す。

外部端子▲▼に供給されるチップイネーブル信号
▲▼から、回路IV17によって信号▲▼と逆相の
内部信号ce3が形成される。信号ce3に遅れて、信号ce3
と同相の信号ce1が回路IV27とIV28によって形成され
る。また、回路IV27によって信号▲▼と同相の内部
信号▲▼１が形成される。回路Ｄと回路exによって
形成される信号ce2は、信号▲▼の立ち下がり後、
回路Ｄによって定まる一定期間のみハイレベルとされ
る。

外部端子CSに供給されるクロックドシリアル信号CS
は、信号ce3がハイレベルであるチップ選択期間のみ、
回路NG5を通して取り込まれる。回路NG5の出力から、回
路IV23〜IV25によって信号CSと同相のクロック信号φcs
が形成され、回路IV23〜IV26によって信号CSと逆相のク
ロック信号が形成される。

回路NG5の出力は、一方、回路IV18の入力に供給され
る。チップイネーブル信号▲▼のハイレベルのと
き、制御信号ce1,▲▼１によって、回路IV18及びIV
19は、夫々、動作状態及び非動作状態とされる。そし
て、チップイネーブル信号▲▼の立ち下がりに応じ
て、回路IV18及びIV19は、夫々、非動作状態及び動作状
態とされる。これによって、回路IV19とIV20からなるラ
ッチ回路は、信号▲▼の立下がりのときの信号CSの
レベルを、信号▲▼が再びハイレベルになって全て
の回路をリセットするまで、保持する。ラッチ回路の出
力から、回路IV21によって、出力と逆相の信号CS1が形
成され、回路IV21とIV22によって出力と同相の信号▲
▼１が形成される。

信号CSからは、２つのグループの信号が形成される。
一方は、信号▲▼の立ち下がり時の信号CSを保持
し、これに基づいて形成される信号であり、動作モード
の選択やその動作モードのための信号形成に利用され
る。他方は、信号CSの変化に追従して変化する信号であ
り、クロックとして利用される。

アドレスカウンタ回路ADCのためのワンショットパル
スφ′csは、信号ce2と▲▼１とを受ける回路AG1の
出力として得られる。信号φ′csは、信号▲▼の立
ち下がりのタイミングにおいて信号CSがロウレベルであ
る場合、信号▲▼の立ち下がり後の一定期間発生さ
れる。

次に、第７図ないし第９図に示した各タイミング図を
参照して、上記アドレスバッファＣ−ADBとアドレスカ
ウンタ回路ADCの選択的な動作により実現される３種類
の連続アクセスモードを説明する。

第７図には、スタティックカラムモードによる読み出
し動作を説明するためのタイミング図が示されている。

チップイネーブル信号▲▼がハイレベルからロウ
レベルに変化するタイミングにおいて、クロックドシリ
アル信号CSがハイレベルなら、外部端子から供給される
アドレス信号AY0〜AYnによる連続アクセスモードとされ
る。スタティックカラムモードでは、上記クロックドシ
リアル信号CSは、ハイレベルのままに維持される。

信号▲▼の立ち下がりに応じて、信号ce3がハイ
レベルとされ、信号▲▼が再びハイレベルとなるま
で、ハイレベルを保つ。信号ce2は、信号▲▼の立
ち下がりに応じてハイレベルとされ、一定時間の後、再
びロウレベルとされる。信号ce3のハイレベルに所定の
時間だけ遅れて信号ce1がハイレベル（▲▼１がロ
ウレベル）にされる。

信号ce3のハイレベルによって、信号CSが回路NG5を通
して回路IV19の入力に取り込まれる。信号ce1と▲
▼１のハイレベルとロウレベルによって、回路IV18とIV
19は非動作状態及び動作状態とされる。これによって、
信号cs1と▲▼１は夫々ハイレベルとロウレベルに
固定される。

信号ce2が一定期間ハイレベルとされている間、ロウ
アドレスが回路NG4を通して、ロウアドレスバッファＲ
−ADBに取り込まれる。このとき、信号▼▼のハ
イレベルに基づいて形成された信号▲▼のハイレ
ベルと信号refのロウレベルによって、外部端子AX側の
回路が動作状態とされる。したがって外部アドレス信号
AX0〜AXmに基づいて、内部アドレス信号ax0〜axmが形成
される。信号▲▼の立ち下がりに基づいてこれから
適当な時間遅れて、信号φｘがハイレベルとされる。こ
れによって、ロウアドレスデコーダＲ−DCRは１本のワ
ード線Ｗを選択する。

信号ce3のハイレベルによって、カラムアドレスが回
路NG1を通して、カラムアドレスバッファＣ−ADBに取り
込まれる。このとき、信号CS1のハイレベルと信号▲
▼１のロウレベルによって、外部端子AY側の回路が動
作状態とされる。したがって外部アドレス信号AY0〜AYn
に基づいて、内部アドレス信号ay0〜aynが形成される。
このとき、信号CS1のハイレベルに先立ってクロック信
号φcsが、ハイレベルにされることにより、回路IV1が
動作状態に、帰還用のIV3が非動作状態にされる。この
結果、ラッチ回路は、その入力信号をそのまま伝えるバ
ッファ回路としての動作を行う。信号φcsがハイレベル
とされるタイミングと、信号CS1がハイレベルとされる
タイミングは略同時とされる。しかし、このタイミング
のズレによってMOSFETQ5とQ8のオン状態により、以前の
動作のときのアドレス信号yn′が回路IV5等に供給さ
れる可能性がある。しかし、この信号yn′はラッチ回
路に保持されることなく、信号CS1のハイレベルによっ
て取り込まれたアドレス信号AYnが有効とされる。内部
カラムアドレス信号の確定の後に、信号▲▼の立ち
下がりに基づいてこれから適当な時間遅れて、信号φｙ
がハイレベルとされる。これによって、カラムアドレス
デコーダＣ−DCRの１本のカラム選択線YSを選択する。

したがって、外部端子から供給されるロウ系のアドレ
ス信号AXとカラム系のアドレス信号AYにより、メモリセ
ルの選択動作が行われる。

なお、信号φpaは、信号φｘと略同時に信号▲▼
の立ち下がりに基づいてハイレベルとされ、センスアン
プSAを活性化する。信号φmaは、信号φｙと略同時に信
号φに基づいてハイレベルとされ、メインアンプMAを活
性化する。図示はしないが、ライトイネーブル信号▲
▼がハイレベルの読み出し動作の時、出力イネーブル
信号▲▼がロウレベルにされると、選択されたメモ
リセルの記憶情報Doutが外部端子Ｄへ送出される。信号
▲▼,CSを同一レベルに保った状態において、カラ
ム系のアドレス信号AY（AY0〜AYn）を変化させる。CMOS
スタティック回路からなるアドレスバッファＣ−ADBが
これに応答して内部アドレス信号を変化させる。内部ロ
ウアドレス信号は、変化せず、図示しないラッチ回路に
保持される。これにより、カラムデコーダＣ−DCR1又は
Ｃ−DCR2がそれを解読してカラムスイッチ回路の切り換
えが行われ、その都度切り換えられたメモリアレイの相
補データ線の信号が外部端子Ｄへ送出される。以上がス
タティックカラムモードでの読み出し動作である。この
スタティックカラムモードでは、任意のタイミングでの
カラムアドレスの切り換えによる連続アクセスが可能に
される。なお、書込み動作の場合には、上記カラムアド
レス信号AYの変化に同期して外部端子Ｄへ書込む信号Di
nを供給することによって、連続的な書込み動作が実行
される。

第８図には、ページモードによる読み出し動作を説明
するためのタイミング図が示されている。

上記同様に、チップイネーブル信号▲▼がハイレ
ベルからロウレベルに変化すタイミングにおいて、信号
CSがハイレベルなので外部端子から供給されるアドレス
信号AY0〜AYnによる連続アクセスモードとされる。上記
信号CSは、最初の１サイクル期間においてハイレベルの
ままに維持される。これにより、上記スタティックカラ
ムモードと同様に、最初の８ビット分の読み出し動作が
行われる。ページモードでは、高速アクセスを実現する
ため、カラム系のアドレス切り換えをクロック信号によ
り同期して行う。この実施例では、上記信号CSが上記ア
ドレス切り換えのためのクロック信号として使用され
る。

第２のカラムアドレスに対応した８ビットのデータの
読出しは次のようになる。

内部ロウアドレス信号は、変化することなく、信号▲
▼が再びハイレベルとなるまで、図示しないラッチ
回路に保持される。

信号CS1と▲▼１は、信号CSが変化しても、回路I
V19とIV20にラッチされた信号に基づいて形成されるの
で、変化しない。したがって、アドレスバッファＣ−AD
Bにおいて、外部端子AY側の回路が動作状態とされたま
まである。また、信号ce1はハイレベルを保つ。

この状態で信号CSをロウレベルにする。これに応じ
て、クロック信号φce（cs）がロウレベル（ハイレベ
ル）になる。この結果、ラッチ回路の回路IV1が非動作
状態に、帰還用回路IV3が動作状態にされる。これによ
り、外部端子から供給されるアドレス信号AYが無効にさ
れ、前に取り込んだアドレス信号を一旦保持する。次
に、信号CSをロウレベルからハイレベルに変化させる
と、このタイミングにおいて、一時的に回路IV1が動作
状態に、回路IV3が非動作状態にされる。この結果、信
号CSのハイレベルへの立ち上りエッジにおいて、外部端
子から供給された新たなアドレス信号AY（AY0〜AYn）の
取り込みと保持が行われ、このラッチ回路の出力信号に
より内部アドレス信号が形成される。このようなタイミ
ング信号による外部アドレス信号の取り込み式により、
カラムアドレス信号のスキューを考慮することなく、直
ちにカラムアドレスの切り換えを行うことができるの
で、高速な連続アクセス（ページモード）を実現でき
る。なお、書込み動作の場合には、信号CSと同期して外
部端子Ｄへ書込み信号Dinを供給することによって、連
続的な書込み動作が実行される。

第９図には、高速シリアルモード（拡張ニブルモー
ド）による読み出し動作を説明するためのタイミング図
が示されている。

信号▲▼がハイレベルからロウレベルに変化する
タイミングにおいて、信号CSがロウレベルなら、内部回
路で形成されるアドレス信号による連続アクセスモード
（高速シリアルモード）とされる。

第７図の例と同様の動作によって、内部ロウアドレス
信号が形成され、ラッチ回路に保持され、一本のワード
線Ｗが選択される。タイミング信号ce1,▲▼1,ce2
及びce3も、また、第７図の例と同様に発生される。

信号ce3のハイレベルによって、信号CSのロウレベル
が回路NG5を通して回路IV19の入力に取り込まれる。信
号cs1と▲▼１のハイレベルとロウレベルによっ
て、回路IV18とIV19は非動作状態及び動作状態とされ
る。これによって、信号CS1と▲▼１は夫々ロウレ
ベルとハイレベルにされる。これより早いタイミング
で、信号φcs及びcsがハイレベル及びロウレベルとさ
れる。信号φ′csは、ワンショット信号ce2及び信号▲
▼１のハイレベルによって、一時的にハイレベルと
される。

カラムアドレスの形成は次のように行なわれる。

信号ce3がハイレベルとされてから、信号CS1がロウレ
ベル及び信号csがハイレベルとされるまでの期間にお
いて、MOSFETQ1とQ4のオン状態により、外部アドレス信
号AY0〜AYnが回路IV5等に供給される。これによって内
部カラムアドレス信号ay0〜aynが形成される。これらの
信号のうち、非反転の内部アドレス信号ay0〜aynは、タ
イミング信号φcs′のハイレベルによってアドレスカウ
ンタ回路ADCに初期値として取り込まれる。

次に、信号CS1と信号csが、略同時に、夫々ロウレベ
ルとハイレベル とされる。信号csのハイレベルと信
号φcsのロウレベルにより、回路IV1とIV3が夫々動作状
態と非動作状態とされる。すなわち、アドレス信号を取
込みラッチする。一方、信号CS1のロウレベルにより、
マルチプレクサ回路の制御信号CS1がロウレベルに、▲
▼１がハイレベルにされる結果、ＰチャンネルMOSF
ETQ5とＮチャンネルMOSFETQ8がオン状態になり、マルチ
プレクサ回路はアドレスカウンタ回路ADC側の回路が動
作状態とされる。これにより、初期値としてアドレスカ
ウンタ回路に取り込まれた信号の反転信号y0〜ynが
アドレスバッファＣ−ADBに供給される。なお、このタ
イミングで信号φｙをハイレベルとしてもよい。

次に信号CSが再びハイレベルにされたタイミングにお
いて、カラム系の選択動作が開始される。信号CSのハイ
レベルによる信号csのロウレベル（φcsのハイレベ
ル）によってラッチ回路の回路IV1が一時的に動作状態
に、回路IV3が非動作状態にされる。これにより、上記
初期値アドレス信号に対応されたアドレス信号y0〜
ynの取り込みと保持が行われ、このラッチ回路の出力信
号により内部アドレス信号ay0〜aynが形成される。カラ
ムアドレスの確定の後に、信号▲▼の立ち下がりに
基づいてこれから適当に遅れた信号φｙが発生される。
これによりカラムアドレスデコーダ回路Ｃ−DCR1又はＣ
−CDR2は、このアドレス信号を解読してデータ線選択信
号を形成するので、既に取り込まれているロウ系のアド
レス信号AXに従って選ばれているワード線に結合された
メモリセルのうち、上記アドレス信号▲▼′等によ
り選択されたデータ線に結合されたメモリセルから記憶
情報が外部端子Ｄへ送出される。これにより、アドレス
Y0に応じた最初の８ビット分の読み出し動作が行われ
る。高速シリアルモードでは、高速アクセスを実現する
ため、カラム系のアドレス切り換えを内部アドレス信号
の歩進により行う。この実施例では、上記信号CSが内部
アドレス信号の歩進のためのクロック信号として使用さ
れる。

第２のカラムアドレスに対応した８ビットのデータの
読出しは次のようになる。

内部ロウアドレス信号は、変化することなく、信号▲
▼が再びハイレベルとなるまで、図示しないラッチ
回路に保持される。

信号CS1と▲▼１は、信号CSが変化しても、回路I
V19とIV20にラッチされた信号に基づいて形成されるの
で、変化しない。したがって、アドレスバッファＣ−AD
Bにおいて、アドレスカウンタ回路ADC側の回路が動作状
態とされたままである。

この状態で再び信号CSをロウレベルにする。これに応
じて、クロック信号φcsとcsが夫々ロウレベルとハイ
レベルになる。信号csの立ち上がり（信号CSの立ち下
がり）に同期してアドレスカウンタ回路ADCの計数動作
が行われ、その歩進された内部アドレス信号Y1が、ラッ
チ回路の入力に伝えられる。信号CSを、再度、ロウレベ
ルからハイレベルに変化させる。このタイミングにおい
て、信号φcs,csによりラッチ回路が上記歩進された
内部アドレス信号Y1の取り込み保持を行うため、カラム
系の内部アドレス信号が変化される。これに応じてカラ
ム切り換え動作が行われ、連続読み出し動作が行われ
る。この高速シリアルモードでは、前記のように外部端
子からアドレス信号を供給するスタティックカラムモー
ドのようにアドレス信号のスキューを考慮する必要が無
いから、その分高速アクセス動作を行うことができる。
なお、書込み動作のときには、上記クロックドシリアル
信号に同期して外部端子Ｄへ書込み信号Dinを供給すれ
ばよい。

上記実施例によれば以下の作用効果が得られる。

アドレスバッファに外部端子から供給されるアドレス
信号をそのまま伝える機能と、外部端子から供給される
所定の制御信号のエッジに同期して外部端子から供給さ
れるアドレス信号を保持するラッチ機能を設けることに
より、スタティックカラムモードのような非同期でのア
ドレス切り換えによる連続アクセスモードと、ページモ
ードのような連続アクセスモードの両機能を併せ持つ半
導体記憶装置を得ることができる。

アドレスバッファにマルチプレクサ機能を付加するこ
とにより、外部端子からのアドレス信号と内部で形成さ
れたアドレス信号とを選択的に受け付けるようにし、こ
れらを外部制御端子で制御することにより、アドレス信
号のスキューを考慮することなく、高速にメモリセルの
連続アクセスを行うことができるという機能を持たせる
ことができる。

上記効果により、２ないし３種類の連続アクセスモー
ドの中から、そのシステム又はその時々の動作形態に応
じて最も適切な連続アクセスモードを選ぶことができ
る。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。

例えば、クロックドシリアル信号CSは、動作モードを
指示する制御信号と、クロック信号の複数の信号で構成
してもよい。また、アドレスバッファに設けられるマル
チプレクサ回路及びラッチ回路と、アドレスカウンタ回
路の具体的回路は、種々の実施形態を採ることができる
ものである。

さらに、公知のダイナミックRAMと同じく共通の外部
端子からロウアドレスストローブ信号▲▼とカラ
ムアドレスストローブ信号▲▼によりロウ及びカ
ラムアドレス信号を時系列的に供給するものとしてもよ
い。この場合、ロウアドレスストローブ信号▲▼
が、チップイネーブル信号▲▼として用いられる。
信号▲▼，▲▼とは別に、外部端子を追加
することによってクロックドシリアル信号CSを供給して
やればよい。あるいは、カラムアドレスストローブ信号
▲▼に基づいてアドレスバッファに設けられるラ
ッチ回路に供給されるクロック信号を形成するものとす
ればよい。この場合上記高速シリアル動作モードとペー
ジモードとを区別するため、制御信号を追加するか、各
種信号（▲▼，▲▼，▲▼）のタイミ
ングの組合せによりモードを指示すればよい。さらに
は、内部にレジスタを設け、これに動作モードを指示す
るデータを所定のタイミングで外部から書込み、レジス
タの内容に従って動作モードを決定してもよい。

この発明は、少なくともカラム系選択回路がスタティ
ック型回路により構成されるダイナミックRAMの他、ス
タティック型RAMマスクROM,EPROM等の半導体メモリにも
広く同様に利用することができるものである。

〔発明の効果〕

本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。

外部アドレス信号に基づいたページモードとスタティ
ックカラムモード及び内部アドレス発生回路で発生され
た内部アドレス信号に基づいた連続アクセスモードが可
能とされる。

【図面の簡単な説明】

第１図は、この発明に係る擬似スタティックRAMの一実
施例を示す内部構成ブロック図、 第２図は、1MOSFETダイナミックRAMセルを用いて構成さ
れた第１図の擬似スタティックRAMのメモリセルアレイ
及びその周辺回路の回路図、 第３図は、第１図の擬似スタティックRAMのカラムアド
レスバッファとアドレスカウンタ回路を示す回路図、 第４図は、アドレスカウンタ回路を構成する単位回路を
示す回路図、 第５図は、第１図の擬似スタティックRAMのロウアドレ
スバッファを示す回路図、 第６図は、タイミング発生回路の一部を示す回路図、 第７図は、第１図の擬似スタティックRAMの動作の１つ
であるスタティックカラムモードを説明するためのタイ
ミング図、 第８図は、第１図の擬似スタティックRAMの動作の他の
１つであるページモードを説明するためのタイミング
図、 第９図は、第１図の模擬スタティックRAMの動作の更に
他の１つである高速シリアルモードを説明するためのタ
イミング図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のワード線とデータ線との交点にダイ
   ナミック型メモリセルがマトリクス配置されてなるメモ
   リアレイと、 カラム系アドレスに基づいてデータ線の選択信号を形成
   するカラムアドレスデコーダと、 歩進動作によりカラム系の内部アドレス信号を順次形成
   するための内部アドレス生成回路と、 外部端子から供給されたカラム系のアドレス信号と上記
   内部アドレス生成回路で形成された内部アドレス信号を
   選択的に伝えるマルチプレクサ回路と、 上記マルチプレクサ回路の出力信号を受けて上記カラム
   系のアドレス選択回路に伝えるスルーラッチ回路と、 上記スルーラッチ回路を通したアドレス信号を上記内部
   アドレス生成回路の初期値として伝えるゲート回路と、 チップイネーブル信号が活性化されるタイミングでクロ
   ックドシリアル信号が一方のレベルに維持されたなら上
   記マルチプレクサ回路により外部端子からのアドレス信
   号を伝えるとともに、上記スルーラッチ回路をスルー状
   態にしてアドレス選択動作を行わせるスタティックカラ
   ムモードとし、上記クロックドシリアル信号が一方のレ
   ベルから他方のレベルに変化されたならそれに同期して
   外部端子からのアドレス信号をスルーして取り込み、そ
   れが一方のレベルにされたときに取込んだアドレス信号
   をラッチしてカラム選択動作を行わせるページモードと
   し、チップイネーブル信号が活性化されるタイミングで
   クロックドシリアル信号が他方のレベルのときにはその
   タイミングにおいて一時的に上記マルチプレクサ回路及
   びゲート回路を制御して外部端子からのアドレス信号を
   上記内部アドレス生成回路に初期設定した後にかかるマ
   ルチプレクサ回路を切り替えて内部アドレス生成回路の
   出力を伝えるようにし、上記クロックドシリアル信号他
   方のレベルのときにスルーして取り込み、それが一方の
   レベルにされたときに取り込んだアドレス信号をラッチ
   してカラム選択動作と上記内部アドレス生成回路の歩進
   動作を行わせる高速シリアルモードとするための内部制
   御信号発生回路とを備え、 上記マルチプレクサ回路は、外部端子からのカラム系ア
   ドレスを受ける第１バッファと、上記内部アドレス生成
   回路の出力を受ける第２バッファと、上記第１バッファ
   及び第２バッファを選択的に活性化させるためのMOSト
   ランジスタとを含んで成り、 上記内部アドレス生成回路は、カラム系アドレス信号の
   ビット構成に対応する複数の単位回路が結合されて成
   り、 上記単位回路は、第1CMOSインバータ回路と、第1CMOSイ
   ンバータ回路の出力信号をそれの入力端子に帰還する第
   2CMOSインバータ回路と、上記第1CMOSインバータ回路の
   出力端子に結合された第１伝送ゲートと、上記第１伝送
   ゲートを介して上記第1CMOSインバータの出力信号を受
   ける第3CMOSインバータ回路と、上記第3CMOSインバータ
   回路の出力信号をそれの入力端子に帰還する第4CMOSイ
   ンバータ回路と、上記第3CMOSインバータ回路の出力端
   子に結合された第5CMOSインバータ回路と、第5CMOSイン
   バータ回路の出力信号を上記第1CMOSインバータ回路の
   入力端子に帰還するための第２伝送ゲートとを含んで成
   り、 上記第2CMOSインバータ回路及び第4CMOSインバータ回路
   は、他のCMOSインバータに比べて相互コンダクタンスの
   小さなMOSトランジスタによって形成された、 ことを特徴とする半導体メモリ。