JPS63211193A

JPS63211193A - 半導体集積回路装置

Info

Publication number: JPS63211193A
Application number: JP62042502A
Authority: JP
Inventors: Mitsuteru Kobayashi; 小林　光輝
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-02-27
Filing date: 1987-02-27
Publication date: 1988-09-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は半導体集積回路装置に関するもので、例えば
、基板バックバイアス電圧発生回路を内蔵するダイナミ
ック型ＲＡＭ　（ランダム・アクセス・メモリ）等に利
用して有効な技術に関するものである。

〔従来の技術〕

基板バックバイアス電圧発生回路を内蔵する半導体集積
回路装置については、例えば、特開昭５５−１３５６６
号公報等により公知である。

上記のような半導体集積回路装置では、所定の負の電圧
とされる基板バックバイアス電圧が内蔵する基板バック
バイアス電圧発生回路により形成され、半導体基板又は
半導体基板上に形成されるウェル領域に供給される。こ
れにより、半導体基板又はウェル領域に形成されるＭＯ
ＳＦＥＴのしきい値電圧を制御し、アンダーシュートノ
イズなどによる誤動作を防止している・また、このよう
に基板バックバイアス電圧発生回路を内蔵することによ
って、＋５Ｖの電源電圧Ｖｃｃによる単一電源化と外部
端子の削減を図っている。

〔発明が解決しようとする問題点〕

ところが、上記のような従来の半導体集積回路装置に内
蔵される基板バックバイアス電圧発生回路は１個であり
、例えば−３■のような電圧とされる単一の基板バック
バイアス電圧が、基板バックバイアス電圧を必要とする
すべての半導体基板又はウェル領域に共通に供給される
。このような基板バックバイアス電圧は、例えばダイナ
ミック型ＲＡＭなどの半導体記憶装置の場合、入カバソ
ファやその他のメモリ周辺回路にとっては効果的な電圧
ではあるが、メモリアレイにとっては逆に次のような問
題点を生じる原因となる場合があることが、本願発明者
等によって明らかにされた。

すなわち、メモリアレイが形成される半導体基板又はウ
ェル領域に比較的大きな絶対値とされる基板バックバイ
アス電圧が供給されることによって、メモリセルの情報
Ｍ８に用キャパシタの蓄積電荷がリークしやすくなる。

このことは、特にα線などによるソフトエラーに対処す
るためウェル領域の直下に電位障壁が形成されるいわゆ
るＨｉ−Ｃ構造の半導体記憶装置において著しく、メモ
リセルとしての記憶情報保持特性を悪化させるとともに
素子の耐圧性を低下させる原因となっている。

この発明の目的は、記憶情報保持特性と耐圧性の向上を
図った高集積のダイナミック型ＲＡＭ等の半導体集積回
路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、基板バックバイアス電圧の最適値が異なる複
数の集積回路を、半導体基板上に形成される複数のウェ
ル領域に形成し、それぞれのウェル領域に異なる電圧と
される基板バックバイアス電圧を供給する複数の基板バ
ックバイアス電圧発生回路を設けるものである。

〔作　　用〕

上記した手段によれば、それぞれの集積回路に最適値と
される基板バックバイアス電圧を供給することができる
ため、例えばメモリセルの記憶情報保持特性や耐圧性の
向上を図うたダイナミック型ＲＡＭ等の半導体集積回路
装置を実現することができる。

〔実施例〕

第２図には、この発明が通用されたダイナミ７り型ＲＡ
Ｍの一実施例のブロフク図が示されている。同図の各回
路素子は、公知のＣＭＯＳ　（相補型ＭＯ３）集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

以下の図において、チャンネル（バンクゲート）部に矢
印が付加されるＭＯＳＦＥＴはＰチャンネル型であり、
矢印の付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴと区
別される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、Ｎ型単結晶シリコンを用いた半導体基板Ｎ５ＵＢ
上に形成される。この半導体基板Ｎ５ＵＢには、二系統
のＰ型つェル領域ＰＷＥＬ１及びＰＷＥＬ２が形成され
、第１のＰ型つェル領域ＰＷＥＬＩにはメモリアレイ周
辺回路が、また第２のＰ型つェル領域ＰＷＥＬ２にはメ
モリアレイがそれぞれ形成される。Ｐ型つェル領域ＰＷ
ＥＬＩ及びＰＷＥＬ２は、メモリアレイ及びメモリアレ
イ周辺回路の配置に応じて、それぞれ適当に分散されて
形成される。ＮチャンネルＭＯ３ＦＥＴは、このような
Ｐ型ウェル領域の表面に形成されるソース領域、ドレイ
ン領域及びソース領域とドレイン領域との間の半導体基
板表面に薄い厚さのゲート絶縁膜を介して形成されたポ
リシリコンからなるようなゲート電極から構成される。

ＮチャンネルＭＯ３ＦＥＴは、さらにそれぞれのＰ型ウ
ェル領域表面に形成されるＮ型ウェル領域上に形成され
る。

この実施例のダイナミック型ＲＡＭには、外部端子を介
して供給される例えば＋５ｖのような電源電圧ＶＣＣを
もとに、それぞれ所定の負の電圧とされる基板バックバ
イアス電圧を発生する二つの基板バックバイアス電圧発
生回路ＶｂｂＧ１及びＶｂｂＧ２が設けられる。このう
ち、基板バックバイアス電圧発生回路ＶｂｂＧ１によっ
て形成される第１の基板バックバイアス電圧−ｖｂｂｔ
は、例えば−３Ｖとされ、メモリアレイ周辺回路が形成
される第１のＰ型つェル領域ＰＷＥＬＩに供給される。

また、基板バックバイアス電圧発生回路ＶｂｂＧ２によ
って形成される第２の基板バックバイアス電圧−Ｖｂｂ
２は、例えば−１，５■とされ、メモリアレイが形成さ
れる第２のＰ型つェル領域ＰＷＥＬ２に供給される。こ
れらの基板バックバイアス電圧発生回路ＶｂｂＧ１及び
ＶｂｂＧ２は、タイミング制御回路ＴＣから供給される
反転タイミング信号φｒａｓによって選択的に動作状態
とされる。

さらに、この実施例のダイナミック型ＲＡＭではアドレ
スマルチプレクス方式が採られ、Ｘアドレス信号Ａ　Ｘ
　Ｏ＝　Ａ　Ｘ　ｉ及びＹアドレス信号ＡＹＯ〜ＡＹｉ
が同一の外部端子ＡＯ−Ａｔを介して供給される。また
、自動リフレッシュ動作モードにおいて、リフレッシュ
するワード線を自律的に指定するためのリフレッシュア
ドレスカウンタＲＥＦＣと、このリフレッシュアドレス
カウンタＲＥＦＣにより形成されるリフレッシュアドレ
ス信号ｒｘＱ〜ｒｘｉと外部から供給されるＸアドレス
信号ＡＸＯ〜ＡＸｉとを切り換え選択してロウアドレス
バッファＲＡＤＢに伝達するアドレスマルチプレクサＡ
ＭＸが設けられる。

第２図において、メモリアレイＭ−ＡＲＹは、特に制限
されないが、２交点方式とされ、第２図の水平方向に配
置されるｆｉ＋１組の相補データ線ＤＯ−ＤＯ〜Ｄｎ−
Ｄｎと、垂直方向に配置されるｍ＋１本のワード線ＷＯ
〜Ｗｍ及びこれらの相補データ線とワード線の交点に格
子状に配置される（ｍ＋１）Ｘ　（ｎ＋１）個のメモリ
セルにより構成される。それぞれの相補データ線には、
相補データ線Ｄｏ−Ｄｏ及びＤｎ−Ｄｎに代表して示さ
れるように、情報蓄積用キャパシタＣｓとアドレス選択
用ＭＯ５ＦＥＴＱｍからなるｍ＋１個のメモリセルが、
所定の規則性をもって交互に結合される。

前述のように、このメモリアレイＭ−ＡＲＹは、Ｎ型の
半導体基板Ｎ５ＵＢ上に形成される第２のＰ型つェル領
域ＰＷＥＬ２上に形成される。

各相補データ線の非反転信号線及び反転信号線の間には
、ＭＯ３ＦＥＴＱＩ　１及びＧ１２に代表されるスイッ
チＭＯ３ＦＥＴからなるプリチャージ回路ＰＣが設けら
れる。これらのスイッチＭＯ３ＦＥＴのゲートは共通接
続され、後述するタイミング制御回路ＴＣから、ダイナ
ミック型ＲＡＭの非選択状態においてハイレベルとされ
選択状態においてロウレベルとされるタイミング信号φ
ｐｃが供給される。これにより、ダイナミック型ＲＡＭ
の非選択状態において、プリチャージ回路ＰＣのすべて
のスイッチＭＯＳＦＥＴＱＩ　１〜Ｑ１２がオン状態と
なり、相補データ線の両信号線を短絡して電源電圧Ｖｃ
ｃの約１／２のようなハーフプリチャージレベルとする
。これにより、各相補データ線の両信号線のレベルは、
上記バー°フブリチャージレベルからハイレベル又はロ
ウレベルに向かって変化されるため、読み出し動作の高
速化が図られる。

センスアンプＳＡは、ｎ＋１個の単位回路ＵＳＡにより
構成される。各単位回路ＵＳＡは、第２図に例示的に示
されるように、ＰチャンネルＭＯ３ＦＥＴＱ３．Ｇ４　
（又はＧ５．Ｇ６）及びＮチャンネルＭＯ３ＦＥＴＱ７
．ＱＢ　（又はＱ９．Ｑ１０）からなるＣＭＯＳランチ
回路によって構成され、その入出力ノードは対応する相
補データ線Ｄｏ−ＤＯ〜Ｄｎ　−Ｄｎにそれぞれ結合さ
れる。

また、これらのセンスアンプＳＡの単位回路には、特に
制限されないが、並列形態のＰチャンネルＭＯ５ＦＥＴ
ＱＩ、Ｇ２を介して電源電圧Ｖｃｃが供給され、並列形
態のＮチャンネルＭＯ３ＦＥＴＱ１？、Ｇ１８を介して
回路の接地電圧が供給される。これらの駆動ＭＯ３ＦＥ
ＴＱＩ、Ｑ２及びＧ１７、Ｇ１８は、同じメモ冨）７７
ト内に設けられるすべての単位回路に対して共通に用い
られる。

すなわち、同じメモリマントに配置されるセンスアンプ
単位回路ＵＳＡを構成するＰチャンネルＭＯＳＦＥＴＱ
３．Ｑ４　（又はＱ５．Ｑ６）のソースは、コモンソー
ス線ＳＰに共通接続され、ＮチャンネルＭＯ３ＦＥＴＱ
７．Ｑ８　（又はＱ９．Ｑ１０）のソースは、コモンソ
ース線ＳＮに共通接続される。

上記ＭＯ３ＦＥＴＱ１．Ｑ１７のゲートには、センスア
ンプＳＡを活性化させるための相補タイミング信号φｐ
ａ　１　＋　　？　ｐａ　１が供給され、Ｍ　ＯＳ　Ｆ
ＥＴＱ２．ＱｌＢのゲートには、上記相補タイミング信
号φｐａ　１　、　　ｅ　９８１よりやや遅れて形成さ
れる相補タイミング信号φｐａ２．　　φｐａ２が供給
される。これにより、センスアンプＳＡの動作は２段階
に行われる。すなわち、相補タイミング信号φｐａ　１
　＋　　φｐａｌが供給される第１段階において、比較
的小さいコンダクタンスを持つようにされるＭＯ３ＦＥ
ＴＱＩ及びＱ１７がオン状態とされ、その電流制限作用
によって、メモリセルから対応する相補データ線に出力
される微小読み出し電圧が不所望なレベル変動を受ける
ことなく増幅される。

上記センスアンプＳＡの増幅動作によって相補データ線
の電位差がある程度大きくされた後、相補タイミング信
号φｐａ　２　＊　　φｐａ２が供給される。これによ
り、比較的大きなコンダクタンスを持つようにされるＭ
Ｏ３ＦＥＴＱ２．Ｑ１８がオン状態となる。センスアン
プＳＡの増幅動作は、ＭＯ５ＦＥＴＱ２．Ｑ１８がオン
状態となるどとによって高速化され、相補データ線のレ
ベルは急速にハイレベル又はロウレベルに拡大される。

このように、センスアンプＳＡの増幅動作を２段階に分
けて行わせることで、相補データ線の不所望なレベル変
化を防止しつつ、記憶データの高速読み出しを行うこと
ができる。

相補データ線ＤＯ・下１〜Ｄｎ　−Ｄｎは、他方におい
て、カラムスイッチＣ８Ｗに結合される。

カラムスイッチＣＳＷは、ＭＯ３ＦＥＴＱ１３・Ｑ１４
及びＱ１５・Ｑ１６に代表されるようなｎ＋１組のスイ
ッチＭＯＳ　Ｆ　ＥＴ対により構成され、カラムアドレ
ス信号によって指定される相補データ線と共通相補デー
タ線ＣＤ−Ｃ罫を選択的に接続する。これらのスイッチ
ＭＯ３ＦＥＴ対Ｑ１３・Ｑ１４〜Ｑ１５・Ｑ１６のゲー
トはそれぞれ共通接続され、カラムアドレスデコーダＣ
ＤＣＲから対応するデータ線選択信号ＹＯ〜Ｙｎが供給
される。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ま
ｙＯ〜ａｙｉ　　（ここで、例えば外部アドレス信号Ａ
ＹＯと同相の内部アドレス信号ａｙｏと逆相の内部アド
レス信号ａｙｏをあわせて相補内部アドレス信号ａｙｏ
のように表す。以下同じ〉をデコードし、タイミング制
御回路ＴＣから供給されるタイミング信号φｙに同期し
て、データ線選択信号ＹＯ〜Ｙｎを形成し、カラムスイ
ッチＣ８Ｗの対応するスイッチＭＯ３ＦＥＴ対に供給す
る。

カラムアドレスバッファＣＡＤＢは、外部端子ＡＯ−Ａ
ｉを介してマルチプレクス方式により供給されるＹアド
レス信号Ａ　Ｙ　Ｏ”　Ａ　Ｙ　ｉを受け、保持す、と
ともに、相補内部アドレス７８号ａｙＯ〜ａｙｉを形成
し、カラムアドレスデコーダＣＤＣＲに供給する。Ｙア
ドレス信号ＡＹＯ〜ＡＹｉは、カラムアドレスストロー
ブ信号ＣＡＳの立ち下がりに同期して外部端子ＡＯ〜Ａ
ｉに供給される。このため、カラムアドレスバッファＣ
ＡＤＢは、タイミング制御回路ＴＣにおいてカラムアド
レスストローブ信号ＣＡＳの立ち下がりを検出して形成
されるタイミング信号φａＣに従って、Ｙアドレス信号
ＡＹＯ”ＡＹｉを取り込む。

相補共通データ線ＣＤ−テフには、メインアンプＭＡの
入力端子が結合されるとともに、データ人力バッファＤ
ＩＲの出力端子が結合される。メインアンプＭＡの出力
端子は、さらにデータ出カバソファＤＯＢの入力端子に
結合される。

メインアンプＭＡは、メモリアレイＭ−ＡＲＹ　　　“
の選択されたメモリセルから、相補データ線及び相補共
通データ線ＣＤ−Ｃ下を介して出力される２値読み出し
信号をさらに増幅し、データ出力バソファＤＯＢに伝達
する。データ出力バッファＤＯＢは、ダイナミック型Ｒ
ＡＭの読み出し動作モードにおいて、タイミング制御回
路ＴＣから供給されるタイミング信号φｒによって動作
状態とされ、メインアンプＭＡから伝達されるメモリセ
ルの読み出し信号をデータ出力端子Ｄｏｕｔを介して外
部の装置に出力する。このタイミング信号φｒがロウレ
ベルとされるダイナミック型ＲＡＭの非選択状態又は書
き込み動作モードにおいて、データ出力バッファＤＯＢ
の出力はハイインピーダンス状態とされる。

データ大力バッファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷによって動作状態と
され、データ入力端子Ｄｉｎを介して外部の装置から供
給される書き込みデータを相補書き込み信号とし、相補
共通データ線ＣＤ−て丁に供給する。このタイミング信
号φＷがロウレベルとされるダイナミック型ＲＡＭの非
選択状態又は読み出し動作モードにおいて、データ大力
バッファＤＩＢの出力はハイインピーダンス状態とされ
る。

一方、メモリアレイＭ−ＡＲＹを構成するワード線ＷＯ
〜Ｗｍは、２次ロウアドレスデコーダＲＤＣＲ２に結合
され、そのうちの１本が選択・指定される。特に制限さ
れないが、この実施例のダイナミック型ＲＡＭ０ロウ系
選択回路は２段構成とされ、下位２ビツトの相補内部ア
ドレス信号上ｘＯ及びａｘｌをデコードする１次ロウア
ドレスデコーダＲＤＣＲ１と、その他の相補内部アドレ
ス信号ａｘ’ｌ〜ａｘｉをデコードする２次ロウアドレ
スデコーダＲＤＣＲ２が設けられる。

１次ロウアドレスデコーダＲＤＣＲ１は、ロウアドレス
バッファＲＡＤＢから供給される下位２ビツトの相補内
部アドレス信号ａｘＱ及びａｘｌをデコードし、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＸに
従って、ワード線選択タイミング信号φｘＯ〜φｘ３を
形成し、２次ロウアドレスデコーダＲＤＣＲ２に供給す
る。２次ロウアドレスデコーダＲＤＣＲ２は、ロウアド
レスバッファＲＡＤＢから供給される相補内部アドレス
信号ａｘ２〜ａｘｉをデコードし、１次ロウアドレスデ
コーダＲＤＣＲ１から供給されるワード線選択タイミン
グ信号φｘＯ〜φｘ３と組み合わせることによって、１
本のワード線を選択するためのワード線選択信号を形成
し、メモリアレイＭ−ＡＲＹに供給する。

このように、ロウ系選択回路を２段構成とすることで、
半導体基板上における２次ロウアドレスデコーダＲＤＣ
Ｒ２の配置間隔とメモリアレイＭ−ＡＲＹのワード線の
配置間隔を同じにすることができ、レイアウトの効率化
が図られる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから伝達されるロウアドレス信号を受け、相
補内部アドレス信号ａｘＱ〜ａｘｉを形成して、１次ロ
ウアドレスデコーダＲＤＣＲ１及び２次ロウアドレスデ
コーダＲＤＣＲ２に供給する。Ｘアドレス信号ＡＸＯＮ
ＡＸｉは、ロウアドレスストローブ信号ＲＡＳの立ち下
がりに同期して供給されるため、ロウアドレスバッフ１
ＲＡＤＢのロウアドレス信号の取り込みは、タイミング
制御回路］゛Ｃにおいてロウアドレスストローブ信号Ｒ
ＡＳの立ち下がりを検出して形成されるタイミング信号
φａｒに従って行われる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
］゛Ｃから供給されるタイミング信号φｒｅｆがハイレ
ベルとされる自動リフレッシュモードにおいて、リフレ
ッシュアドレスカウンタＲＥＦＣから供給されるリフレ
ッシュアドレス信号ｒｘＯ〜ｒｘｉを選択し、ロウアド
レス信号としてロウアドレスバッファＲＡＤＢに伝達す
る。また、タイミング信号φｒｅｆがロウレベルとされ
る通常のメモリアクセスにおいて、外部端子ＡＯ〜Ａｉ
を介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを選
択し、ロウアドレス信号としてロウアドレスバッファＲ
ＡＤＢに伝達する。

リフレッシュアドレスカウンタＲＥＦＣは、グイナミ７
り型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣに
従って歩進され、リフレγシュすべきワード線を順次指
定するためのリフレッシュアドレス信号ｒｘＱ〜ｒｘｉ
を形成し、アドレスマルチプレクサＡＭＸに供給する。

タイミング制御回路ＴＣは、制御信号として外部から供
給されるロウアドレスストローブ信号百葺、カラムアド
レスストローブ信号στ茗及びライトイネーブル信号Ｗ
百により、上記各種のタイミング信号を形成し、各回路
に供給する。

前述のように、この実施例のダイナミック型ＲＡＭでは
、上述のアドレス選択回路やタイミング制御回路ＴＣを
含むメモリ周辺回路が、Ｎ型の半導体基板Ｎ５ＵＢ上に
形成される第りのＰ型つェル領域ＰＷＥＬＩ上に形成さ
れ、メモリアレイＭ−ＡＲＹが同様に半導体基板Ｎ　Ｓ
　Ｕ　Ｂ上に形成される第２のＰ型つェル領域ＰＷＥＬ
２に形成される。これらのＰ型つェル領域ＰＷＥＬＩ及
びＰＷＥＬ２には、基板バックバイアス電圧発生回路Ｖ
ｂｂＧ１及びＶｂｂＧ２によって形成される第１及び第
２の基板バックバイアス電圧−Ｖｂｂｌ及び−Ｖｂｂ２
がそれぞれ供給される。特に制限されないが、第１の基
板バックバイアス電圧−Ｖｂｂｌは、例えば−３ｖとさ
れ、第２の基板バックバイアス電圧−Ｖｂｂ２は、例え
ば−１，５Ｖのような電圧とされる。

基板バックバイアス電圧発生回路ＶｂｂＧ１及びＶｂｂ
Ｇ２は、タイミング制御回路ＴＣから供給される反転タ
イミング信号φｒａｓに従って選択的に動作状態とされ
、回路の電源電圧Ｖｃｃをもとに上記第１及び第２の基
板バックバイアス電圧−ｖｂｂｌ及び−Ｖｂｂ２をそれ
ぞれ形成する。

第１図には、第２図のダイナミック型ＲＡＭの基板バッ
クバイアス電圧発生回路ＶｂｂＧ１及びＶｂｂＧ２の一
実施例の回路図が示されている。これらの基板バックバ
イアス電圧発生回路ＶｂｂＧ１及びＶｂｂＧ２は、その
レベル検出回路を除いてほぼ同様な回路構成とされる。

このうち、第１の基板バックバイアス電圧発生回路Ｖｂ
ｂＧ１は、外部から供給される＋５ｖのような回路の電
源電圧Ｖｃｃをもとに、例えば−３ｖとされる第１の基
板バックバイアス電圧−Ｖｂｂｌを発生し、第１のＰ型
つェル領域ＰＷＥＬＩに供給する。また、同様に、第２
　（Ｄ基ｉバックバイアス電圧発住回路ＶｂｂＧ２は、
例えば−１，５Ｖのような第２の基板バックバイアス電
圧−Ｖｂｂ２を発生し、第２のＰ型つェル領域ＰＷＥＬ
２に供給する。

基板バックバイアス電圧発生回路ＶｂｂＧ１及びＶｂｂ
Ｇ２には、タイミング制御回路ＴＣから反転タイミング
信号ｃｉ丁が供給される。この反転タイミング信号７η
■は、外部から制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳにより形成される内部タイミング
信号であり、ダイナミック型ＲＡＭの非選択状態におい
てハイレベルとされ、また選択状態においてロウレベル
とされる。基板バックバイアス電圧発生回路ＶｂｂＧ１
及びＶｂｂＧ２は、反転タイミング信号ｐｒａ丁がロウ
レベルとされるダイナミック型ＲＡＭの選択状態におい
て選択的に動作状態とされ、ダイナミック型ＲＡＭのス
タンバイ時における消費電力が削減される。

第１図において、基板バックバイアス電圧発生回路Ｖｂ
ｂＧＬは、レベル検出回路ＬＶＭＩと発振回路０ＳＣＩ
及び電圧発生回路ＶＧＩにより構成される。

基板バックバイアス電圧発生回路ｖｂｂｃｉのレベル検
出回路ＬＶＭＩには、電源電圧Ｖｃｃと基板バックバイ
アス電圧−Ｖｂｂｌとの間にＰチャンネルＭＯ５ＦＥＴ
ＱＶＩ、ＱＶ２及びＮチャンネルＭＯ３ＦＥＴＱＶ？　
〜ＱＶ　１０が直列形態に設けられる。また、ＭＯＳＦ
ＥＴＱＶＩ、ＱＶ２及びＱＶ７のゲートは回路の接地電
位に結合される。

ＭＯＳＦＥＴＱＶ８〜ＱＶ　１０は、それぞれのゲート
とドレインが結合されることによって、ダイオード形態
とされる。ＭＯＳＦＥＴＱＶ２には、ＰチャンネルＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｖ　３が並列形態に設けらレル
。ＭＯＳＦＥＴＱＶ２．ＱＶ３及びＱＶ７の共通接続さ
れたドレインはインバータ回路Ｎ１の入力端子に結合さ
れる。インバータ回路Ｎｌの出力端子はインバータ回路
Ｎ２の入力端子に結合されるとともに、上記ＭＯＳＦＥ
Ｔ’ＱＶ３のゲートに結合される。インバータ回路Ｎ２
の出力端子は、ナントゲート回路ＮＡＧ１の一方の入力
端子に結合される。このナントゲート回路ＮＡＧ　１の
他方の入力端子には、タイミング制御回路ＴＣから反転
タイミング信号φｒａｓが供給される。ナントゲート回
路ＮＡＧ１の出力信号は、第１の発振回路０３ＣＩの制
御信号として供給される。

インバータ回路Ｎ１の入力端子の電位は、第１の基板バ
ックバイアス電圧−Ｖｂｂｌの絶対値が所定のレベル以
下である時にその論理スレッシホルドレー、ルより高く
なり、インバータ回路Ｎ１の出力信号はロウレベルとさ
れる。すなわち、基板バックμ・イアスミ圧−Ｖｂｂｌ
の絶対値が４　Ｘ　Ｖ　ｔｈ。

（ＶｔｈｏはＮチャンネルＭＯ３ＦＥＴＱＶ７〜ＱＶＩ
Ｏのしきい値電圧）よりも小さい場合、ＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　Ｖ　７〜ＱＶＩＯはオフ状態となる。このた
め、インバータ回＠Ｎ１の入力端子にはＭＯ３ＦＥＴＱ
ＶＩ及びＱＶ２を介して電源電圧Ｖｃｃが供給され、イ
ンバータ回路Ｎ１の出力信号はロウレベルとなる。この
時、インバータ回路Ｎ１のロウレベルの出力信号がＰチ
ャンネルＭＯ３ＦＥＴＱＶ３のゲートに帰還されるため
、ＭＯ５ＦＥＴＱＶ３はオン状態となる。

一方、基板バックバイアス電圧−ｖｂｂｉの絶対値が４
　Ｘ　Ｖ　ｔｈｏよりも大きくなると、ＮチャンネルＭ
Ｏ３ＦＥＴＱＶ７〜ＱＶＩＯがオン状態となり、インバ
ータ回ＦＩｌ！Ｎ１の入力端子は、ＭＯ５ＦＥＴＱＶＩ
　〜ＱＶ３及びＱＶ７〜ＱＶＩＯのコンダクタンス比に
従った比較的低い電位となる。これにより、１゛ンバ一
タ回路Ｎ１の出力信号は反転し、ハイレベルとなる。

インバータ回ｍＮ１のハイレベルの出力信号ハ、インバ
ータ回路Ｎ２によってさらに反転され、ナ　　・ンドゲ
ート回路ＮＡＧＩの一方の入力端子に供給される。ナン
ドゲ−１・回路ＮＡＧ１の他方の入力端子に供給される
反転タイミング信号−Ｔ７５−は、ダイナミック型ＲＡ
Ｍの非選択状態においてハイレベルとされ、ダイナミッ
ク型ＲＡＭの選択状態においてロウレベルとされる。し
たがって、ナントゲート回路ＮＡＧＩの出力信号は、基
板バックバイアス電圧−ＶｂｂＬの絶対値が所定のレベ
ル以下となりインバータ回路Ｎ２の出力信号がロウレベ
ルとなった時あるいはダイナミック型ＲＡＭが選択状態
とされ、反転タイミング信号Ｔ四丁がロウレベルとなっ
た時、ハイレベルとなる。なお、インバータ回路Ｎ１の
ハイレベルの出力信号がＭＯ３ＦＥＴＱＶ３のゲートに
帰還されることにより、ＭＯ３ＦＥＴＱＶ３は基板バッ
クバイアス電圧−Ｖｂｂｌの絶対値が所定のレベル以上
になるとオフ状態となる。したがって、Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　３■のオン状態におけるコンダクタンスが
ＭＯ３ＦＥＴＱＶ２に並列形態に接続されないため、イ
ンバータ回路Ｎ１の電位はその分低下し、インバータ回
路Ｎ１によるレベル判定動作にヒステリシス特性を持た
せることができる。

ナントゲート回路ＮＡＧｉの出力信号は、発振回路Ｏ５
Ｃ１を構成するナントゲート回路ＮＡＧ２〜Ｎ　Ａ　Ｇ
　４の一方の入力端子に供給される。ナントゲート回路
ＮＡＧ２の他方の入力端子にはナントゲート回路ＮＡＧ
４の出力端子が、ナントゲート回路ＮＡＧ３の他方の入
力端子にはナントゲート回路ＮＡＧ２の出力端子が、ま
たナントゲート回路ＮＡＧ４の他方の入力端子にはナン
トゲート回路ＮＡＧ３の出力端子がそれぞれ結合される
。

これらのナントゲート回路ＮＡＧ２〜ＮＡＧ４は、ナン
トゲート回路Ｎ　Ａ　Ｇ　１の出力信号がハイレベルど
される時１．リングオシレータを構成し、発振パルス信
号φ１を形成する。ナントゲート回路ＮＡＧＩの出力信
号がロウレベルの時、これらの発温動作は停止される。

発振回路０３ＣＩの出力信号である発振パルス信号φ１
は、電圧発生回路ＶＧＩのインバータ回路Ｎ３の入力端
子に供給される。・インバータ回路Ｎ３の出力信号は、
インバータ回路Ｎ４の入力端子に供給され、さらに反転
される。インバータ回路Ｎ４の出力信号は、ブースト容
量Ｃ１の一方のＴ？ｓ　？ｉに供給される。このブース
ト容量Ｃ１の他方の電極と回路の接地電位との間には、
ダイオード形態のＮチャンネルＭＯ５ＦＥＴＱＶ１２が
設けられる。また、ブーストｇＥ？ｃｘの他方の電極と
基板バックバイアス電圧−Ｖｂｂｌ出力端子との間には
、ダイオード形態のＮチャンネルＭＯ５ＦＥＴＱＶＩＩ
が設けられる。特に制限されないが、これらのＭＯＳＦ
ＥＴＱＶ１２及びＱＶＩＩは、同じ゛しきい値電圧ｖｔ
ｈを持つように設計される。−ＭＯＳＦＥＴＱＶＩ　２
は、ブースト容ｆｉｃ１の他方の電極の電位が回路の接
地電位よりそのしきい値電圧ｖｔｈ分高くなるとオン状
態となり、それ以外の時にはオフ状態となるようなダイ
オード特性を持つ。一方、ＭＯ３ＦＥＴＱＶ１１は、ブ
ースト容ＭＣＩの他方の電極の電位が基板バックバイア
ス電圧−Ｖｂｂｌ出力端子の電位よりそのしきい、　値
電圧ｖｔｈ分以上低（なった時にオン状態となり、それ
以外の時にはオフ状態となるようなダイオード特性を持
つ。

発振パルス信号φ１が電源電圧ＶＣＣのようなハイレベ
ルとされる時、ブースト容ｔｃ１の他方の電極の電位に
は、チャージポンプ作用によって電源電圧ＶＣＣのよう
なハイレベルが誘起されるが、ＭＯＳＦＥＴＱＶ１２が
オン状態となるため、そのレベルはＭＯ３ＦＥ’ｌ’Ｑ
Ｖ１２のしきい値電圧ｖｔｈにクランプされる。一方、
発振パルス信号φ１がロウレベルに変化すると、ブース
ト容量Ｃ１の他方の電極は電源電圧ＶＣＣＣ細分し、−
（Ｖｃｃ−ＶＬｈ）となる。したがって、基板バックバ
イアス電圧−Ｖｂｂｌ出力端子の電位は、ブースト容量
ｃｉの他方の電極の電位よりもＭＯ５ＦＥＴＱＶ１１の
しきい値電圧分高い電圧すなわち−（Ｖｃｃ−２ＸＶｔ
ｈ）になろうとする。

ところが、前述のように、基板バックバイアス電圧−ｖ
ｂｂｔの絶対値が４　ｘ　ｖ　ｔｈｏよりも大きくなる
と、発振回路ｏｓｃｉの発振動作が停止されるため、基
板バックバイアス電圧−Ｖｂｂｌは一４ＸＶｔｈｏに制
限される。レベル検出回路ＬＶＭＩのＭＯ３ＦＥＴＱＶ
７〜ＱＶＩＯのしきい値電圧Ｖ　ｔｈ　ｏを、例えば０
．７５Ｖとすることで、基板バックバイアス電圧−Ｖｂ
ｂｌは約３ｖとなる。このように約−３ｖに制限される
基板バックバイアス電圧−ｖｂｂｉは、メモリアレイ周
辺回路が形成されるＰ型つェル領域ＰＷＥＬＩに供給さ
れる。

一方、基板バックバイアス電圧発生回路ＶｂｂＧ２は、
上記の基板バックバイアス電圧発生回路ＶｂｂＧ１と同
様に、レベル検出回路ＬＶＭ２と発振回路０５Ｃ２及び
電圧発生回路ＶＧ２によって構成される。このうち、発
振回路０５Ｃ２及び電圧発生回路ＶＧ２の回路構成は、
例えばキャパシタＣ２やＭＯＳＦＥＴＱＶ　１５．ＱＶ
　１６などのサイズがＰ型つェル領域Ｐ　Ｗ　Ｅ　Ｌ　
２のリーク電流値に応じ°ζ変化されることを除いて、
発振回路ｏＳＣ１及び電圧発生回路ｖＧ１と同じである
。

レベル検出回路ＬＶＭ２は、基本的には上記基板ハング
ル・ｆアス電圧発生回路ＶｂｂＧ１のレベル検出回路Ｌ
ＶＭＩと同じ回＆）構成とされるが、インパーク回路Ｎ
５の入力端子と基板バックバイアス電圧−Ｖｂｂ２出力
端子との間に直列形態に設けられるＭ　ＯＳ　Ｆ　Ｅ　
Ｔは、ＱＶ１３及びＱＶ１４の２個にすぎない。このた
め、発振回路０５Ｃ２は、第２の基板バックバイアス電
圧−Ｖｂｂ２の絶対値が’１ｘＶｔｈｏ　（Ｖｔｂｏは
ＭＯ５ＦＥＴＱＶ１３及びＱＶ１４のしきい値電圧）よ
り大きくなることで、その発振動作が停止される。した
がって、基板バックバイアス電圧発生回路ＶｂｂＧ２の
出力電圧ずなわぢ基板バックバイアス電圧−Ｖｂｂ２は
、約−２ＸＶｔｈｏに制限される。ＭＯ５ＦＥＴＱＶ１
３及びＱＶ１４のしきい値電圧Ｖ　ｔｈ　ｏを、例えば
約０．７５　Ｖとすることで、基板バックバイアス電圧
−ｖｂｂ２は約−１，５Ｖとなる。このように約−１，
５Ｖに制限される基板バックバイアス電圧−〜’　ｂｂ
　２は、メモリアレイＭ　−Ａ　ＲＹが形成されるＰ型
つェル領域ＰＷＥＬ２に供給される。

ｖｊＪ図には、第２図のダ・イナミック型ＲＡ　Ｍが形
成される半導体基板の一実施例のレイアウトパターン図
が示されている。前述のように、この実施例のダ１′ナ
ミック型ＲＡＭは、−（ＩＮのＮ型半導体基板Ｎ５ＵＢ
上に形成される。また、この半導体基板Ｎ５ＵＢには、
特に制限されないが、二系統のＰ型つェル領域ＰＷＥＬ
Ｉ及びＰＷＥＬ２が形成される。このうち、第１のＰ型
つェル領域ＰＷＥＬＬ上にメモリアレイ周辺回路が形成
され、第２のＰ型つェル領＠ＰＷＥＬ２上には、メモリ
７ルイＭ−ＡＲＹが形成される。

第３図において、メモリアレイＭ−ＡＲＹは、二つのメ
モリマットＭＭＩ及びＭＭ２によって構成される。これ
らのメモリマットは、分散して形成される第２のＰ型つ
ェル領域ＰＷＥＬ２上にそれぞれ形成される。２つのメ
モリマツ）ＭＭＩ及びＭ　Ｍ　２は、中央部に形成され
る共通のカラムアドレスデコーダＣＤＣＲをはさんで対
称的に配置される。特に制限されないが、このカラムア
ドレス７’　コ−タＣＤ　ＣＲ部分には、第２図のセン
スアンプＳＡ、プリチャージ回路ＰＣ及びカラムスイッ
チＣＳＷが含まれる。

半導体基ＨＮｓｕＢの上部には、メインアンプＭＡ、デ
ータ入力バッファＤＩＢ、データ出力バッファＤＯＢ及
びタイミング制御回路ＴＣが配置され、それに近接して
ロウアドレスストローブ信トロープ信号ＣＡＳ用バフド
Ｐ−ＣＡ　Ｓなどが配置される。この半導体基板の上部
には、さらに回路の接地電位を供給するためのグランド
用バフドＰ−ＧＮＤや図示されないデータ入出力用のバ
ッドＰ−Ｄｉｎ及びＰ　　Ｄｏｕｔなどが配置される。

一方、半導体基板Ｎ５ＵＢの下部には、メモリマー／ｌ
−ＭＭＩ及びＭＭ２に対応して、２組のロウアドレスデ
コーダＲＤＣＲが設けられ、その中間にロウアドレスバ
ッファＲＡＤＢ及びカラムアドレスバッファＣＡＤＢが
配置される。第３図のロウデコーダＲＤＣＲは第２図の
１次ロウアドレスデコーダＲＤ　ＣＥ＜　１と２次ロウ
゛？ドレスデコーダＲＤ　ＣＲ２の両方を含んでいる。

以上のデータ人力バッファＤｉＢ、データ出力バッファ
ＤＵＢ、メインアンプＭＡ、タイミング制御回路ＴＣ，
ロウアドレスデコーダＲＤＣＩ（。

ロウアドレスバッファＲＡＤＢ及びカラムアドレスデコ
ーダＣＡ　Ｄ　Ｂなどのメモリアレ・Ｃ周辺回路は、半
導体基板Ｎ５ＵＩ３上に形成されるＰ型つェル頓域ＰＷ
ＥＬＩ上にすべて形成される。

半導体基板Ｎ５ＵＢの下部、ロウ“ｒドレスバッファＲ
ＡＤＢ及びカラムアドレスバッファＣＡＤＢの下側には
、第１及び第２の基板バックバイアスミ圧発生回路Ｖｂ
ｂＧ１及びＶｂｂＧ２が形成される。この基板へツクバ
イアス電圧発生回路ＶｂｂＧ１及びＶｂｂＧ２に近接し
て、アドレス信号ＡＯ〜Ａｔ用のバッドＰ−ＡＯ−Ｐ−
Ａｉと電源電圧供給用バッドＰ　　Ｖｃｃなどが配置さ
れる。

以上のように、この実施例のグイナミ７り型ＲＡＭは、
１個のＮ型単結晶シリコンからなる半導体基板Ｎ５ＵＢ
に形成される。この半導体基板Ｎ５ＵＢ上には、２系統
のＰ型つェル頭域ＰＷＥＬ１及びＰＷＥＬ２が形成され
る。このうち、第１のＰ型つヱル１ｉ５ＰＷＥＬＩ上に
はメモリアレイ周辺回路が形成され、第２のＰ型つェル
頭域ｐｗＥＬ２上にはメモリアレイが形成される。これ
らのＰ型つェル領域ＰＷＥＬ１及びＰＷＥＬ２に対応し
て、二つの基板パンクバイアス電圧発生回路ＶｂｂＧ１
及びＶｂｂＧ２が設けられ、これらによって形成される
基板バックバイアス電圧−ｖｂｂｉ及び−Ｖｂｂ２が、
Ｐ型つェル領域ＰＷＥＬＩ及びＰＷＥＬ２にそれぞれ供
給される。第１の基板バフクバ・イアスミ圧−Ｖｂｂｌ
は、例えば−３■となるように設計され、第２の基板バ
ックバイアス電圧−Ｖｂｂ２は、例えば−１，５Ｖ（７
）ように、上記第１の基板パンクバイアス電圧−Ｖｂｂ
ｌよりも小さい絶対値となるように設計される。すなわ
ち、メモリアレイＭ−ＡＲＹが形成される第２のＰ型つ
ェル領域ＰＷＥＬ２に供給される第２の基板バックバイ
アス電圧−Ｖｂｂ２は、メモリアレイ周辺回路が形成さ
れる第１のＰ型つェル領域ＰＷＥＬＩに供給される第１
の基板バックバイアス電圧−ｖｂｂｌに比較して浅くさ
れる。したがって、第１及び第２のＰ型つェル領域ＰＷ
ＥＬＬ及びＰＷＥＬ、２にはそれぞれ最適値に近い基板
バックバイアス電圧が供給される。このため、メモリア
レイ周辺回路においては、基板バックバイアス電圧の効
果がそのまま生かされるとともに、メモリアレイにおい
ては、メモリセルに蓄積される電荷が基板バックバイア
ス電圧によってリークしやすくなることもなく、また素
子の耐圧性が低下することがなくなり、記憶情報保持時
間が長く信頼性の高いダイナミック型ＲＡＭを供給でき
るものである。

以上の本実施例に示されるように、この発明を基板バッ
クバイアス電圧発生回路を内蔵するダイナミック型ＲＡ
Ｍなどの半導体集積回路装置に適用した場合、次のよう
な効果が得られる。すなわち・（１１基板バツクバイアス電圧の最適値が異なる複数の
集積回路を、半導体基板上に形成される複数のウェル領
域に形成し、それぞれのウェル領域に異なる電圧とされ
る基板バックバイアス電圧を供給する複数の基板バック
バイアス電圧発生回路を設けることで、それぞれの集積
回路に最適値とされる基板バックバイアス電圧を供給す
ることができるという効果が得られる。

（２）ダイナミック型ＲＡＭのメモリアレイが形成され
る半導体基板又はウェル領域の基板バックバイアス電圧
を、メモリアレイ集積回路が形成されるウェル領域の基
板バックバイアス電圧よりも浅くすることで、基板バッ
クバイアス電圧によるメモリセルのＭ積電荷のリークを
抑えることができ、その記憶情報保持特性を改善できる
という効果が得られる。

（３）上記（１）項により、ダイナミック型ＲＡＭを構
成する回路素子の耐圧性を向上できるという効果が得ら
れる。

（４）上記（１）項〜（３）項の効果は、メモリアレイ
周辺回路に対する基板バックバイアス電圧の効果を損な
うことなく得られる。

（５）上記（１）項〜（４）項により、動作の安定化と
信頼性の向上を図ったダイナミック型ＲＡＭなどの半導
体Ｍｆｆ１回路装置を提供できるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない５例えば、第１図の基板
バックバイアス電圧発生回路は、３個以上設けられても
よいし、その具体的な回路構成は、例えば複数の基板バ
ックバイアス電圧発生回路で発振回路を共有するなど、
種々の構成が考えられる。また、例示的に掲げた基板バ
ックバイアス電圧−ｖｂｂｔ及び−Ｖｂｂ２の１１　Ｉ
Ｉ　値は、この実施例に制限されるものではない。

各半導体基板及び／又はウェル領域に供給される基板バ
ックバイアス電圧は、外部の装置によって形成され、外
部端子を介し゛ζ供給されるものであってもよい、第３
図のし・ｆアウトは、Ｐ型ウェル１ｉＩＪＩ３＆ＰＷＥ
Ｌ１及びＰＷＥＬ２をさらに小さく分割して形成しても
よいし、センスアンプＳＡをメモリマントＭＭＩ及びＭ
Ｍ２の外側に配置してもよい。さらに第２図のダ・ｆナ
ミフク型ＲＡＭのブロック構成や制御信号の組み合わせ
など、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその′Ｒ景となった利用分野である基板バックバイア
ス纏圧発生回路を内蔵するダイナミック型ＲＡＭに通用
した場合について説明したが、それに限定されるもので
はなく、例えば、スタティック型ＲＡ　Ｍ等の各種半導
体２憶装置やその他のディジクル半導体装置などにも通
用できる０本発明は、少なくとも基板バックバイアス電
圧の最適値が異なる複数の４Ａ積回路を含む半導体集積
回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、基板バックバイアス電圧の最適値が異な
る複数の集積回路を、半導体基板上に形成される複数の
ウェル領域に形成し、それぞれのウェル領域に異なる電
圧とされる基板バックバイアス電圧を供給する複数の基
板へツクバイアス電圧発生回路を設け、それぞれの集積
回路に最適値とされる基板バックバイアス電圧を供給す
ることで、例えばダイナミック型Ｒ／１．　Ｍなどの記
憶情報保持特性を改善し、また回路素子の耐圧性を向上
することができ、動作の安定化と信頼性の向上を図った
ダイナミック型ＲＡ　Ｍなどの半導体４Ａ積回路装置を
提供できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナミック型ＲＡＭ
の基板バックバイアス電圧発生回路の−実施例を示す回
路図、第２図は、第１図の基板バックバイアス電圧発生回路を
含むダイナミック型ＲＡＭの一実施例を示す回路ブロッ
ク図、第：３図は、第２図のダイナミック型ＲＡＭが形成され
る２Ｌ４体基板の一実施例を示すレイアウトパターン図
である。ＶｂｂＧ１．ＶｂｂＧ２・・・基板バックバイアス電圧
発生回路、Ｌ’／Ｍｌ、ＬＶＭ２・・・レベル検出回路
、０５ＣＬ、０３Ｃ２・・・発１辰回路、ＶＧＩ、ＶＯ
２・・・電圧発生回路。ＱＶＩ〜ＱＶ６・・・ＰチャンネルＭ　ＯＳ　Ｆ　ＥＴ
、、Ｑ■７〜Ｑ■１６・・・Ｎチー１−７　Ｑ　）Ｌｔ
　Ｍ　Ｏ５ＦＥＴ、Ｎｌ−Ｎ８・・・インバータ回路、
ＮＡＧ１〜ＮＡＧ８・・・ナントゲート回路、ＣＩ。Ｃ２・・・ブースト容量。Ｍ−八ＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ回路、ＰＣ・・・プリチャージ回路、ＣＳ　Ｗ・・・
カラムスイッチ、ＲＤＣＲＬ　　ＲＤＣＲ２・・・ロウ
アドレスデコーダ、ＣＤＣＲ・・カラムアドレスデコー
ダ、ＲＡＤＢ・・アドレスバッファ、ＡＭＸ・・・アド
レスマルチプレックサ、ＣＡＤＢ・・・カラムアドレス
バッファ、ＭＡ・・・メインアンプ、ＤＯＴ３・・デー
タ出力バッファ、ＤＩＢ・・テ゛−タ入カバッファ、Ｔ
Ｃ・・クイ宣ング制御回路。Ｑ１〜Ｑ６・・・ＰチーヤンネルＮ丁０３ＦＥＴ。Ｃ７・Ｃ１８・・・ＮナヤンネルＭＯ３ＦＥＴ。Ｃ３・・・Ｉｉ￥報蓄積蓄積用キャパシタｍ・・・アド
レス選択用ＭＯＳＦＥＴやＮ５ＵＢ・・・Ｎ型半導体基板、ＰＷＥＬＩ。ＰＷＥＬ２・・・Ｐ型ウェル領域、ＭＭ　ｌ　、　ＭＭ
２・・・メモリマント。第１図第３図

Claims

【特許請求の範囲】１、半導体基板上に形成される複数のウェル領域を具備
し、上記複数のウェル領域にそれぞれ異なる電圧とされ
る基板バックバイアス電圧が供給されることを特徴とす
る半導体集積回路装置。２、上記半導体集積回路装置は半導体記憶装置であり、
上記半導体基板上に形成される第１のウェル領域に形成
されるメモリアレイと、上記半導体基板上に形成される
第２のウェル領域に形成されるメモリ周辺回路と、上記
第１及び第２のウェル領域に第１及び第２の基板バック
バイアス電圧を供給する第１及び第２の基板バックバイ
アス電圧発生回路を含むものであって、上記第１の基板
バックバイアス電圧は、上記第２の基板バックバイアス
電圧に比較して、その絶対値が小さくされるものである
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
であることを特徴とする特許請求の範囲第１項又は第２
項記載の半導体集積回路装置。