JP2001332094A - 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 - Google Patents

半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器

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Abstract

(57)【要約】 【課題】 電源電圧や環境条件の変動、プロセス条件等
によらず安定した負電圧をメモリセルトランジスタ基板
に供給可能な負電圧発生回路を容易に実現し、メモリの
データ保持時間を充分に確保可能にし且つ低消費電力化
を図る。 【解決手段】 負電圧発生回路を構成する電圧検知部１
−Ｂに、定電圧発生回路１−Ｂ１と、定電圧発生回路か
ら電圧複製回路１−Ｂ２を介した定電圧ＳＴＤＶＯＵＴ
と負電圧発生部からの負電圧ＶＢＢとを受けて、抵抗器
Ｒ１’、Ｒ２’により測定電圧ＲＥＦＶ０に変換する測
定電圧発生回路１−Ｂ３と、測定電圧発生回路からの測
定電圧を接地電圧と比較し比較結果を出力する第１の比
較器ＡＭＰ１２と、第１の比較器からの比較出力を増幅
して負電圧発生部に出力する出力バッファ回路１−Ｂ
４’とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、更に詳細には、半導体集積回路に内蔵された電源
電圧発生回路、かかる半導体集積回路の検査方法、およ
びかかる半導体集積回路を有する光および／または磁気
記録装置および通信機器に関する。
【０００２】
【従来の技術】ここでは、半導体集積回路に内蔵された
電源電圧発生回路を用いる機能回路として、ダイナミッ
ク型メモリデバイスを取り上げて説明を行う。
【０００３】ダイナミック型メモリデバイスでは、マト
リックス状に配置された記憶素子（メモリセル）へのデ
ータアクセス方法として、ワード線に電位を与え、ビッ
ト線とメモリセルとの間でデータをやりとりすることで
読み出し、書き込み動作を実現している。
【０００４】図１１に、一般的なダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のメモリセル部の回
路構成を示す。
【０００５】ＤＲＡＭの記憶動作では、図１１に示すビ
ット線ＢＬから伝達される論理「Ｈ」レベルの電位もし
くは論理「Ｌ」レベルの電位を、アクセストランジスタ
ＴＭＥＭを介し、メモリセルキャパシタＣＯに電荷を蓄
積することで、メモリセルキャパシタＣＯに論理「Ｈ」
レベル、もしくは論理「Ｌ」レベルのデータの書き込み
を行い、データの記憶を行う。
【０００６】近年、ＤＲＡＭの高集積化や大容量化に伴
い、回路全体での微細化が進行しており、メモリセルキ
ャパシタＣ０の面積も微細化の傾向にあるため、容量も
縮小される傾向がある。ここで、メモリセルキャパシタ
ＣＯの容量の縮小に対してもメモリ動作を保証するため
には、メモリセルキャパシタＣＯの電荷蓄積時間を充分
確保することが必要となる。
【０００７】そのためには、電荷転送を行うアクセスト
ランジスタＴＭＥＭを介したリーク電流による、メモリ
セルキャパシタＣＯからの電荷の減少を防止する必要が
ある。
【０００８】そこで、アクセストランジスタＴＭＥＭの
基板に負の電圧を印加することで、アクセストランジス
タＴＭＥＭの閾値電圧ＶＴを大きくし、アクセストラン
ジスタＴＭＥＭを介したリーク電流を抑えることによ
り、電荷の減少を防止する対策がＤＲＡＭでは一般的に
行われている。
【０００９】図１２に、メモリセルトランジスタＴＭＥ
Ｍの断面構造を示す。
【００１０】図１２において、アクセストランジスタＴ
ＭＥＭのソース（Ｓ）に接続されるメモリセルキャパシ
タＣからの電荷のリーク成分としては、ＴＭＥＭのソー
スからドレイン（Ｄ）方向へのリーク電流成分Ｉ（ｏｆ
ｆ）と、ソースのｎ型不純物拡散領域からｐ型基板（ｐ
−Ｓｕｂ．）へのリーク電流成分Ｉ（ｌｅａｋ）に分け
られる。
【００１１】ここで、図１２では、ｐ型領域からｎ型領
域へ向かう電流の向きを正の方向と定義する。
【００１２】図１３（ａ）のグラフは、Ｉ（ｏｆｆ）の
基板電圧ＶＢＢ依存性を、図１３（ｂ）のグラフは、Ｉ
（ｌｅａｋ）の基板電圧ＶＢＢ依存性を示したものであ
る。
【００１３】ワード線ＷＬに電位が印加されておらず、
非活性状態にあるときには、図１３（ａ）において、
（ｉ）で示す領域でのドレイン−ソース間電流Ｉｄｓが
Ｉ（ｏｆｆ）となることが示されている。ここで、基板
電位ＶＢＢの印加により、アクセストランジスタＴＭＥ
Ｍの閾値電圧ＶＴが大きくなり、グラフの傾きが緩やか
となることから、基板電位ＶＢＢの印加にともなうＩ
（ｏｆｆ）の現象が観測される。
【００１４】その一方で、図１３（ｂ）に示される、ｐ
−ｎ接合での電流Ｉｐ−ｎに着目すると、負の基板電位
ＶＢＢの印加に伴い、Ｉｐ−ｎは、図１３（ｂ）のグラ
フの第３象現において増加する。このことは、ＶＢＢを
大きくするに伴い、ソースのｎ型不純物拡散領域からｐ
型基板への電流が増加する、つまりＴＭＥＭのソース領
域からｐ型基板へのリーク電流Ｉｐ−ｎ＝Ｉ（ｌｅａ
ｋ）が増加することを示している。
【００１５】次に、図１４に、従来から用いられてい
る、ｐ型基板に印加される負電圧ＶＢＢを発生するため
の負電圧発生回路の一般的な構成を示す。
【００１６】図１４において、負電圧発生回路は、基板
電圧発生部（チャージポンプ部）１５−Ａと、電圧検知
部１５−Ｂとから構成される。基板電圧発生部１５−Ａ
は、自励発振回路１５−Ａ１、タイミング生成論理回路
１５−Ａ２、チャージポンプ回路１５−Ａ３により構成
され、自励発振回路１５−Ａ１は、電圧検知部１５−Ｂ
により生成される制御信号ＢＢＧＯＥが論理「Ｈ」レベ
ルである期間動作する。
【００１７】タイミング生成回路１５−Ａ２で生成され
るタイミング信号によって、チャージポンプ回路１５−
Ａ３が駆動され、負電圧ＶＢＢが発生する。
【００１８】この負電圧発生回路は、電圧検知部１５−
Ｂにより基板電圧発生部１５−Ａの制御を行い、基板に
印加する負電圧ＶＢＢを所定の値に保持する機能を有し
ている。
【００１９】図１５に、電圧検知部１５−Ｂの一構成例
を示す。
【００２０】図１５において、電圧検知部１５−Ｂで
は、ＰチャネルトランジスタＴＰ１５１と、Ｎチャネル
トランジスタＴＮ１５２および抵抗Ｒ１５３によって構
成される分圧回路によって、電源電圧ＶＤＤと基板電圧
ＶＢＢを分圧した電位ＤＥＴＩＮを生成し、Ｐチャネル
トランジスタＴＰ１５４、ＴＰ１５５、およびＮチャネ
ルトランジスタＴＮ１５６で構成されるインバータによ
って、設定電圧との大小関係を判定し、インバータＩ１
５７、Ｉ１５８、およびＩ１５９により増幅を行い、大
小関係を論理信号ＢＢＧＯＥとして出力する。
【００２１】図１６に、図１４の負電圧発生回路におけ
る電源電圧ＶＤＤに対する負電圧ＶＢＢ特性（ａ）およ
びメモリのデータ保持時間であるポーズタイム（Ｐａｕ
ｓｅｔｉｍｅ）特性（ｂ）を示す。
【００２２】図１６（ａ）に示すように、電圧検知部１
５−Ｂでは、電源電圧ＶＤＤが大きくなると、基板に印
加する負電圧ＶＢＢが大きく、ＶＤＤが小さいときには
ＶＢＢは小さくなり、また、図１６（ｂ）に示すよう
に、ポーズタイムが最も長くなる電源電圧ＶＤＤＰが存
在し、電源電圧ＶＤＤがＶＤＤＰより大きい場合および
小さい場合ともに、データ保持時間は短くなる。これ
は、メモリセルトランジスタの基板に負電圧ＶＢＢを印
加したときには、図１３（ａ）に示すように、メモリセ
ルトランジスタの閾値電圧が大きくなり（ＶＴ１→ＶＴ
２→ＶＴ３）、ソースからドレインへと向かう電流成分
Ｉ（ｏｆｆ）が減少する一方、ＶＤＤの増加に伴うＶＢ
Ｂのレベル変化により、ｐ型基板へと向かうリーク電流
成分Ｉ（ｌｅａｋ）が増加することが原因である。これ
らは、図１６（ｂ）に示すポーズタイム特性において、
減少する電流成分Ｉ（ｏｆｆ）に起因したディスターブ
ポーズ（Ｐ１）と、増加する電流成分Ｉ（ｌｅａｋ）に
起因したスタティックポーズ（Ｐ２）として、ＤＲＡＭ
メモリセルの特性を示すのに用いられる。
【００２３】したがって、基板に印加する負電圧ＶＢＢ
を設定する際には、前述した２種類の電荷のリーク経路
を考慮し、それぞれが最小となる電圧条件でかつ電源電
圧に依存しないように設定された回路が望ましく、この
ような負電圧発生回路を適用することで、リーク電流を
低減してメモリのデータ保持時間を長く設定できるた
め、メモリの消費電力を低減することが可能となり、特
に、携帯用通信機器など消費電力の少ない回路が望まれ
る場合に有用である。
【００２４】また、回路の消費電力を低減すると、発熱
などを抑えることができ、その他の電子回路においても
安定した動作を達成することが可能となる。
【００２５】
【発明が解決しようとする課題】しかしながら、前述し
た従来の電圧検知部１５−Ｂの構成では、電源電圧ＶＤ
Ｄと基板電位ＶＢＢを分圧した電位ＤＥＴＩＮを設定電
圧との大小関係の判定に用いるため、電源電圧ＶＤＤの
変動によって検出電圧が変化するという特性がある。
【００２６】メモリセルキャパシタＣＯに接続されるア
クセストランジスタＴＭＥＭは、電源電圧ＶＤＤが低い
場合もしくは高い場合での特性が違ってくるために、電
源電圧ＶＤＤの条件によっては、メモリの特性が充分発
揮できないという問題があった。
【００２７】また、電圧検知部１５−Ｂ内のＮチャネル
トランジスタＴＮ１５２において、基板電位ＶＢＢの値
によっては、そのソース電極に負の電圧が印加される可
能性があり、ｐ基板からソースのｎ型不純物拡散領域に
電流が流れる可能性が考えられる。
【００２８】したがって、ＰチャネルトランジスタＴＰ
１５１と、ＮチャネルトランジスタＴＮ１５２および抵
抗Ｒ１５３とによって構成される分圧回路を正常に動作
させるには、ＮチャネルトランジスタＴＮ１５２のｐ型
基板にＶＢＢを印加する必要があり、そのために、Ｎチ
ャネルトランジスタＴＮ１５２の基板を周囲の基板から
分離させた領域を設ける必要がある。
【００２９】このために、回路を作製する際の製造工程
が複雑になると同時に、レイアウト構成上での電圧検知
部の配置が難しくなるという問題が生じる。
【００３０】よって、本発明は、上記問題点に鑑みてな
されたものであり、その目的は、電源電圧や環境条件の
変動、プロセス条件等によらず安定した負電圧をメモリ
セルトランジスタ基板に供給可能な負電圧発生回路を容
易に実現し、メモリセルトランジスタのリーク電流が最
小となる条件を維持して、メモリのデータ保持時間を充
分に確保可能であり且つ低消費電力化を図った半導体集
積回路、かかる半導体集積回路の検査方法、およびかか
る半導体集積回路を有する記録装置および通信機器を提
供することにある。
【００３１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体集積回路は、機能ブロッ
クと、前記機能ブロックに供給する所定の負電圧を発生
する負電圧発生回路とを有する半導体集積回路であっ
て、前記負電圧発生回路は、電源電圧を前記所定の負電
圧に変換し出力するチャージポンプ部と、前記チャージ
ポンプ部の出力電圧と参照電圧とを比較し、その比較結
果を前記チャージポンプ部に出力して、前記チャージポ
ンプ部の出力電圧制御を行う電圧検知部とを備え、前記
参照電圧として接地電圧を用いることを特徴とする。
【００３２】前記の目的を達成するため、本発明に係る
第２の半導体集積回路は、メモリブロックと、前記メモ
リブロックに供給する所定の負電圧を発生する負電圧発
生回路とを有する半導体集積回路であって、前記負電圧
発生回路は、電源電圧を前記所定の負電圧に変換し出力
するチャージポンプ部と、前記チャージポンプ部からの
出力電圧を参照電圧と比較し、その比較結果を前記チャ
ージポンプ部に出力して、前記チャージポンプ部の出力
電圧制御を行う電圧検知部とを備え、前記参照電圧とし
て接地電圧を用いることを特徴とする。
【００３３】前記第１および第２の半導体集積回路によ
れば、チャージポンプ部からの出力電圧を、電源電圧や
環境条件の変動、プロセス条件等によるトランジスタ特
性の影響を受けない参照電位として、接地電圧と比較し
て、チャージポンプ部の出力電圧制御を行うことで、安
定した負電圧を機能ブロックまたはメモリブロックに供
給することができる。
【００３４】前記第１および第２の半導体集積回路にお
いて、前記チャージポンプ部は、前記電圧検知部からの
出力信号が活性化状態にある期間のみ所定のパルス信号
を発生する自励発振器と、前記自励発振器からの出力パ
ルス信号をタイミング信号に変換するタイミング信号発
生回路とを備え、前記記電圧検知部は、定電圧発生回路
と、前記定電圧発生回路からの出力電圧と前記チャージ
ポンプ部からの出力電圧を受けて、抵抗器により測定電
圧に変換する測定電圧発生回路と、前記測定電圧発生回
路からの測定電圧を接地電位と比較し比較結果を出力す
る第１の比較器と、前記第１の比較器からの比較出力を
増幅して前記チャージポンプ部に出力する出力バッファ
回路とを備えることが好ましい。
【００３５】この構成によれば、負電圧発生回路の出力
電圧制御を行う電圧検知部を定電圧発生回路によって構
成することにより、電源電圧の変動に対して出力される
負電圧を一定にすることができる。
【００３６】また、前記第１および第２の半導体集積回
路において、前記電圧検知部を構成するトランジスタの
うち、Ｎチャネルトランジスタの基板に印加する電圧を
全て接地電圧とすることが好ましい。
【００３７】この構成によれば、電圧検知部において、
チャージポンプ部からの負電圧を受ける回路にトランジ
スタを用いず抵抗器に置き換えるとともに、Ｎチャネル
トランジスタの基板電位を接地電位とした回路構成を実
現でき、独立した基板領域を必要とせず、通常のロジッ
ク回路と同じｐ型基板を用いた回路構成として実現でき
るため、回路配置の自由度が高まるとともに、レイアウ
ト面積を縮小することが可能になる。
【００３８】また、前記第１および第２の半導体集積回
路において、前記電圧検知部は、前記定電圧発生回路と
前記測定電圧発生回路との間に、第２の比較器とＰチャ
ネルトランジスタからなる電圧複製回路を備え、前記電
圧複製回路は、前記定電圧回路からの出力が前記第２の
比較器の反転入力端子に供給され、電源電圧が前記Ｐチ
ャネルトランジスタのドレイン端子に供給され、前記第
２の比較器の出力が前記Ｐチャネルトランジスタのゲー
ト端子に供給され、前記Ｐチャネルトランジスタのソー
ス端子が前記第２の比較器の正転入力端子に接続され、
前記Ｐチャネルトランジスタのソース端子からの出力が
前記測定電圧発生回路に結合されて成り、前記定電圧発
生回路の出力電圧と等しい電圧を出力することが好まし
い。
【００３９】この構成によれば、定電圧発生回路が出力
する電圧を直接用いず、第２の比較器を構成する差動増
幅器により複製された電圧を用いることで、定電圧発生
回路に負電圧発生回路自体の変動影響を小さくさせるこ
とができる。
【００４０】また、前記第１および第２の半導体集積回
路において、前記第１の比較器は第１から第３の差動増
幅器を備え、前記第１の差動増幅器の一方の入力端子に
は前記測定電圧が供給され、その他方の入力端子には接
地電圧が供給され、前記第２の差動増幅器の一方の入力
端子には接地電圧が供給され、その他方の入力端子には
前記測定電圧が供給され、前記第３の差動増幅器の一方
の入力端子には前記第１の差動増幅器の出力電圧が供給
され、その他方の入力端子には前記第２の差動増幅器の
出力電圧が供給され、前記第１と第２の差動増幅器の出
力電圧を互いに逆相とすることが好ましい。
【００４１】この構成によれば、第１の比較器を、単体
ではなく３個の差動増幅器の組合せによって実現するこ
とにより、負電圧発生回路の電圧変動に対して高速な出
力をチャージポンプ部に送ることが可能となる。具体的
には、メモリ容量が大きくなった場合、負電圧の変動は
小さくなるが、メモリ容量が小さなものだけしか備えな
い場合は、電圧変動が大きく、迅速な応答が要求され
る。上記回路構成により、メモリ容量の変化に対して電
圧検知部は微小な電圧変化に対して、高速な応答を実現
できるため、メモリ容量に対する負電圧変動の依存性を
小さくすることができる。
【００４２】また、前記第１および第２の半導体集積回
路において、前記定電圧発生回路は、カレントミラー回
路を構成するトランジスタのサイズを変化させ、出力電
流値を変化させることで出力電圧の調整を行う第１の電
圧調整手段を備え、前記測定電圧発生回路は、前記抵抗
器の抵抗値を変化させることで測定電圧を変化させる第
２の電圧調整手段を備えることが好ましい。
【００４３】この構成によれば、定電圧発生回路と抵抗
器のそれぞれに独立して電圧調整手段を設けることによ
り、プロセス条件の変化に対して一定の負電圧出力が保
証され、また回路検査および調整が容易になる。
【００４４】また、前記抵抗器は、各々が直列に接続さ
れた第１から第ｎの抵抗器を含み、前記第２の電圧調整
手段は、各々が前記第１から第ｎの抵抗器と並列に接続
された第１から第ｎのヒューズを備え、前記第１のヒュ
ーズと並列に接続された第１の抵抗器の抵抗値をＲとし
た場合、第ｎのヒューズと並列に接続された第ｎの抵抗
器の抵抗値がＲの２(n-1)倍に設定され、前記第２の電
圧調整手段は、前記第１から第ｎのヒューズの少なくと
も１つが切断されることにより、抵抗値の増分をＲ１か
らＲ１の２(n-1)倍まで変化させることで前記測定電圧
を変化させることが好ましい。
【００４５】この構成によれば、各抵抗器に並列接続さ
れたヒューズで調整できる抵抗値を最小ステップの２の
べき乗に設定することにより、ヒューズの本数がｎ本の
場合、電圧の変化幅を最小ステップの０倍から２(n-1)
倍まで調整することが可能になる。
【００４６】また、前記第１および第２の半導体集積回
路において、前記電圧検知部の前記第１の比較器は、前
記電圧検知部における前記第１の比較器よりも前段の回
路で用いるトランジスタよりも厚いゲート酸化膜を有す
るトランジスタからなることが好ましい。
【００４７】この構成によれば、第１の比較器に入力さ
れる電圧が急激に変動した場合でも、トランジスタ素子
の絶縁破壊を防止することができる。
【００４８】また、前記第１および第２の半導体集積回
路において、前記電圧検知部の前記出力バッファ回路
は、初段のインバータが他段のインバータよりも厚いゲ
ート酸化膜を有するトランジスタからなる複数段のイン
バータを備えていることが好ましい。
【００４９】この構成によれば、電圧が緩やかに変化す
る初段のインバータに対しては、厚いゲート酸化膜を有
するトランジスタを用いて、ゲートの容量負荷を低減さ
せる一方、電圧が充分速く変化する２段目以降のインバ
ータに対しては、初段よりも薄いゲート酸化膜を有する
トランジスタを用いて、回路全体の応答速度を向上させ
ることができる。
【００５０】また、前記第１の半導体集積回路におい
て、前記機能ブロックは、それぞれ異なる機能を有する
複数の機能ブロックからなり、前記負電圧発生回路は、
前記複数の機能ブロックの各々に供給する異なる所定の
負電圧を発生する複数の負電圧発生回路からなり、前記
複数の負電圧発生回路の各々に共通の定電圧発生回路を
備えていることが好ましい。
【００５１】または、前記機能ブロックは、それぞれ異
なる機能を有する複数の機能ブロックからなり、前記負
電圧発生回路は、前記複数の機能ブロックの各々に供給
する所定の負電圧を発生する少なくとも１つの負電圧発
生回路からなり、前記半導体集積回路はさらに、前記複
数の機能ブロックの各々に供給する所定の正電圧を発生
する少なくとも１つの正電圧発生回路と、前記少なくと
も１つの負電圧発生回路および前記少なくとも１つの正
電圧発生回路の各々に共通の定電圧発生回路とを備えて
いることが好ましい。
【００５２】上記構成によれば、システムＬＳＩとして
集積すべき回路規模が大きくなり、機能ブロックの種類
が多様にわたる場合でも、回路配置の自由度を高めると
ともに、レイアウト面積を低減することができる。
【００５３】前記の目的を達成するため、本発明に係る
半導体集積回路の第１の検査方法は、前記第１または第
２の半導体集積回路の検査方法であって、前記機能ブロ
ックに所定の電圧を外部から印加して検査を行い、前記
検査の結果により機能ブロックの良否判定を行い、良品
と判定された機能ブロックに対してのみ前記負電圧発生
回路から所定の負電圧を供給することを特徴とする。
【００５４】前記の目的を達成するため、本発明に係る
半導体集積回路の第２の検査方法は、前記第１または第
２の半導体集積回路の検査方法であって、前記機能ブロ
ックに前記負電圧発生回路で出力可能な所定の電圧を外
部から印加して検査を行い、前記検査の結果により機能
ブロックの良否判定および機能ブロックの動作条件を最
良とする電圧条件の記録を行い、良品と判定された機能
ブロックに対してのみ前記電圧条件に出力電圧を調整し
た前記負電圧発生回路を接続し、負電圧を供給すること
により機能ブロックの検査項目を行うことを特徴とす
る。
【００５５】上記第１および第２の検査方法によれば、
特にメモリの検査において、ポーズタイムなどのメモリ
素子の特性検査をあらかじめ実行し、その検査結果が規
格内にある回路のみを検査の対象とすることで、すべて
の回路を検査する検査手法と比べて、検査の対象となる
回路の個数を減らすことが可能となり、検査時間を短縮
することができる。
【００５６】前記の目的を達成するため、本発明に係る
記録装置は、前記第１または第２の半導体集積回路を有
する記録装置であって、光および磁気の一方もしくは両
者を用いた記録手段を備えたことを特徴とする。
【００５７】前記の目的を達成するため、本発明に係る
通信機器は、前記第１または第２の半導体集積回路を備
えたことを特徴とする。
【００５８】上記構成によれば、負電圧発生回路の適用
により、ＤＲＡＭのデータ保持時間すなわちポーズタイ
ムを大きくできるために、リフレッシュ動作周期を長く
とることが可能になり、ＤＲＡＭの消費電力を低減し
て、安定した回路動作を実現することができる。
【００５９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
【００６０】（第１実施形態）図１は、本発明の第１実
施形態による半導体集積回路に含まれる負電圧発生回路
の構成例を示すブロック図である。
【００６１】図１において、負電圧発生回路は、負電圧
発生部１−Ａ（チャージポンプ部）と電圧検知部１−Ｂ
とで構成されており、負電圧発生部１−Ａは、電圧検知
部１−Ｂから供給される制御信号ＢＢＧＯＥにより動作
制御され、機能ブロックを構成するトランジスタの基板
電圧ＶＢＢを所定の負電圧に保持する。ここで、負電圧
発生部１−Ａは、電圧検知部１−Ｂから供給される制御
信号ＢＢＧＯＥが論理「Ｈ」レベルである期間動作する
自励発振回路１−Ａ１と、タイミング生成回路１−Ａ２
と、負電圧生成のためのチャージポンプ回路１−Ａ３と
で構成される。
【００６２】電圧検知部１−Ｂは、定電圧発生回路１−
Ｂ１と、電圧複製回路１−Ｂ２と、測定電圧発生回路１
−Ｂ３と、出力部１−Ｂ４とで構成される。
【００６３】図２は、電圧検知部１−Ｂの概略構成例を
示す回路図である。
【００６４】図２において、電圧複製回路１−Ｂ２は、
差動増幅器ＡＭＰ１１（第２の比較器）およびＰチャネ
ルトランジスタＴＰ１１からなり、定電圧発生回路１−
Ｂ１からの定電圧を受けてその電圧を複製する。
【００６５】測定電圧発生回路１−Ｂ３は、可変抵抗器
Ｒ１’およびＲ２’からなり、電圧複製回路１−Ｂ２か
ら出力される所定の定電圧と負電圧発生部１−Ａからの
基板電圧ＶＢＢとを分圧し、電圧ＲＥＦＶ０として出力
する。
【００６６】出力部１−Ｂ４は、測定電圧発生回路１−
Ｂ３から出力される電圧ＲＥＦＶ０を、参照電圧である
接地電圧ＶＳＳと比較して、大小関係を判別する差動増
幅器ＡＭＰ１２（第１の比較器）と、出力バッファ回路
１−Ｂ４’とで構成される。出力バッファ回路１−Ｂ
４’は、緩やかに変化する差動増幅器ＡＭＰ１２の出力
信号Ｍ２２を増幅し、制御信号ＢＢＧＯＥを生成するた
めのインバータ列ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１
３、バッファＢＵＦ１４と、ＩＮＶ１３の出力をゲート
に印加することで、「Ｈ」レベルから「Ｌ」レベルへの
変化と、「Ｌ」レベルから「Ｈ」レベルへの変化に対す
る応答に差を生じさせヒステリシス特性を生成するＰチ
ャネルトランジスタ組ＴＰ１２によるシュミットトリガ
回路とで構成される。
【００６７】図３は、図１に示す定電圧発生回路１−Ｂ
１と電圧複製回路１−Ｂ２の構成を示す回路図である。
なお、図３において、定電圧発生回路１−Ｂ１を構成す
るＮチャネルトランジスタＴ４およびＴ５に接続され、
トランジスタサイズ変更による電流調整で出力電圧調整
を行う部分については説明の便宜上削除しているが、図
４に記載があり、後ほど説明する。
【００６８】図３において、定電圧発生回路１−Ｂ１に
おけるＰチャネルトランジスタＴ１およびＴ２、またＮ
チャネルトランジスタＴ４およびＴ５は、それぞれ同じ
ゲート幅およびゲート長でカレントミラー回路を構成し
ている。ここでは、ＰチャネルトランジスタＴ１および
Ｔ２のゲート幅をＷＰ１、ゲート長をＬＰ１とし、Ｎチ
ャネルトランジスタＴ４およびＴ５のゲート幅をＷＮ
１、ゲート長をＬＮ１とし、ＰチャネルトランジスタＴ
１とＮチャネルトランジスタＴ４を含む経路を流れる電
流をＩ１、ＰチャネルトランジスタＴ２とＮチャネルト
ランジスタＴ５を含む経路を流れる電流をＩ２とする
と、ＰチャネルトランジスタＴ１とＮチャネルトランジ
スタＴ５について、それぞれ以下の関係式が成立する。
【００６９】Ｉ１＝−（β／２）・（ＷＰ１／ＬＰ１）
・（Ｖ１−ＶＴＰ）2 Ｉ２＝（β／２）・（ＷＮ１／ＬＮ１）・（Ｖ３−ＶＴ
Ｎ）2 ただし、上記の式では、Ｐチャネルトランジスタの閾値
電圧をＶＴとした場合、ＶＴＰ＝ＶＴ＋ＶＤＤと定義す
るものとする。
【００７０】また、抵抗Ｒ０については、Ｒ０・Ｉ２＝
ＶＤＤ−Ｖ４となることから、電源電圧ＶＤＤの上昇に
伴い、電流Ｉ２は増加しようとする。Ｎチャネルトラン
ジスタＴ５を流れる電流の関係を考慮すると、Ｔ５のド
レインおよびゲート電圧Ｖ３は上昇することになり、ト
ランジスタＴ６、Ｔ７、Ｔ８の経路を流れる電流Ｉ３は
減少する傾向を示す。電流Ｉ３が減少すると、Ｔ８の電
流の関係により電圧Ｖ７が上昇し、Ｔ１１およびＴ１２
の経路を流れる電流Ｉ４が減少することになる。電流Ｉ
４が減少すると、Ｔ１２についての電流の関係から、電
圧Ｖ５が減少することになり、その結果、電流Ｉ１が減
少する。電流Ｉ１の減少は、Ｔ１を流れる電流の関係か
ら電圧Ｖ１の上昇を招くことになり、電流Ｉ２を減少さ
せる方向に働く。
【００７１】以上をまとめると、カレントミラー回路と
電圧を制御するトランジスタＴ１１、Ｔ１２の働きによ
り、電源電圧ＶＤＤの増加および減少に対する系全体の
電流および電圧の変化を打ち消す方向に作用し、電圧Ｖ
７が安定するためにＴ９およびＴ１０を流れる電流は一
定となり、定電圧発生回路１−Ｂ１の出力電圧Ｖ９は、
ＰチャネルトランジスタＴ１０のサイズで決定される、
一定の値となる。
【００７２】定電圧発生回路１−Ｂ１で生成される一定
の電圧Ｖ９は、電圧複製回路１−Ｂ２の差動増幅器ＡＭ
Ｐ１１の反転入力端子に印加されており、差動増幅器Ａ
ＭＰ１１の出力をＰチャネルトランジスタＴＰ１１のゲ
ート端子に接続し、ドレインを電源電圧ＶＤＤに接続
し、ソースを出力ＳＴＤＶＯＵＴおよび差動増幅器ＡＭ
Ｐ１１の正転入力端子に接続して帰還をかけることで、
入力電圧Ｖ９と等しい出力ＳＴＤＶＯＵＴが複製され
る。
【００７３】次に、図４を用いて、定電圧発生回路１−
Ｂ１における第１の電圧調整手段について説明する。
【００７４】図４は、定電圧発生回路１−Ｂ１の詳細回
路図である。
【００７５】定電圧発生回路１−Ｂ１は、図４に示すよ
うに、カレントミラー回路の左右に、それぞれ３つず
つ、ヒューズＦＵＳＥ４ＴＡ、ＦＵＳＥ４ＴＢ、ＦＵＳ
Ｅ４ＴＣと、ヒューズＦＵＳＥ５ＴＡ、ＦＵＳＥ５Ｔ
Ｂ、ＦＵＳＥ５ＴＣとを備えており、未切断状態では、
トランジスタＴ４＋Ｔ４Ａ＋Ｔ４Ｂ＋Ｔ４Ｃと、トラン
ジスタＴ５＋Ｔ５Ａ＋Ｔ５Ｂ＋Ｔ５Ｃとして機能するト
ランジスタを、ヒューズの切断によりサイズを変えるこ
とで左右の電流を変え、安定点での電圧Ｖ５およびＶ７
を変化させることで、電圧調整が行える機能を有してい
る。
【００７６】カレントミラー回路の右側におけるトラン
ジスタＴ５Ａ、Ｔ５Ｂ、Ｔ５Ｃのドレイン端子にそれぞ
れ備えられた３本のヒューズＦＵＳＥ５ＴＡ、ＦＵＳＥ
５ＴＢ、ＦＵＳＥ５ＴＣを切断することにより、電流Ｉ
２に対する電流Ｉ３の比率を増加させる働きがあるた
め、電流Ｉ３の増加により電圧Ｖ７は下降し、トランジ
スタＴ９およびＴ１０を流れる電流が増加するため、出
力電圧Ｖ９は上昇する。
【００７７】一方、カレントミラー回路の左側における
トランジスタＴ４Ａ、Ｔ４Ｂ、Ｔ４Ｃのドレイン端子に
それぞれ備えられた３本のヒューズＦＵＳＥ４ＴＡ、Ｆ
ＵＳＥ４ＴＢ、ＦＵＳＥ４ＴＣを切断した場合、電流Ｉ
２に対する電流Ｉ１の比率が減少するために、電圧Ｖ１
は未切断状態に比べ高いレベルで安定するようになり、
電流Ｉ２も減少することから安定状態での電圧Ｖ７は上
昇し、出力電圧Ｖ９が下降する。
【００７８】次に、図５を用いて、測定電圧発生回路１
−Ｂ３における第２の電圧調整手段について説明する。
【００７９】図５は、測定電圧発生回路１−Ｂ３を構成
する可変抵抗器Ｒ１’とＲ２’の構成を示す回路図であ
る。
【００８０】図５において、ヒューズＦＵＳＥ１、ＦＵ
ＳＥ２、ＦＵＳＥ３がそれぞれ並列接続された抵抗器Ｒ
ＴＲＩＭ１、ＲＴＲＩＭ２、ＲＴＲＩＭ３は、抵抗器Ｒ
ＴＲＩＭ２の抵抗値が抵抗器ＲＴＲＩＭ１の抵抗値（Ｒ
1）の２倍に、抵抗器ＲＴＲＩＭ３の抵抗値がＲＴＲＩ
Ｍ１の抵抗値（Ｒ1）の４倍に設定されている。
【００８１】同様に、ヒューズＦＵＳＥ４、ＦＵＳＥ
５、ＦＵＳＥ６がそれぞれ並列接続された抵抗器ＲＴＲ
ＩＭ４、ＲＴＲＩＭ５、ＲＴＲＩＭ６は、抵抗器ＲＴＲ
ＩＭ５の抵抗値が抵抗器ＲＴＲＩＭ４の抵抗値（Ｒ4）
の２倍に、抵抗器ＲＴＲＩＭ６の抵抗値がＲＴＲＭＩ４
の抵抗値（Ｒ4）の４倍に設定されている。
【００８２】これにより、最小でＲ1、Ｒ4、最大で７×
Ｒ1、７×Ｒ4だけの抵抗値の設定、したがって電圧設定
をそれぞれのヒューズで８通り、合計１６通り行うこと
が可能となる。
【００８３】抵抗器による電圧設定は、温度やプロセス
条件などから受ける特性変化の影響が小さいため、あら
かじめ目標設定電圧との差から切るべきヒューズを特定
することが可能であり、設定に必要な時間を短縮するこ
とが可能である。
【００８４】次に、図６を用いて、差動増幅器ＡＭＰ１
２（第１の比較器）の動作の概略について説明する。
【００８５】図６は、差動増幅器ＡＭＰ１２の等価回路
図である。図６に示すように、差動増幅器ＡＭＰ１２
は、ＡＭＰ１２Ａ、ＡＭＰ１２Ｂ、ＡＭＰ１２Ｃの３個
の差動増幅器によって構成される。
【００８６】ＡＭＰ１２Ａの反転入力端子には、定電圧
ＳＴＤＶＯＵＴと負電圧ＶＢＢから分圧された電圧ＲＥ
ＦＶ０が印加され、その正転入力端子には、接地電圧Ｖ
ＳＳが印加される。また、ＡＭＰ１２Ｂの正転入力端子
には、測定電圧ＲＥＦＶ０が印加され、その反転入力端
子には接地電圧ＶＳＳが印加される。ＡＭＰ１２Ａの出
力をＡＭＰ１２Ｃの正転入力端子に、ＡＭＰ１２Ｂの出
力をＡＭＰ１２Ｃの反転入力端子に印加することで、Ｒ
ＥＦＶ０＞ＶＳＳの場合は、ＡＭＰ１２Ｃの出力Ｍ２２
の電圧レベルが下がり、ＲＥＦＶ０＜ＶＳＳの場合は、
ＡＭＰ１２Ｃの出力Ｍ２２の電圧レベルは上がることに
なる。したがって、差動増幅器ＡＭＰ１２全体として
は、ＲＥＦＶ０を反転入力端子に、ＶＳＳを正転入力端
子に印加する構成と等価になる。
【００８７】次に、図７を用いて、差動増幅器ＡＭＰ１
２の動作の詳細について説明する。
【００８８】図７は、差動増幅器ＡＭＰ１２の詳細回路
図である。
【００８９】図７において、ＡＭＰ１２Ａ、ＡＭＰ１２
Ｂはそれぞれ同じ能力、特性を備えさせるために、対応
するトランジスタが同じサイズで構成されている。ＡＭ
Ｐ１２Ａ、ＡＭＰ１２Ｂ、ＡＭＰ１２Ｃのそれぞれの電
流源を構成するトランジスタＴＰ１２Ａ１、ＴＰ１２Ｂ
１、ＴＰ１２Ｃ１のゲートに、図３に示す定電圧発生回
路１−Ｂ１のカレントミラー回路で生成される電圧Ｖ１
が入力されている。
【００９０】ＡＭＰ１２Ａでは、測定電圧ＲＥＦＶ０の
電圧レベルが上昇した場合、ＴＰ１２Ａ３を流れる電流
が減少して、その減少分だけＴＰ１２Ａ２を流れる電流
が増加する。ここで、ＴＮ１２Ａ４、ＴＮ１２Ａ５はカ
レントミラー回路を構成しており、ＴＮ１２Ａ４を流れ
る電流すなわちＴＮ１２Ａ２を流れる電流が増加し、そ
の増加分だけＴＮ１２Ａ５を流れる電流が減少した場
合、出力Ｍ１４の電圧レベルが下降する方向へと状態が
遷移する。一方、測定電圧ＲＥＦＶ０の電圧レベルが下
降した場合は、逆に、出力Ｍ１４の電圧レベルが上昇す
る方向へと状態が変化する。
【００９１】また、ＡＭＰ１２Ｂでは、測定電圧ＲＥＦ
Ｖ０はＴＰ１２Ｂ２のゲートに入力されているために、
測定電圧ＲＥＦＶ０の電圧レベルの上昇にともない、出
力Ｍ１７の電圧レベルは上昇し、逆に、測定電圧ＲＥＦ
Ｖ０の電圧レベルの下降によって出力Ｍ１７の電圧レベ
ルが下降する。
【００９２】よって、ＡＭＰ１２Ｃでは、ＡＭＰ１２Ａ
とＡＭＰ１２Ｂの出力結果から、測定電圧ＲＥＦＶ０の
上昇に伴い、出力Ｍ２２の電圧レベルは上昇し、測定電
圧ＲＥＦＶ０の下降に伴い、出力Ｍ２２の電圧レベルは
下降する。
【００９３】ここで、本実施形態によれば、トランジス
タＴＰ１２Ａ２、ＴＰ１２Ｂ３のゲートにはそれぞれ接
地電圧ＶＳＳが接続されるため、定電圧源で生成される
電圧と違い、プロセス条件の影響を受けず、差動増幅器
１２において常に安定した電圧比較が可能となる。
【００９４】また、負電圧ＶＢＢの変化が急峻であった
場合に、トランジスタ素子の絶縁破壊を防止するため
に、ＡＭＰ１２を構成する回路は、他の回路よりも厚い
ゲート酸化膜を有するトランジスタによって構成されて
いる。
【００９５】図８は、図１に示す出力部１−Ｂ４のう
ち、差動増幅器ＡＭＰ１２の出力Ｍ２２を受け、制御信
号ＢＢＧＯＥを生成する出力バッファ段の構成を示す詳
細回路図である。
【００９６】図８において、差動増幅器ＡＭＰ１２の出
力Ｍ２２は緩やかに変化するため、Ｍ２２を受ける初段
のインバータＩＮＶ１１においては、他段のインバータ
ＩＮＶ１２、ＩＮＶ１３、およびバッファＢＵＦ１４を
構成するトランジスタ、およびＰチャネルトランジスタ
組ＴＰ１２よりも厚いゲート酸化膜を有するトランジス
タを用いることで、ゲートの容量負荷を低減し、応答速
度の遅れの影響を軽減している。
【００９７】初段のインバータＩＮＶ１１は、８個のＮ
チャネルトランジスタＴＮ１１１〜ＴＮ１１８と、８個
のＰチャネルトランジスタＴＰ１１１〜ＴＰ１１８とで
構成され、ＴＮ１１１およびＴＮ１１２をＮチャネル側
として、ＴＰ１１１〜ＴＰ１１５をＰチャネル側として
機能させており、残りのトランジスタは、最上層の配線
マスクを変更することで、ＩＮＶ１１のスイッチングレ
ベルを調整可能とするために、予備として設けられてい
る。
【００９８】Ｐチャネルトランジスタ組ＴＰ１２は、Ｉ
ＮＶ１２のスイッチングレベルにヒステリシス特性を持
たせるために用いるもので、Ｍ２５の電圧レベルが下降
しようとする場合には、ＴＰ１２内のＴＰ１２１を流れ
る電流が増えることで、Ｍ２４の電圧レベルを決定する
ＩＮＶ１２のスイッチングレベルが上がり、Ｍ２５の電
圧レベルが下降して「Ｌ」レベルに近づこうとする電圧
変化を阻止するように働く。ここでは、ＴＰ１２１のみ
を機能させており、他の４個のトランジスタＴＰ１２２
〜ＴＰ１２５は、最上層マスクで使用するトランジスタ
の個数を変化させることことで、ヒステリシスの幅を変
化させるために、予備として設けられている。
【００９９】バッファＢＵＦ１４では、制御信号ＢＢＧ
ＯＥを供給する負電圧発生部１−Ａのトランジスタに対
し、十分な出力電流を確保するため、トランジスタＴＰ
１４１およびＴＮ１４１に比べて、大きなゲート幅を有
するトランジスタＴＰ１４２およびＴＮ１４２を用いて
いる。
【０１００】上記のように、本実施形態によれば、定電
圧発生回路１−Ｂ１の出力電圧を基板に印加する負電圧
ＶＢＢに対する参照電圧として用いることで、基板電圧
の電源電圧依存性を無くすと同時に、基板電圧の検出に
用いる差動増幅器の基準電圧を接地電圧ＶＳＳに設定す
ることで、電源電圧や環境温度の変動、プロセス条件等
のいずれに対しても、安定した負電圧ＶＢＢをメモリセ
ルトランジスタ基板に供給することが可能となる。
【０１０１】また、２つの電圧調整手段を定電圧発生回
路１−Ｂ１と測定電圧発生回路１−Ｂ３の２箇所に独立
して備えることで、定電圧発生回路１−Ｂ１の定電圧を
適正な値として出力するための調整を行った後、測定電
圧発生回路１−Ｂ３により、その適正な定電圧と負電圧
ＶＢＢから分圧される電圧を変化させて、制御信号ＢＢ
ＧＯＥの最適設定を行うことが可能になる。
【０１０２】（第２実施形態）図９は、本発明の第２実
施形態による半導体集積回路に含まれる負電圧発生回路
の部分構成例を示すブロック図である。
【０１０３】図９に示すように、本実施形態では、差動
増幅器ＡＭＰ１１およびＰチャネルトランジスタＴＰ１
１で構成される第１の電圧複製回路１−Ｂ２と、差動増
幅器ＡＭＰ１１ＢおよびＰチャネルトランジスタＴＰ１
１Ｂで構成される第２の電圧複製回路１−Ｂ２’とに共
通の定電圧発生回路１−Ｂ１を用いることで、第１の制
御信号ＢＢＧＯＥ１と第２の制御信号ＢＢＧＯＥ２を出
力可能な複数の電圧検知部が構成されている。
【０１０４】まず、第１の電圧検知部からの第１の制御
信号ＢＢＧＯＥ１によって制御される第１の負電圧をＶ
ＢＢ１、第１の電圧検知部で用いる定電圧出力をＳＴＤ
ＶＯＵＴ１とした場合、ＡＭＰ１２の反転入力端子に印
加される電圧ＲＥＦＶ０が、正転入力端子に印加されて
いる接地電圧ＶＳＳに等しくなったとき、すなわちＲＥ
ＦＶ０＝０Ｖで制御系が安定するため、第１の負電圧Ｖ
ＢＢ１は以下の式で表される。
【０１０５】 ＶＢＢ１＝−（Ｒ２’／Ｒ１’）・ＳＴＤＶＯＵＴ１ 次に、第２の電圧検知部からの第２の制御信号ＢＢＧＯ
Ｅ２によって制御される第２の負電圧をＶＢＢ２、第２
の電圧検知部で用いる定電圧出力をＳＴＤＶＯＵＴ２と
した場合、ＡＭＰ２１２の反転入力端子に印加される電
圧ＲＥＦＶ１が、正転入力端子に印加されている接地電
圧ＶＳＳに等しくなったとき、すなわちＲＥＦＶ１＝０
Ｖで制御系が安定するため、第２の負電圧ＶＢＢ２は以
下の式で表される。
【０１０６】 ＶＢＢ２＝−（Ｒ４’／Ｒ３’）・ＳＴＤＶＯＵＴ２ このように、第１の負電圧ＶＢＢ１と第２の負電圧ＶＢ
Ｂ２は、それぞれ、Ｒ１’とＲ２’の抵抗比、Ｒ３’と
Ｒ４’の抵抗比によって決められる。
【０１０７】本実施形態によれば、ＤＲＡＭのメモリセ
ル以外に負電圧が必要な回路が、集積回路の中に含まれ
るときに、複数の電圧検知部で定電圧発生回路を共用す
ることで、レイアウト面積を低減することが可能にな
る。
【０１０８】（第３実施形態）図１０は、本発明の第３
実施形態による半導体集積回路に含まれる負電圧発生回
路の部分構成例を示すブロック図である。
【０１０９】図１０に示すように、本実施形態では、差
動増幅器ＡＭＰ１１およびＰチャネルトランジスタＴＰ
１１で構成された第１の電圧複製回路１−Ｂ２により複
製される一定の電圧ＳＴＤＶＯＵＴ１と負電圧ＶＢＢと
から制御信号ＢＢＧＯＥを生成する第１の電圧検知部に
加え、差動増幅器ＡＭＰ１１ＣおよびＰチャネルトラン
ジスタＴＰ１１Ｃで構成された第３の電圧複製回路１−
Ｂ２”により複製される一定の電圧ＳＴＤＶＯＵＴ３
と、差動増幅器ＡＭＰ３１２の正転入力端子に供給され
る電圧ＶＭＥＡＳＵＲＥとから、制御信号ＣＴＲＬＯＵ
Ｔを生成可能な第３の電圧検知部が構成されている。
【０１１０】ここでは、電圧ＶＭＥＡＳＵＲＥ＝（Ｒ６
／（Ｒ５＋Ｒ６））・ＳＴＤＶＯＵＴ３が印加された場
合に、制御信号ＣＴＲＬＯＵＴによる制御が可能にな
る。一例としては、第３の電圧検知部は、制御信号ＣＴ
ＲＬＯＵＴにより昇圧電源電圧ＶＰＰを検知する回路と
して機能させることが可能である。
【０１１１】このように、定電圧発生回路の出力Ｖ９を
直接用いず、電圧を複製させて用いることで、複数の電
圧検知部を独立して機能させることが可能になる。
【０１１２】本発明の実施の形態による負電圧発生回路
の検査項目として、素子作製プロセスの条件などにより
定電圧発生回路の出力変動を抑制するために、ヒューズ
による出力電圧の調整が必要となるため、同一ウェハ上
に作製される半導体集積回路の検査としては、全数検査
を行うよりも、あらかじめ良否判定を行った後に、負電
圧発生回路の検査を行うことが検査時間の短縮に有用で
ある。
【０１１３】ＤＲＡＭでは、この負電圧発生回路の適用
回路ブロックはメモリセルであり、その特性の良否はメ
モリセルのポーズタイム測定に基づいて行われる。
【０１１４】従って、以上のことを考慮に入れた、検査
プログラムのアルゴリズムの一例としては、次に示すよ
うな流れとなる。
【０１１５】（１）負電圧発生回路とは独立した入力端
子からメモリセルの基板領域に負の電圧を入力し、ポー
ズタイムの測定をウェハ上の半導体集積回路にそれぞれ
備えられたＤＲＡＭに対して実行する。また、同時にポ
ーズタイムが最大となる基板電圧の値をそれぞれの回路
に対し記録しておく。
【０１１６】（２）ポーズタイム測定結果が規格を満た
す回路に対し、良品選別を行って、良品と判定された回
路に対してのみ、負電圧発生回路の検査を行う。
【０１１７】（３）負電圧発生回路の出力電圧が、あら
かじめ外部電圧入力により行ったポーズタイム検査での
基板電圧の値と違った場合には、回路内に備えられたヒ
ューズを用いて前記基板電圧と等しい値が出力されるよ
う出力電圧の調整を行う。
【０１１８】（４）以降、ＤＲＡＭのファンクションテ
ストは、ポーズタイムが規格を満足する回路で、前記負
電圧発生回路の電圧調整を行ったものに対してのみ実施
する。
【０１１９】このように、良品と判定された回路に対し
てのみ負電圧発生回路の検査を行うことで、検査時間の
短縮を行えると同時に、それぞれの回路に対してポーズ
タイムを最大にできる負電圧出力の調整が行えるため
に、メモリの性能を最大限に活用できる設定による検査
手法が提供される。
【０１２０】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、電源電圧や環境条件の変動、プロセス
条件等によらず安定した負電圧をメモリセルトランジス
タ基板に供給可能な負電圧発生回路を容易に実現し、メ
モリセルトランジスタのリーク電流が最小となる条件を
維持して、メモリのデータ保持時間を充分に確保可能に
するとともに、低消費電力化を図ることで、携帯用の記
録装置や通信装置等に適用した際に、特に効果を発揮さ
せることが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体集積回路
に含まれる負電圧発生回路の構成例を示すブロック図
【図２】 電圧検知部１−Ｂの概略構成例を示す回路図
【図３】 定電圧発生回路１−Ｂ１と電圧複製回路１−
Ｂ２の構成を示す回路図
【図４】 定電圧発生回路１−Ｂ１の詳細構成を示す回
路図
【図５】 測定電圧発生回路１−Ｂ３の詳細構成を示す
回路図
【図６】 差動増幅器ＡＭＰ１２の構成を等価的に示す
回路図
【図７】 差動増幅器ＡＭＰ１２の詳細構成を示す回路
図
【図８】 出力バッファ回路１−Ｂ４’の詳細構成を示
す回路図
【図９】 本発明の第２実施形態による半導体集積回路
に含まれる負電圧発生回路の部分構成例を示すブロック
図
【図１０】 本発明の第３実施形態による半導体集積回
路に含まれる負電圧発生回路の部分構成例を示すブロッ
ク図
【図１１】 ＤＲＡＭメモリセル部の回路構成図
【図１２】 メモリセルトランジスタの構造を示す断面
図
【図１３】 メモリセルトランジスタのリーク電流Ｉ
（ｏｆｆ）の基板電圧ＶＢＢ依存性（ａ）、およびリー
ク電流Ｉ（ｌｅａｋ）の基板電圧ＶＢＢ依存性を示すグ
ラフ
【図１４】 従来の負電圧発生回路の構成を示すブロッ
ク図
【図１５】 従来の電圧検知部１５−Ｂの詳細回路図
【図１６】 従来の負電圧発生回路における負電圧ＶＢ
Ｂの電源電圧ＶＤＤ依存性（ａ）、およびメモリにおけ
るポーズタイムの電源電圧ＶＤＤ依存性（ｂ）を示すグ
ラフ
【符号の説明】
１−Ａ 負電圧発生部（チャージポンプ部） １−Ｂ 電圧検知部 １−Ａ１ 自励発振回路 １−Ａ２ タイミング生成回路 １−Ａ３ チャージポンプ回路 １−Ｂ１ 定電圧発生回路 １−Ｂ２ 電圧複製回路（第１の電圧複製回路） １−Ｂ２’ 第２の電圧複製回路 １−Ｂ２” 第３の電圧複製回路 １−Ｂ３ 測定電圧発生回路 １−Ｂ４ 出力部 １−Ｂ４’ 出力バッファ回路 ＡＭＰ１１ 差動増幅器（第２の比較器） ＡＭＰ１２ 差動増幅器（第１の比較器） ＩＮＶ１１ 初段インバータ Ｒ１’、Ｒ２’ 抵抗器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｇ Ｖ Ｔ (72)発明者 藤本 知則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G032 AA07 AB01 AC03 AD01 AG04 AK11 AL02 5B024 AA01 AA03 BA01 BA27 CA10 5F038 AR21 AV15 BB04 BB05 BB07 BG05 BG09 DF05 DF11 DT12 DT17 EZ20 5L106 AA01 DD00 EE08 FF01 GG00

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 機能ブロックと、前記機能ブロックに供
    給する所定の負電圧を発生する負電圧発生回路とを有す
    る半導体集積回路であって、 前記負電圧発生回路は、 電源電圧を前記所定の負電圧に変換し出力するチャージ
    ポンプ部と、 前記チャージポンプ部の出力電圧と参照電圧とを比較
    し、その比較結果を前記チャージポンプ部に出力して、
    前記チャージポンプ部の出力電圧制御を行う電圧検知部
    とを備え、 前記参照電圧として接地電圧を用いることを特徴とする
    半導体集積回路。
  2. 【請求項２】 メモリブロックと、前記メモリブロック
    に供給する所定の負電圧を発生する負電圧発生回路とを
    有する半導体集積回路であって、 前記負電圧発生回路は、 電源電圧を前記所定の負電圧に変換し出力するチャージ
    ポンプ部と、 前記チャージポンプ部からの出力電圧を参照電圧と比較
    し、その比較結果を前記チャージポンプ部に出力して、
    前記チャージポンプ部の出力電圧制御を行う電圧検知部
    とを備え、 前記参照電圧として接地電圧を用いることを特徴とする
    半導体集積回路。
  3. 【請求項３】 前記チャージポンプ部は、 前記電圧検知部からの出力信号が活性化状態にある期間
    のみ所定のパルス信号を発生する自励発振器と、前記自
    励発振器からの出力パルス信号をタイミング信号に変換
    するタイミング信号発生回路とを備え、 前記記電圧検知部は、 定電圧発生回路と、前記定電圧発生回路からの出力電圧
    と前記チャージポンプ部からの出力電圧を受けて、抵抗
    器により測定電圧に変換する測定電圧発生回路と、前記
    測定電圧発生回路からの測定電圧を接地電圧と比較し比
    較結果を出力する第１の比較器と、前記第１の比較器か
    らの比較出力を増幅して前記チャージポンプ部に出力す
    る出力バッファ回路とを備えたことを特徴とする請求項
    １または２記載の半導体集積回路。
  4. 【請求項４】 前記電圧検知部を構成するトランジスタ
    のうち、Ｎチャネルトランジスタの基板に印加する電圧
    を全て接地電圧とすることを特徴とする請求項１から３
    のいずれか一項記載の半導体集積回路。
  5. 【請求項５】 前記電圧検知部は、前記定電圧発生回路
    と前記測定電圧発生回路との間に、第２の比較器とＰチ
    ャネルトランジスタからなる電圧複製回路を備え、前記
    電圧複製回路は、 前記定電圧回路からの出力が前記第２の比較器の反転入
    力端子に供給され、電源電圧が前記Ｐチャネルトランジ
    スタのドレイン端子に供給され、前記第２の比較器の出
    力が前記Ｐチャネルトランジスタのゲート端子に供給さ
    れ、前記Ｐチャネルトランジスタのソース端子が前記第
    ２の比較器の正転入力端子に接続され、前記Ｐチャネル
    トランジスタのソース端子からの出力が前記測定電圧発
    生回路に結合されて成り、前記定電圧発生回路の出力電
    圧と等しい電圧を出力することを特徴とする請求項３記
    載の半導体集積回路。
  6. 【請求項６】 前記第１の比較器は第１から第３の差動
    増幅器を備え、 前記第１の差動増幅器の一方の入力端子には前記測定電
    圧が供給され、その他方の入力端子には接地電圧が供給
    され、 前記第２の差動増幅器の一方の入力端子には接地電圧が
    供給され、その他方の入力端子には前記測定電圧が供給
    され、 前記第３の差動増幅器の一方の入力端子には前記第１の
    差動増幅器の出力電圧が供給され、その他方の入力端子
    には前記第２の差動増幅器の出力電圧が供給され、前記
    第１と第２の差動増幅器の出力電圧を互いに逆相とした
    ことを特徴とする請求項３記載の半導体集積回路。
  7. 【請求項７】 前記定電圧発生回路は、カレントミラー
    回路を構成するトランジスタのサイズを変化させ、出力
    電流値を変化させることで出力電圧の調整を行う第１の
    電圧調整手段を備え、前記測定電圧発生回路は、前記抵
    抗器の抵抗値を変化させることで測定電圧を変化させる
    第２の電圧調整手段を備えたことを特徴とする請求項３
    記載の半導体集積回路。
  8. 【請求項８】 前記抵抗器は、各々が直列に接続された
    第１から第ｎの抵抗器を含み、前記第２の電圧調整手段
    は、各々が前記第１から第ｎの抵抗器と並列に接続され
    た第１から第ｎのヒューズを備え、 前記第１のヒューズと並列に接続された第１の抵抗器の
    抵抗値をＲとした場合、第ｎのヒューズと並列に接続さ
    れた第ｎの抵抗器の抵抗値がＲの２(n-1)倍に設定さ
    れ、前記第２の電圧調整手段は、前記第１から第ｎのヒ
    ューズの少なくとも１つが切断されることにより、抵抗
    値の増分をＲからＲの２(n-1)倍まで変化させることで
    前記測定電圧を変化させることを特徴とする請求項７記
    載の半導体集積回路。
  9. 【請求項９】 前記電圧検知部の前記第１の比較器は、
    前記電圧検知部における前記第１の比較器よりも前段の
    回路で用いるトランジスタよりも厚いゲート酸化膜を有
    するトランジスタからなることを特徴とする請求項３記
    載の半導体集積回路。
  10. 【請求項１０】 前記電圧検知部の前記出力バッファ回
    路は、初段のインバータが他段のインバータよりも厚い
    ゲート酸化膜を有するトランジスタからなる複数段のイ
    ンバータを備えていることを特徴とする請求項３記載の
    半導体集積回路。
  11. 【請求項１１】 前記機能ブロックは、それぞれ異なる
    機能を有する複数の機能ブロックからなり、前記負電圧
    発生回路は、前記複数の機能ブロックの各々に供給する
    異なる所定の負電圧を発生する複数の負電圧発生回路か
    らなり、前記複数の負電圧発生回路の各々に共通の定電
    圧発生回路を備えていることを特徴とする請求項１記載
    の半導体集積回路。
  12. 【請求項１２】 前記機能ブロックは、それぞれ異なる
    機能を有する複数の機能ブロックからなり、前記負電圧
    発生回路は、前記複数の機能ブロックの各々に供給する
    所定の負電圧を発生する少なくとも１つの負電圧発生回
    路からなり、前記半導体集積回路はさらに、前記複数の
    機能ブロックの各々に供給する所定の正電圧を発生する
    少なくとも１つの正電圧発生回路と、前記少なくとも１
    つの負電圧発生回路および前記少なくとも１つの正電圧
    発生回路の各々に共通の定電圧発生回路とを備えている
    ことを特徴とする請求項１記載の半導体集積回路。
  13. 【請求項１３】 請求項１から１２のいずれか一項記載
    の半導体集積回路の検査方法であって、 前記機能ブロックに所定の電圧を外部から印加して検査
    を行い、 前記検査の結果により機能ブロックの良否判定を行い、 良品と判定された機能ブロックに対してのみ前記負電圧
    発生回路から所定の負電圧を供給することを特徴とする
    半導体集積回路の検査方法。
  14. 【請求項１４】 請求項１から１２のいずれか一項記載
    の半導体集積回路の検査方法であって、 前記機能ブロックに前記負電圧発生回路で出力可能な所
    定の電圧を外部から印加して検査を行い、 前記検査の結果により機能ブロックの良否判定および機
    能ブロックの動作条件を最良とする電圧条件の記録を行
    い、 良品と判定された機能ブロックに対してのみ前記電圧条
    件に出力電圧を調整した前記負電圧発生回路を接続し、
    負電圧を供給することにより機能ブロックの検査項目を
    行うことを特徴とする半導体集積回路の検査方法。
  15. 【請求項１５】 請求項１から１２のいずれか一項記載
    の半導体集積回路を有する記録装置であって、 光および磁気の一方もしくは両者を用いた記録手段を備
    えたことを特徴とする記録装置。
  16. 【請求項１６】 請求項１から１２のいずれか一項記載
    の半導体集積回路を備えたことを特徴とする通信機器。
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