KR100406658B1 - 반도체 집적회로 및 그 검사방법 및 그것을 가지는기록장치 및 통신기기 - Google Patents

반도체 집적회로 및 그 검사방법 및 그것을 가지는기록장치 및 통신기기 Download PDF

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Abstract

본 발명은 전원 전압이나 환경 조건의 변동, 프로세스 조건 등에 의하지 않고 안정된 음전압을 메모리 셀 트랜지스터 기판에 공급가능한 음전압 발생회로를 용이하게 실현하여, 메모리의 데이터 유지 시간을 충분히 확보가능하게 하고, 또 저소비 전력화를 도모한 반도체 집적회로를 제공한다. 음전압 발생회로를 구성하는 전압 검출부(1-B)에, 정전압 발생회로(1-B1)와, 정전압 발생회로로부터 전압 공급회로(1-B2)를 통한 정전압(STDVOUT)과, 음전압 발생부로부터의 음전압(VBB)을 받아, 저항기(R1', R2')에 의해 측정 전압(REFV0)으로 변환하는 측정 전압 발생회로(1-B3)와, 측정 전압 발생회로로부터의 측정 전압을 접지 전압과 비교하여 비교 결과를 출력하는 제1 비교기(AMP12)와, 제1 비교기로부터의 비교 출력을 증폭하여 음전압 발생부에 출력하는 출력 버퍼 회로(1-B4')를 설치했다.

Description

반도체 집적회로 및 그 검사방법 및 그것을 가지는 기록장치 및 통신기기{Semiconductor integrated circuit and method for testing the same, and recording apparatus and communicating apparatus having the semiconductor integrated circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 더 상세하게는, 반도체 집적 회로에 내장된 전원전압 발생회로, 이러한 반도체 집적회로의 검사 방법 및 이러한 반도체 집적회로를 가지는 광 및/또는 자기 기록장치 및 통신기기에 관한 것이다.
여기에서는, 반도체 집적회로에 내장된 전원 전압 발생회로를 이용하는 기능 회로로서, 다이나믹형 메모리 디바이스를 예로 들어 설명한다.
다이나믹형 메모리 디바이스에서는 매트릭스 형상으로 배치된 기억소자(메모리 셀)로의 데이터 액세스 방법으로서, 워드선에 전위를 부여하여, 비트선과 메모리 셀과의 사이에서 데이터를 주고받음으로써 독출, 기입 동작을 실현하고 있다.
도 11에, 일반적인 다이나믹·랜덤·액세스·메모리(DRAM)의 메모리 셀부의 회로 구성을 도시한다.
DRAM의 기억 동작에서는, 도 11에 도시한 비트선(BL)으로부터 전달되는 논리「H」레벨의 전위 또는 논리 「L」레벨의 전위를 액세스 트랜지스터(TMEM)를 통해, 메모리 셀 캐패시터(CO)에 전하를 축적함으로써, 메모리 셀 캐패시터(CO)에 논리 「H」레벨, 또는 논리「L」레벨의 데이터의 기입을 행하여, 데이터의 기억을 행한다.
최근, DRAM의 고집적화나 대용량화에 따라, 회로 전체에서의 미세화가 진행되고 있고, 메모리 셀 캐패시터(CO)의 면적도 미세화의 경향에 있기 때문에, 용량도 축소되는 경향이 있다. 여기에서, 메모리 셀 캐패시터(CO)의 용량의 축소에 대해서도 메모리 동작을 보증하기 위해서는, 메모리 셀 캐패시터(CO)의 전하 축적 시간을 충분히 확보할 필요가 있다.
이를 위해서는, 전하 전송을 행하는 액세스 트랜지스터(TMEM)를 통한 리크 전류에 의한, 메모리 셀 캐패시터(CO)로부터의 전하의 감소를 방지할 필요가 있다.
따라서, 액세스 트랜지스터(TMEM)의 기판에 음의 전압을 인가함으로써, 액세스 트랜지스터(TMEM)의 임계값 전압(VT)을 크게 하고, 액세스 트랜지스터(TMEM)를 통한 리크 전류를 억제함으로써, 전하의 감소를 방지하는 대책이 DRAM에서는 일반적으로 행해진다.
도 12에, 메모리 셀 트랜지스터(TMEM)의 단면 구조를 도시한다.
도 12에서, 액세스 트랜지스터(TMEM)의 소스(S)에 접속되는 메모리 셀 캐패시터(C)로부터의 전하의 리크 성분으로는, TMEM의 소스로부터 드레인(D) 방향으로의 리크 전류성분(I(off))과, 소스의 n형 불순물 확산 영역으로부터 p형 기판(p-Sub.)으로의 리크 전류 성분(I(leak))으로 분리된다.
여기에서, 도 12에서는 p형 영역에서 n형 영역으로 향하는 전류의 방향을 정방향이라 정의한다.
도 13a의 그래프는 I(off)의 기판 전압(VBB) 의존성을, 도 13b의 그래프는 I(leak)의 기판 전압(VBB) 의존성을 도시한 것이다.
워드선(WL)에 전위가 인가되지 않고, 비활성 상태에 있을 때에는, 도 13a에서, (i)로 도시하는 영역에서의 드레인-소스간 전류(Ids)가 I(off)가 되는 것이 도시되어 있다. 여기에서, 기판 전위(VBB)의 인가에 의해, 액세스 트랜지스터(TMEM)의 임계값 전압(VT)이 커지게 되어, 그래프의 경사가 완만해지게 되므로, 기판 전위(VBB)의 인가에 따른 I(off)의 현상이 관측된다.
한편으로 도 13b에 도시된 p-n 접합에서의 전류(Ip-n)에 주목하면, 음의 기판 전위(VBB)의 인가에 따라, Ip-n은 도 13b의 그래프의 제3 상현(象現)에서 증가한다. 이것은 VBB를 크게 함에 따라, 소스의 n형 불순물 확산 영역으로부터 p형 기판으로의 전류가 증가하는, 즉, TMEM의 소스 영역으로부터 p형 기판으로의 리크 전류(Ip-n = I)(leak)가 증가하는 것을 나타내고 있다.
다음에, 도 14에 종래로부터 이용되고 있는 p형 기판에 인가되는 음전압(VBB)을 발생하기 위한 음전압 발생회로의 일반적인 구성을 도시한다.
도 14에서, 음전압 발생회로는 기판 전압 발생부(차지 펌프부)(15-A)와, 전압 검지부(15-B)로 구성된다. 기판 전압 발생부(15-A)는 자여(自勵) 발진 회로(15-A1), 타이밍 생성 논리회로(15-A2), 차지 펌프 회로(15-A3)에 의해 구성되고, 자여 발진 회로(15-A1)는 전압 검지부(15-B)에 의해 생성되는 제어 신호(BBGOE)가 논리 「H」레벨인 기간에 동작한다.
타이밍 생성 회로(15-A2)에서 생성된 타이밍 신호에 따라, 차지 펌프 회로(15-A3)이 구동되어, 음전압(VBB)이 발생한다.
이 음전압 발생회로는, 전압 검지부(15-B)에 의해 기판 전압 발생부(15-A)의 제어를 행하여, 기판에 인가하는 음전압(VBB)을 소정의 값으로 유지하는 기능을 가지고 있다.
도 15에 전압 검지부(15-B)의 일 구성예를 도시한다.
도 15에서, 전압 검지부(15-B)에서는 P채널 트랜지스터(TP151)와, N채널 트랜지스터(TN152) 및 저항(R153)에 의해 구성되는 분압 회로에 의해, 전원 전압(VDD)과 기판 전압(VBB)을 분압한 전위(DETIN)를 생성하여, P채널 트랜지스터(TP154, TP155) 및 N채널 트랜지스터(TN156)로 구성되는 인버터에 의해, 설정 전압과의 대소 관계를 판정하고, 인버터(I157, I158, I159)에 의해 증폭을 행하여, 대소 관계를 논리 신호(BBGOE)로서 출력한다.
도 16a에, 도 14의 음전압 발생회로에서의 전원 전압(VDD)에 대한 음전압(VBB) 특성을 나타내고, 도 16b에 메모리의 데이터 유지 시간인 포즈 타임(Pausetime) 특성을 나타낸다.
도 16a에 도시한 바와 같이, 전압 검지부(15-B)에서는 전원 전압(VDD)이 커지면, 기판에 인가하는 음전압(VBB)이 크고, VDD가 작은 때에는 VBB는 작아지게 되고, 또 도 16b에 도시한 바와 같이, 포즈 타임이 가장 길어지는 전원 전압(VDDP)이 존재하고, 전원 전압(VDD)이 VDDP보다 큰 경우 및 작은 경우 모두, 데이터 유지시간은 짧아진다. 이것은 메모리 셀 트랜지스터의 기판에 음전압(VBB)을 인가했을 때에는 도 13a에 도시한 바와 같이, 메모리 셀 트랜지스터의 임계값 전압이 커지게 되어(VT1→VT2→VT3), 소스로부터 드레인으로 향하는 전류 성분(I(off))이 감소하는 한편, VDD의 증가에 따른 VBB의 레벨 변화에 의해, p형 기판으로 향하는 리크 전류 성분(I(leak))이 증가하는 것이 원인이다. 이들은 도 16b에 도시한 포즈 타임 특성에서, 감소하는 전류 성분(I(off))에 기인한 디스터브(disturbed) 포즈(P1)와, 증가하는 전류 성분(I(leak))에 기인한 스태틱(static) 포즈(P2)로서, DRAM 메모리 셀의 특성을 도시하는 것에 이용된다.
따라서, 기판에 인가하는 음전압(VBB)을 설정할 때에는, 상술한 두 종류의 전하의 리크 경로를 고려하여, 각각이 최소가 되는 전압 조건에서 또 전원 전압에 의존하지 않도록 설정된 회로가 바람직하고, 이와 같은 음전압 발생회로를 적용함으로써, 리크 전류를 저감하여 메모리의 데이터 유지 시간을 길게 설정할 수 있기 때문에, 메모리의 소비 전력을 저감하는 것이 가능하게 되고, 특히 휴대용 통신 기기 등 소비 전력이 작은 회로가 요구되는 경우에 유용하다.
또, 회로의 소비 전력을 저감하면, 발열 등을 억제할 수 있고, 그 외의 전자 회로에서도 안정된 동작을 달성할 수 있게 된다.
그러나, 상술한 종래의 전압 검지부(15-B)의 구성에서는, 전원 전압(VDD)과 기판 전위(VBB)를 분압한 전위(DETIN)를 설정 전압과의 대소 관계의 판정에 이용하기 때문에, 전원 전압(VDD)의 변동에 따라 검출 전압이 변화하게 되는 특성이 있다.
메모리 셀 캐패시터(CO)에 접속되는 액세스 트랜지스터(TMEM)는 전원 전압(VDD)이 낮은 경우 또는 높은 경우에서의 특성이 달라지기 때문에, 전원 전압(VDD)의 조건에 따라서는, 메모리의 특성을 충분히 발휘할 수 없는 문제가 있었다.
또, 전압 검지부(15-B) 내의 N채널 트랜지스터(TN152)에서, 기판 전위(VBB)의 값에 따라서는, 그 소스 전극에 음의 전압이 인가될 가능성이 있어, p기판으로부터 소스의 n형 불순물 확산 영역에 전류가 흐를 가능성이 고려된다.
따라서, P채널 트랜지스터(TP151)와, N채널 트랜지스터(TN152) 및 저항(R153)에 의해 구성되는 분압 회로를 정상적으로 동작시키는 데는, N채널 트랜지스터(TN152)의 p형 기판에 VBB를 인가할 필요가 있고, 이를 위해, N채널 트랜지스터(TN152)의 기판을 주위의 기판으로부터 분리시킨 영역을 설치할 필요가 있다.
이 때문에, 회로를 제작할 때의 제조 공정이 복잡해지는 동시에, 레이아웃 구성상에서의 전압 검지부의 배치가 어려워지는 문제가 발생한다.
따라서, 본 발명은 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 전원 전압이나 환경 조건의 변동, 프로세스 조건 등에 의하지 않고 안정된 음전압을 메모리 셀 트랜지스터 기판에 공급할 수 있는 음전압 발생회로를 용이하게 실현하고, 메모리 셀 트랜지스터의 리크 전류가 최소가 되는 조건을 유지하여, 메모리의 데이터 유지 시간을 충분히 확보할 수 있고, 또 저소비 전력화를 도모한 반도체 집적회로, 이러한 반도체 집적회로의 검사방법 및 이러한 반도체 집적회로를 가지는기록장치 및 통신기기를 제공하는 것에 있다.
상기의 목적을 달성하기 위해, 본 발명에 관한 제1 반도체 집적회로는, 기능 블록과, 상기 기능 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지는 반도체 집적회로에 있어서, 상기 음전압 발생회로는, 전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와, 상기 차지 펌프부의 출력 전압과 참조 전압을 비교하여, 그 비교 결과를 상기 차지 펌프부에 출력하고, 상기 차지 펌프부의 출력 전압 제어를 행하는 전압 검지부를 구비하고, 상기 참조 전압으로서 접지 전압을 이용하는 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 제2 반도체 집적회로는, 메모리 블록과, 상기 메모리 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지는 반도체 집적회로에 있어서, 상기 음전압 발생회로는, 전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와, 상기 차지 펌프부로부터의 출력 전압을 참조 전압과 비교하여, 그 비교 결과를 상기 차지 펌프부에 출력하여, 상기 차지 펌프부의 출력 전압 제어를 행하는 전압 검지부를 구비하고, 상기 참조전압으로서 접지 전압을 이용하는 것을 특징으로 한다.
상기 제1 및 제2 반도체 집적회로에 의하면, 차지 펌프부로부터의 출력 전압을 전원 전압이나 환경 조건의 변동, 프로세스 조건 등에 의한 트랜지스터 특성의 영향을 받지 않는 참조 전위로 하여, 접지 전압과 비교하여 차지 펌프부의 출력 전압 제어를 행함으로써, 안정된 음전압을 기능 블록 또는 메모리 블록에 공급할 수 있다.
상기 제1 및 제2 반도체 집적회로에서, 상기 차지 펌프부는, 상기 전압 검지부로부터의 출력 신호가 활성화 상태에 있는 기간만 소정의 펄스 신호를 발생하는 자여 발진기와, 상기 자여 발진기로부터의 출력 펄스 신호를 타이밍 신호로 변환하는 타이밍 신호 발생회로를 구비하고, 상기 전압 검지부는 정전압 발생회로와, 상기 정전압 발생회로로부터의 출력 전압과 상기 차지 펌프부로부터의 출력 전압을 받아, 저항 수단에 의해 분압된 측정 전압을 발생하는 측정 전압 발생회로와, 상기 측정 전압 발생회로로부터의 측정 전압을 접지 전위와 비교하여 비교 결과를 출력하는 제1 비교기와, 상기 제1 비교기로부터의 비교 출력을 증폭하여 상기 차지 펌프부에 출력하는 출력 버퍼회로를 구비하는 것이 바람직하다.
이 구성에 의하면, 음전압 발생회로의 출력 전압 제어를 행하는 전압 검지부를 정전압 발생회로에 의해 구성함으로써, 전원 전압의 변동에 대해 출력되는 음전압을 일정하게 할 수 있다.
또, 상기 제1 및 제2 반도체 집적회로에 있어서, 상기 전압 검지부를 구성하는 트랜지스터 중, N채널 트랜지스터의 기판에 인가하는 전압을 모두 접지 전압으로 하는 것이 바람직하다.
이 구성에 의하면, 전압 검지부에서, 차지 펌프부로부터의 음전압을 받는 회로에 트랜지스터를 이용하지 않고 저항기로 치환할 수 있는 동시에, N채널 트랜지스터의 기판 전위를 접지 전위로 한 회로 구성을 실현할 수 있고, 독립한 기판 영역을 필요로 하지 않고, 통상의 로직 회로와 같은 p형 기판을 이용한 회로 구성으로 실현할 수 있기 때문에, 회로 배치의 자유도가 높아지는 동시에, 레이아웃 면적을 축소하는 것이 가능하게 된다.
또, 상기 제1 및 제2 반도체 집적회로에 있어서, 상기 전압 검지부는 상기 정전압 발생회로와 상기 측정 전압 발생회로와의 사이에, 제2 비교기와 P채널 트랜지스터로 이루어진 전압 공급 회로를 구비하고, 상기 전압 공급회로는, 상기 정전압 발생회로로부터의 출력이 상기 제2 비교기의 반전 입력단자에 공급되고, 전원 전압이 상기 P채널 트랜지스터의 드레인 단자에 공급되고, 상기 제2 비교기의 출력이 상기 P채널 트랜지스터의 게이트 단자에 공급되고, 상기 P채널 트랜지스터의 소스 단자가 상기 제2 비교기의 정전(正轉) 입력단자에 결합되고, 상기 P채널 트랜지스터의 소스 단자로부터의 출력이 상기 측정 전압 발생회로에 결합되어 이루어지고, 상기 정전압 발생회로의 출력 전압에 따른 전압을 출력하는 것이 바람직하다.
이 구성에 의하면, 정전압 발생회로가 출력하는 전압을 직접 이용하지 않고, 제2 비교기를 구성하는 차동 증폭기에 의해 복제된 전압을 이용함으로써, 정전압 발생회로에 음전압 발생회로 자체의 변동 영향을 작게 할 수 있다.
또, 상기 제1 및 제2 반도체 집적회로에 있어서, 상기 제1 비교기는 제1 내지 제3 차동 증폭기를 구비하고, 상기 제1 차동 증폭기의 한쪽의 입력단자에는 상기 측정 전압이 공급되고, 그 다른 쪽의 입력 단자에는 접지 전압이 공급되고, 상기 제2 차동 증폭기의 한쪽의 입력단자에는 접지 전압이 공급되고, 그 다른 쪽의 입력 단자에는 상기 측정 전압이 공급되고, 상기 제3 차동 증폭기의 한쪽의 입력단자에는 상기 제1 차동 증폭기의 출력 전압이 공급되고, 그 다른 쪽의 입력 단자에는 상기 제2 차동 증폭기의 출력 전압이 공급되고, 상기 제1과 제2 차동 증폭기의출력 전압을 서로 역상으로 하는 것이 바람직하다.
이 구성에 의하면, 제1 비교기를 단체가 아니라 세 개의 차동 증폭기의 조합에 의해 실현함으로써, 음전압 발생회로의 전압 변동에 대해 고속인 출력을 차지 펌프부에 보낼 수 있게 된다. 구체적으로는, 메모리 용량이 커진 경우, 음전압의 변동은 작아지는데, 메모리 용량이 작은 것밖에 구비되지 않은 경우는, 전압 변동이 크고, 신속한 응답이 요구된다. 상기 회로 구성에 의해, 메모리 용량의 변화에 대해 전압 검지부는 미소한 전압 변화에 대해, 고속인 응답을 실현할 수 있기 때문에, 메모리 용량에 대한 음전압 변동의 의존성을 작게 할 수 있다.
또, 상기 제1 및 제2 반도체 집적회로에 있어서, 상기 정전압 발생회로는 전류 미러 회로를 구성하는 트랜지스터의 사이즈를 변화시켜, 출력 전류값을 변화시킴으로써 출력 전압의 조정을 행하는 제1 전압 조정수단을 구비하고, 상기 측정 전압 발생회로는 상기 저항 수단의 저항값을 변화시킴으로써 측정 전압을 변화시키는 제2 전압 조정수단을 구비하는 것이 바람직하다.
이 구성에 의하면, 정전압 발생회로와 저항기 각각에 독립하여 전압 조정 수단을 설치함으로써, 프로세스 조건의 변화에 대해 일정한 음전압 출력이 보증되고, 또 회로 검사 및 조정이 용이해진다.
또, 상기 저항 수단은 각각이 직렬로 접속된 제1 내지 제n의 저항기를 포함하고, 상기 제2 전압 조정 수단은 각각이 상기 제1 내지 제n 저항기와 병렬로 접속된 제1 내지 제n 퓨즈를 구비하여, 상기 제1 퓨즈와 병렬로 접속된 제1 저항기의 저항값을 R로 한 경우, 제n 퓨즈와 병렬로 접속된 제n 저항기의 저항값이 R의 2(n-1)배로 설정되고, 상기 제2 전압 조정수단은 상기 제1 내지 제n 퓨즈의 적어도 하나가 절단됨으로써, 저항값의 증가분을 R1 내지 R1의 2(n-1)배까지 변화시킴으로써, 상기 측정 전압을 변화시키는 것이 바람직하다.
이 구성에 의하면, 각 저항기에 병렬 접속된 퓨즈로 조정할 수 있는 저항값을 최소 스텝의 2의 거듭 제곱으로 설정함으로써, 퓨즈의 개수가 n개인 경우, 전압의 변화폭을 최소 스텝의 0배로부터 2(n-1)배까지 조정할 수 있게 된다.
또, 상기 제1 및 제2 반도체 집적회로에 있어서, 상기 전압 검지부의 상기 제1 비교기는, 상기 전압 검지부에서의 상기 제1 비교기보다도 전단의 회로로 이용하는 트랜지스터보다도 두꺼운 게이트 산화막을 가지는 트랜지스터로 이루어진 것이 바람직하다.
이 구성에 의하면, 제1 비교기에 입력되는 전압이 급격히 변동한 경우에서도, 트랜지스터 소자의 절연 파괴를 방지할 수 있다.
또, 상기 제1 및 제2 반도체 집적회로에서, 상기 전압 검지부의 상기 출력 버퍼 회로는 처음 단의 인버터가 다른 단의 인버터보다도 두께운 게이트 산화막을 가지는 트랜지스터로 이루어지는 다수단의 인버터를 구비하는 것이 바람직하다.
이 구성에 의하면, 전압이 완만하게 변화하는 처음 단의 인버터에 대해서는 두꺼운 게이트 산화막을 가지는 트랜지스터를 이용하여, 게이트의 용량 부하를 저감시키는 한편, 전압이 충분히 빨리 변화하는 두 단째 이하의 인버터에 대해서는 처음 단보다도 얇은 게이트 산화막을 가지는 트랜지스터를 이용하여, 회로 전체의응답 속도를 향상시킬 수 있다.
또, 상기 제1 반도체 집적회로에 있어서, 상기 기능 블록은 각각 다른 기능을 가지는 다수의 기능 블록으로 이루어지고, 상기 음전압 발생회로는, 상기 다수의 기능 블록의 각각에 공급하는 다른 소정의 음전압을 발생하는 다수의 음전압 발생회로로 이루어지고, 상기 다수의 음전압 발생회로 각각에 공통의 정전압 발생회로를 구비하는 것이 바람직하다.
또는, 상기 기능 블록은 각각 다른 기능을 가지는 다수의 기능 블록으로 이루어지고, 상기 음전압 발생회로는 상기 다수의 기능 블록 각각에 공급하는 소정의 음전압을 발생하는 적어도 하나의 음전압 발생회로로 이루어지고, 상기 반도체 집적회로는 또 상기 다수의 기능 블록의 각각에 공급하는 소정의 정전압을 발생하는 적어도 하나의 정전압 발생회로와, 상기 적어도 하나의 음전압 발생회로 및 상기 적어도 하나의 정전압 발생회로의 각각에 공통의 정전압 발생회로를 구비하는 것이 바람직하다.
상기 구성에 의하면, 시스템(LSI)으로서 집적해야 할 회로 규모가 커지게 되어, 기능 블록의 종류가 다양한 경우에서도, 회로 배치의 자유도를 높일 수 있는 동시에, 레이 아웃 면적을 저감할 수 있다.
상기의 목적을 달성하기 위해, 본 발명에 관한 반도체 집적회로의 제1 검사방법은, 상기 제1 또는 제2 반도체 집적회로의 검사방법에 있어서, 상기 기능 블록 또는 메모리 블록에 소정의 전압을 외부로부터 인가하여 검사를 행하고, 상기 검사의 결과에 따라 기능 블록 또는 메모리 블록의 양부(良否) 판정을 행하여, 양품으로 판정된 기능 블록 또는 메모리 블록에 대해서만 상기 음전압 발생수단으로부터 소정의 음전압을 공급하는 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 반도체 집적회로의 제2 검사방법은, 상기 제1 또는 제2 반도체 집적회로의 검사방법에 있어서, 상기 기능 블록 또는 메모리 블록에 상기 음전압 발생회로에서 출력가능한 소정의 전압을 외부로부터 인가하여 검사를 행하여, 상기 검사의 결과에 따라 기능 블록 또는 메모리 블록의 양부 판정 및 기능 블록 또는 메모리 블록의 동작 조건을 최량(最良)으로 하는 전압 조건의 기록을 행하여, 양품이라고 판정된 기능 블록 또는 메모리 블록에 대해서만 상기 전압 조건에 출력 전압을 조정한 상기 음전압 발생회로를 접속하여, 음전압을 공급함으로써 기능 블록 또는 메모리 블록의 검사 항목을 행하는 것을 특징으로 한다.
상기 제1 및 제2 검사방법에 의하면, 특히 메모리의 검사에 있어서, 포즈 타임 등의 메모리 소자의 특성 검사를 미리 실행하여, 그 검사 결과가 규격 내에 있는 회로만을 검사의 대상으로 함으로써, 모든 회로를 검사하는 검사 수법과 비교하여, 검사의 대상이 되는 회로의 개수를 저감할 수 있게 되어, 검사 시간을 단축할 수 있다.
상기 목적을 달성하기 위해, 본 발명에 관한 기록장치는, 상기 제1 또는 제2 반도체 집적회로를 가지는 기록장치에 있어서, 광 및 자기의 적어도 하나를 이용한 기록 수단을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 통신 기기는, 상기 제1 또는제2 반도체 집적회로를 구비한 것을 특징으로 한다.
상기 구성에 의하면, 음전압 발생회로의 적용에 의해, DRAM 데이터 유지시간 즉 포즈 타임을 크게 할 수 있기 때문에, 리프레시 동작 주기를 길게 할 수 있게 되어, DRAM의 소비 전력을 저감하여 안정된 회로 동작을 실현할 수 있다.
도 1은 본 발명의 제1 실시형태에 의한 반도체 집적회로에 포함되는 음전압 발생회로의 구성예를 도시한 블록도,
도 2는 전압 검지부(1-B)의 개략 구성예를 도시한 회로도,
도 3은 정전압 발생회로(1-B)와 전압 공급회로(1-B2)의 구성을 도시한 회로도,
도 4는 정전압 발생회로(1-B1)의 상세 구성을 도시한 회로도,
도 5는 측정 전압 발생회로(1-B3)의 상세 구성을 도시한 회로도,
도 6은 차동 증폭기(AMP12)의 구성을 등가적으로 도시한 회로도,
도 7은 차동 증폭기(AMP12)의 상세 구성을 도시한 회로도,
도 8은 출력 버퍼 회로(1-B4')의 상세 구성을 도시한 회로도,
도 9는 본 발명의 제2 실시형태에 의한 반도체 집적회로에 포함되는 음전압 발생회로의 부분 구성예를 도시한 블록도,
도 10은 본 발명의 제3 실시형태에 의한 반도체 집적회로에 포함되는 음전압발생회로의 부분 구성예를 도시한 블록도,
도 11은 DRAM 메모리 셀부의 회로 구성도,
도 12는 메모리 셀 트랜지스터의 구조를 도시한 단면도,
도 13a는 메모리 셀 트랜지스터의 리크 전류(I(off))의 기판 전압(VBB) 의존성을 도시한 그래프,
도 13b는 메모리 셀 트랜지스터의 리크 전류(I(leak))의 기판 전압(VBB) 의존성을 도시한 그래프,
도 14는 종래의 음전압 발생회로의 구성을 도시한 블록도,
도 15는 종래의 전압 검지부(15-B)의 상세 회로도,
도 16a는 종래의 음전압 발생회로에서의 음전압(VBB)의 전원 전압(VDD) 의존성을 도시한 그래프,
도 16b는 종래의 메모리에서의 포즈(pause) 타임의 전원 전압(VDD) 의존성을 도시한 그래프,
도 17은 본 발명을 적용한 기록장치 시스템의 일례를 도시한 개략 블록도,
도 18은 본 발명을 적용한 통신기기 시스템의 일례를 도시한 개략 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
15-A : 기판 전압 발생부(차지 펌프부)
15-B : 전압 검지부 15-A1 : 자여(自勵) 발진 회로
15-A2 : 타이밍 생성 논리회로 15-A3 : 차지 펌프 회로
1-B : 전압 검지부 1-B1 : 정전압 발생회로
1-B2 : 전압 공급회로 1-B3 : 측정 전압 발생회로
1-B4 : 출력부 1-B4' : 출력 버퍼회로
AMP11 : 차동 증폭기 AMP12 : 차동 증폭기
TP11 : P채널 트랜지스터 TN152 : 채널 트랜지스터
R1', R2' : 가변 저항기 I157, I158, I159 : 인버터
이하, 본 발명의 적합한 실시형태에 대해서, 도면을 참조하면서 설명한다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태에 의한 반도체 집적회로에 포함되는 음전압 발생회로의 구성예를 도시한 블록도이다.
도 1에서, 음전압 발생회로는 음전압 발생부(1-A(차지 펌프부))와 전압 검지부(1-B)로 구성되어 있고, 음전압 발생부(1-A)는, 전압 검지부(1-B)로부터 공급되는 제어신호(BBOE)에 의해 동작 제어되어, 기능 블록을 구성하는 트랜지스터의 기판 전압(VBB)을 소정의 음전압으로 유지한다. 여기에서, 음전압 발생부(1-A)는, 전압 검지부(1-B)로부터 공급되는 제어신호(BBGOE)가 논리 「H」레벨인 기간 동작하는 자여 발생회로(1-A1)와, 타이밍 생성회로(1-A2)와, 음전압 생성을 위한 차지 펌프 회로(1-A3)로 구성된다.
전압 검지부(1-B)는 정전압 발생회로(1-B1)와, 전압 공급회로(1-B2)와, 측정 전압 발생회로(1-B3)와, 출력부(1-B4)로 구성된다.
도 2는 전압 검지부(1-B)의 개략 구성예를 도시한 회로도이다.
도 2에서, 전압 공급회로(1-B2)는 차동 증폭기(AMP11)(제2 비교기) 및 P채널트랜지스터(TP11)로 이루어지고, 정전압 발생회로(1-B1)로부터의 정전압을 받아 그 전압을 복제한다.
측정전압 발생회로(1-B3)는, 가변 저항기(R1', R2')로 이루어지고, 전압 공급회로(1-B2)로부터 출력되는 소정의 정전압과 음전압 발생부(1-A)로부터의 기판 전압(VBB)을 분압하여, 전압(REFV0)으로서 출력한다.
출력부(1-B4)는, 측정전압 발생회로(1-B3)로부터 출력되는 전압(REFV0)을 참조전압인 접지 전압(VSS)과 비교하여 대소 관계를 판별하는 차동 증폭기(AMP12)(제1 비교기)와, 출력 버퍼회로(1-B4')로 구성된다. 출력 버퍼회로(1-B4')는 완만하게 변화하는 차동 증폭기(AMP12)의 출력신호(M22)를 증폭하여, 제어신호(BBGOE)를 생성하기 위한 인버터 열(INV11, INV12, INV13), 버퍼(BUF14)와, INV13의 출력을 게이트에 인가함으로써, 「H」레벨로부터 「L」레벨로의 변화와, 「L」레벨로부터 「H」레벨로의 변화에 대한 응답에 차를 발생시켜, 히스테리시스 특성을 생성하는 P채널 트랜지스터조(組)(TP12)에 의한 슈미트 트리거 회로로 구성된다.
도 3은 도 1에 도시한 정전압 발생회로(1-B)와 정전압 공급회로(1-B2)의 구성을 도시한 회로도이다. 또, 도 3에서 정전압 발생회로(1-B1)를 구성하는 N채널 트랜지스터(T4, T5)에 접속되어, 트랜지스터 사이즈 변경에 의한 전류 조정으로 출력 조정을 행하는 부분에 대해서는 설명의 편의상 삭제하지만, 도 4에 기재가 있어 뒤에 설명한다.
도 3에서, 정전압 발생회로(1-B1)에서의 P채널 트랜지스터(T1, T2), 또 N채널 트랜지스터(T4, T5)는, 각각 같은 게이트 폭 및 게이트 길이로 전류 미러 회로를 구성하고 있다. 여기에서는, P채널 트랜지스터(T1, T2)의 게이트 폭을 WP1, 게이트 길이를 LP1로 하고, N채널 트랜지스터(T4, T5)의 게이트 폭을 WN1, 게이트 길이를 LN1로 하고, P채널 트랜지스터(T1)와 N채널 트랜지스터(T4)를 포함하는 경로를 흐르는 전류를 I1, P채널 트랜지스터(T2)와 N채널 트랜지스터(t5)를 포함하는 경로를 흐르는 전류를 I2로 하면, P채널 트랜지스터(T1)와 N채널 트랜지스터(T5)에 대해서, 각각 이하의 관계식이 성립한다.
I1 = -(β/2)·(WP1/LP1)·(V1-VTP)2
I2 = (β/2)·(WN1/LN1)·(V3-VTN)2
단, 상기의 식에서는 P채널 트랜지스터의 임계값 전압을 VT로 한 경우, VTP = VT + VDD라 정의하기로 한다.
또, 저항(R0)에 대해서는, R0·I2 = VDD-V4가 되므로, 전원 전압(VDD)의 상승에 따라, 전류(I2)는 증가하려고 한다. N채널 트랜지스터(T5)에 흐르는 전류의 관계를 고려하면, T5의 드레인 및 게이트 전압(V3)은 상승하게 되어, 트랜지스터(T6, T7, T8)의 경로를 흐르는 전류(I3)는 감소하는 경향을 나타낸다. 전류(I3)가 감소하면, T8의 전류의 관계에 의해 전압(V7)이 상승하고, T11 및 T12의 경로를 흐르는 전류(I4)가 감소하게 된다. 전류(I4)가 감소하면, T12에 대한 전류의 관계로부터 전압(V5)이 감소하게 되어, 그 결과 전류(I1)가 감소한다. 전류(I1)의 감소는 T1을 흐르는 전류의 관계로부터 전압(V1)의 상승을 초래함으로써, 전류(I2)를 감소시키는 방향으로 작동한다.
이상을 종합하면, 전류 미러 회로와 전압을 제어하는 트랜지스터(T11, T12)의 작용에 의해, 전원 전압(VDD)의 증가 및 감소에 대한 시스템 전체의 전류 및 전압의 변화를 소멸하는 방향으로 작용하고, 전압(V7)이 안정하기 위해 T9 및 T10을 흐르는 전류는 일정하게 되고, 정전압 발생회로(1-B1)의 출력전압(V9)은 P채널 트랜지스터(T10)의 사이즈로 결정되는 일정한 값이 된다.
정전압 발생회로(1-B1)에서 생성되는 일정한 전압(V9)은 전압 공급회로(1-B2)의 차동 증폭기(AMP11)의 반전 입력단자에 인가되어 있고, 차동 증폭기(AMP11)의 출력을 P채널 트랜지스터(TP11)의 게이트 단자에 접속하고, 드레인을 전원 전압(VDD)에 접속하고, 소스를 출력(STDVOUT) 및 차동 증폭기(AMP11)의 정전 입력단자에 접속하여 귀환시킴으로써, 입력단자(V9)와 같은 출력(STDVOUT)이 복제된다.
다음에, 도 4를 이용하여, 정전압 발생회로(1-B1)에서의 제1 전압 조정 수단에 대해 설명한다.
도 4는 정전압 발생회로(1-B1)의 상세 회로도이다.
정전압 발생회로(1-B1)는 도 4에 도시한 바와 같이, 전류 미러 회로의 좌우에, 각각 3개씩 퓨즈(FUSE4TA, FUSE4TB, FUSE4TC)와, 퓨즈(FUSE5TA, FUSE5TB, FUSE5TC)를 구비하고 있고, 미절단 상태에서는, 트랜지스터(T4+T4A+T4B+T4C)와, 트랜지스터(T5+T5A+T5B+T5C)로 기능하는 트랜지스터를, 퓨즈의 절단에 의해 사이즈를 변화시킴으로써 좌우의 전류를 변화시키고, 안정점에서의 전압(V5, V7)을 변화시킴으로써, 전압 조정을 행할 수 있는 기능을 가지고 있다.
전류 미러 회로의 우측 트랜지스터(T5A, T5B, T5C)의 드레인 단자에 각각 구비된 세 개의 퓨즈(FUSE5TA, FUSE5TB, FUSE5TC)를 절단함으로써, 전류(I2)에 대한 전류(I3)의 비율을 증가시키는 작동이 있기 때문에, 전류(I3)의 증가에 의해 전압(V7)은 하강하고, 트랜지스터(T9, T10)를 흐르는 전류가 증가하기 때문에, 출력 전압(V9)은 상승한다.
한편, 전류 미러 회로의 좌측에서의 트랜지스터(T4A, T4B, T4C)의 드레인 단자에 각각 구비된 세 개의 퓨즈(FUSE4TA, FUSE4TB, FUSE4TC)를 절단한 경우, 전류(I2)에 대한 전류(I1)의 비율이 감소하기 때문에, 전류(V1)는 미절단 상태에 비해 높은 레벨에서 안정되고, 전류(I2)도 감소하기 때문에 안정 상태에서의 전압(V7)은 상승하고, 출력 전압(V9)는 하강한다.
다음에, 도 5를 이용하여 측정 전압 발생회로(1-B3)에서의 제2 전압 조정수단에 대해서 설명한다.
도 5는 측정 정압 발생회로(1-B3)를 구성하는 가변 저항기(R1', R2')의 구성을 도시한 회로도이다.
도 5에서, 퓨즈(FUSE1, FUSE2, FUSE3)가 각각 병렬 접속된 저항기(RTRIM1, RTRIM2, RTRIM3)는 저항기(RTRIM2)의 저항값이 저항기(RTRIM1)의 저항값(R1)의 두 배로, 저항기(RTRIM3)의 저항값이 RTRIM1의 저항값(R1)의 네 배로 설정되어 있다.
마찬가지로, 퓨즈(FUSE4, FUSE5, FUSE6)가 각각 병렬 접속된 저항기(RTRIM4, RTRIM5, RTRIM6)는 저항기(RTRIM5)의 저항값이 저항기(RTRIMI4)의 저항값(R4)의 두배로, 저항기(RTRIM6)의 저항값이 RTRIM4의 저항값(R4)의 네 배로 설정되어 있다.
이에 따라, 최소로 R1, R4, 최대로 7×R1, 7×R4만큼의 저항값의 설정, 따라서 전압 설정을 각각의 퓨즈에서 8정도, 합계 16정도 행하는 것이 가능하게 된다.
저항기에 의한 전압 설정은, 온도나 프로세스 조건 등에서 받는 특성 변화의 영향이 작기 때문에, 미리 목표 설정 전압과의 차로부터 잘라야 할 퓨즈를 특정하는 것이 가능하여, 설정에 필요한 시간을 단축하는 것이 가능하다.
다음에, 도 6을 이용하여 차동 증폭기(AMP12)(제1 비교기)의 동작의 개략에 대해서 설명한다.
도 6은 차동 증폭기(AMP12)의 등가 회로도이다. 도 6에 도시한 바와 같이, 차동 증폭기(AMP12)는, AMP12A, AMP12B, AMP12C 세 개의 차동 증폭기에 의해 구성된다.
AMP12A의 반전 입력단자에는 정전압(STDVOUT)과 음전압(VBB)으로부터 분압된 전압(REFV0)이 인가되고, 그 정전 입력단자에는 접지 전압(VSS)이 인가된다. 또, AMP12B의 정전 입력단자에는 측정 전압(REFV0)이 인가되고, 그 반전 입력단자에는 접지 전압(VSS)이 인가된다. AMP12A의 출력을 AMP12C의 정전 입력단자에, AMP12B의 출력을 AMP12C의 반전 입력단자에 인가함으로써, REFV0>VSS의 경우는, AMP12C의 출력(M22)의 전압 레벨이 하강하고, REFV0<VSS의 경우는, AMP12C의 출력(M22)의 전압 레벨이 상승하게 된다. 따라서, 차동 증폭기(AMP12) 전체로서는, REFV0를 반전 입력단자에, VSS를 정전 입력단자에 인가하는 구성과 등가가 된다.
다음에, 도 7을 이용하여, 차동 증폭기(AMP12)의 동작의 상세에 대해서 설명한다.
도 7은 차동 증폭기(AMP12)의 상세 회로도이다.
도 7에서, AMP12A, AMP12B는 각각 같은 능력, 특성을 구비시키기 위해, 대응하는 트랜지스터가 같은 사이즈로 구성되어 있다. AMP12A, AMP12B, AMP12C 각각의 전류원을 구성하는 트랜지스터(TP12A1, TP12B1, TP12C1)의 게이트에, 도 3에 도시한 정전압 발생회로(1-B1)의 전류 미러 회로에서 생성되는 전압(V1)이 입력되어 있다.
AMP12A에서는, 측정 전압(REFV0)의 전압 레벨이 상승한 경우, TP12A3을 흐르는 전류가 감소하고, 그 감소분만큼 TP12A2를 흐르는 전류가 증가한다. 여기에서, TN12A4, TN12A5는 전류 미러 회로를 구성하고 있고, TN12A4를 흐르는 전류 즉 TN12A2를 흐르는 전류가 증가하여, 그 증가분만큼 TN12A5를 흐르는 전류가 감소한 경우, 출력(M14)의 전압 레벨이 하강하는 방향으로 상태가 천이한다. 한편, 측정 전압(REFV0)의 전압 레벨이 하강한 경우는, 반대로 출력(M14)의 전압 레벨이 상승하는 방향으로 상태가 변화한다.
또, AMP12B에서는 측정 전압(REFV0)은 TP12B2의 게이트에 입력되어 있기 때문에, 측정 전압(REFV0)의 전압 레벨의 상승에 따라, 출력(M17)의 전압 레벨은 상승하고, 반대로 측정 전압(REFV0)의 전압 레벨의 하강에 의해 출력(M17)의 전압 레벨은 하강한다.
따라서, AMP12C에서는 AMP12A와 AMP12B의 출력 결과로부터 측정 전압(REFV0)의 상승에 따라, 출력(M22)의 전압 레벨은 상승하고, 측정 전압(REFV0)의 하강에 따라, 출력(M22)의 전압 레벨은 하강한다.
여기에서, 본 실시형태에 의하면, 트랜지스터(TP12A2, TP12B3)의 게이트에는 각각 접지 전압(VSS)이 접지되기 때문에, 정전압원에서 생성되는 전압과 달리, 프로세스 조건의 영향을 받지 않아, 차동 증폭기(12)에서 항상 안정된 전압 비교가 가능하게 된다.
또, 음전압(VBB)의 변화가 급준한 경우에, 트랜지스터 소자의 절연 파괴를 방지하기 위해, AMP12를 구성하는 회로는 다른 회로보다도 두꺼운 게이트 산화막을 가지는 트랜지스터에 의해 구성되어 있다.
도 8은 도 1에 도시한 출력부(1-B4) 중, 차동 증폭기(AMP12)의 출력(M22)을 받아, 제어신호(BBGOE)를 생성하는 출력 버퍼단의 구성을 도시한 상세 회로도이다.
도 8에서, 차동 증폭기(AMP12)의 출력(M12)은 완만하게 변화하기 때문에, M22을 받는 처음 단의 인버터(INV11)에서는, 다른 단의 인버터(INV12, INV13) 및 버퍼(BUF14)를 구성하는 트랜지스터 및 P채널 트랜지스터조(TP12)보다도 두꺼운 게이트 산화막을 가지는 트랜지스터를 이용함으로써, 게이트의 용량 부하를 저감하여, 응답 속도의 지연의 영향을 경감하고 있다.
처음 단의 인버터(INV11)는, 8개의 N채널 트랜지스터(TN111∼TN118)와, 8개의 P채널 트랜지스터(TP111∼TP118)로 구성되고, TN111 및 TN112를 N채널측으로, TP111∼TP115를 P채널측으로 기능시키고 있고, 나머지 트랜지스터는 최상층의 배선 마스크를 변경함으로써, INV11의 스위칭 레벨을 조정 가능하게 하기 위해, 예비로설치되어 있다.
P채널 트랜지스터조(TP12)는, INV(12)의 스위칭 레벨에 히스테리시스 특성을 가지게 하기 위해 이용하는 것으로, M25의 전압 레벨을 하강하고자 한 경우에는, TP12 내의 TP121를 흐르는 전류가 증가함으로써, M24의 전압 레벨을 결정하는 INV12의 스위칭 레벨은 상승하고, M25의 전압 레벨은 하강하여 「L」레벨에 근접하고자 하는 전압 변화를 저지하도록 작용한다. 여기에서는, TP121만을 기능시키고 있고, 다른 네 개의 트랜지스터(TP122∼TP125)는 최상층 마스크로 사용하는 트랜지스터의 개수를 변화시킴으로써, 히스테리시스의 폭을 변화시키기 위해, 예비로 설치되어 있다.
버퍼(BUF14)에서는 제어신호(BBGOE)를 공급하는 음전압 발생부(1-A)의 트랜지스터에 대해, 충분한 출력 전류를 확보하기 위해, 트랜지스터(TP141, TN141)에 비해, 큰 게이트 폭을 가지는 트랜지스터(TP142, TN142)를 이용한다.
상기와 같이, 본 실시형태에 의하면, 정전압 발생회로(1-B1)의 출력 전압을 기판에 인가하는 음전압(VBB)에 대한 참조 전압으로 이용함으로써, 기판 전압의 전원 전압 의존성을 없애는 동시에, 기판 전압의 검출에 이용하는 차동 증폭기의 기준 전압을 접지 전압(VSS)에 설정함으로써, 전원 전압이나 환경 온도의 변동, 프로세스 조건 등의 어떤 것에 대해서도 안정된 음전압(VBB)을 메모리 셀 트랜지스터 기판에 공급하는 것이 가능하게 된다.
또, 두 개의 전압 조정 수단을 정전압 발생회로(1-B1)와 측정 전압 발생회로(1-B3)의 두 지점에 독립하여 구비함으로써, 정전압 발생회로(1-B1)의 정전압을 적정한 값으로 출력하기 위한 조정을 행한 후, 측정 전압 발생회로(1-B3)에 의해, 그 적정한 정전압과 음전압(VBB)으로부터 분압되는 전압을 변화시켜, 제어신호(BBGOE)의 최적 설정을 행하는 것이 가능하게 된다.
(제2 실시형태)
도 9는 본 발명의 제2 실시형태에 의한 반도체 집적회로에 포함되는 음전압 발생회로의 부분 구성예를 도시한 블록도이다.
도 9에 도시한 바와 같이, 본 실시형태에서는, 차동 증폭기(AMP11) 및 P채널 트랜지스터(TP11)로 구성되는 제1 전압 공급회로(1-B2)와, 차동 증폭기(AMP11B) 및 P채널 트랜지스터(TP11B)로 구성되는 제2 전압 공급회로(1-B2')에 공통의 정전압 발생회로(1-B1)를 이용함으로써, 제1 제어신호(BBGOE1)와 제2 제어신호(BBGOE2)를 출력할 수 있는 다수의 전압 검지부가 구성되어 있다.
먼저, 제1 전압 검지부로부터의 제1 제어신호(BBGOE1)에 의해 제어되는 제1 음전압을 VBB1, 제1 전압 검지부에서 이용하는 정전압 출력을 STDVOUT1로 한 경우, AMP12의 반전 입력단자에 인가되는 전압(REFV0)이 정전 입력단자에 인가되는 접지 전압(VSS)과 같아지게 되었을 때, 즉 REFV0 = 0V에서 제어 시스템이 안정되기 때문에, 제1 음전압(VBB1)은 이하의 식으로 나타낼 수 있다.
VBB1 = -(R2'/R1')·STDVOUT1
다음에, 제2 전압 검지부로부터의 제2 제어신호(BBGOE2)에 의해 제어되는 제2 음전압을 VBB2, 제2 전압 검지부에서 이용하는 정전압 출력을 STDVOUT2로 한 경우, AMP212의 반전 입력단자에 인가되는 전압(REFV1)이 정전 입력단자에 인가되는 접지 전압(VSS)과 같아지게 되었을 때, 즉 REFV1 = OV에서 제어 시스템이 안정되기 때문에, 제2 음전압(VBB2)은 하기의 식으로 나타낼 수 있다.
VBB2 = -(R4'/R3')·STDVOUT2
이와 같이, 제1 음전압(VBB1)과 제2 음전압(VBB2)은 각각 R1' 과 R2'의 저항비, R3'과 R4'의 저항비에 의해 결정된다.
본 실시형태에 의하면, DRAM의 메모리 셀 이외에 음전압이 필요한 회로가 집적 회로 중에 포함되었을 때에, 다수의 전압 검지부에서 정전압 발생회로를 공용함으로써, 레이아웃 면적을 저감할 수 있게 된다.
(제3 실시형태)
도 10은 본 발명의 제3 실시형태에 의한 반도체 집적회로에 포함되는 음전압 발생회로의 부분 구성예를 도시한 블록도이다.
도 10에 도시한 바와 같이, 본 실시형태에서는 차동 증폭기(AMP11) 및 P채널 트랜지스터(TP11)로 구성된 제1 전압 공급회로(1-B2)에 의해 복제되는 일정한 전압(STDVOUT1)과 음전압(VBB)으로부터 제어신호(BBGOE)를 생성하는 제1 전압 검지부에 더해, 차동 증폭기(AMP11C) 및 P채널 트랜지스터(TP11C)로 구성된 제3 전압 공급회로(1-B2')에 의해 복제되는 일정한 전압(STDVOUT3)과, 차동 증폭기(AMP312)의 정전 입력단자에 공급되는 전압(VMEASURE)로부터 제어신호(CTRLOUT)를 생성할 수 있는 제3 전압 검지부가 구성되어 있다.
여기에서는, 전압(VMEASURE = (R6 / (R5 + R6))·STDVOUT3)이 인가된 경우에, 제어신호(CTRLOUT)에 의한 제어가 가능하게 된다. 일례로서는 제3 전압 검지부는 제어신호(CTRLOUT)에 의해 승압 전원 전압(VPP)을 검지하는 회로로서 기능시킬 수 있다.
이와 같이, 정전압 발생회로의 출력(V9)을 직접 이용하지 않고, 전압을 복제시켜 이용함으로써, 다수의 전압 검지부를 독립하여 기능시킬 수 있게 된다.
본 발명의 실시형태에 의한 음전압 발생회로의 검사 항목으로서, 소자 제작 프로세스의 조건 등에 의해 정전압 발생회로의 출력 변동을 억제하기 위해, 퓨즈에 의한 출력 전압의 조정이 필요하게 되기 때문에, 동일 웨이퍼 상에 제작된 반도체 집적회로의 검사로서는, 전체 수를 검사하는 것보다도, 미리 양부 판정을 행한 후에, 음전압 발생회로의 검사를 행하는 것이 검사 시간의 단축에 유용하다.
DRAM에서는 이 음전압 발생회로의 적용 회로 블록은 메모리 셀이고, 그 특성의 양부는 메모리 셀의 포즈 타임 측정에 따라 행해진다.
따라서, 이와 같은 것을 고려한 검사 프로그램의 알고리즘의 일례로서는, 다음에 도시한 바와 같은 흐름이 된다.
(1) 음전압 발생회로와는 독립된 입력단자로부터 메모리 셀의 기판 영역에 음의 전압을 입력하고, 포즈 타임의 측정을 웨이퍼 상의 반도체 집적회로에 각각 구비된 DRAM에 대해 실행한다. 또, 동시에 포즈 타임이 최대가 되는 기판 전압의 값을 각각의 회로에 대해 기록해 둔다.
(2) 포즈 타임 측정 결과가 규격을 만족하는 회로에 대해, 양품 선별을 행하여, 양품이라고 판정된 회로에 대해서만, 음전압 발생회로의 검사를 행한다.
(3) 음전압 발생회로의 출력 전압이 미리 외부 전압입력에 의해 행한 포즈타임 검사에서의 기판 전압의 값과 다른 경우에는, 회로 내에 구비된 퓨즈를 이용하여 상기 기판 전압과 같은 값이 출력되도록 출력 전압의 조정을 행한다.
(4) 이하, DRAM의 기능 테스트는 포즈 타임이 규격을 만족하는 회로에서, 상기 음전압 발생회로의 전압 조정을 행한 것에 대해서만 실시한다.
이와 같이, 양품이라고 판정된 회로에 대해서만 음전압 발생회로의 검사를 행함으로써, 검사 시간을 단축할 수 있는 동시에, 각각의 회로에 대해 포즈 타임을 최대로 할 수 있는 음전압 출력의 조정을 행할 수 있기 때문에, 메모리의 성능을 최대한으로 활용할 수 있는 설정에 의한 검사 수법이 제공된다.
이상 설명한 바와 같이, 본 발명에 의하면, 전원 전압이나 환경조건의 변동, 프로세스 조건 등에 의하지 않고, 안정된 음전압을 메모리 셀 트랜지스터 기판에 공급할 수 있는 음전압 발생회로를 용이하게 실현하고, 메모리 셀 트랜지스터의 리크 전류가 최소가 되는 조건을 유지하여, 메모리의 데이터 유지시간을 충분히 확보할 수 있게 하는 동시에, 저소비 전력화를 도모함으로써 휴대용의 기록장치나 통신 기기 등에 적용했을 때에, 특히 효과를 발휘시키는 것이 가능해진다.
도 17 및 도 18은 각각 본 발명을 적용한 기록장치 시스템 및 통신 기기 시스템의 일례의 개략 블록도이다.
도 17에서, 기록 장치 시스템은 광 또는 자기, 또는 이들의 조합에 의해 독출 또는 기입 동작을 행하는 것이다. 도 17을 참조하여, 독출 동작에 대해서 설명하는데, 기록 장치 시스템은 기록매체(17-A), 신호 처리부(17-B), 본 발명에 의한 다이나믹 랜덤 엑세스 메모리(17-C) 및 데이터 입출력부(17-D)로 구성된다.
여기에서, 신호 처리부(17-B)는 기록매체(17-A)로부터의 정보를 신호로 취득하여, 내부에 구비한 아날로그·디지털 신호 처리를 행함으로써, 정보의 독출을 행하는 것이다. 독출된 신호는 온도 조건 등의 변화에 의해, 신호 강도가 불충분해지는 경우가 있어, 에러 정정 부호에 의해 기대값과의 비교를 행하여, 올바른 데이터가 데이터 입출력부(17-D)로부터 출력된다.
따라서, 기록 장치에는 실제로 기록 매체(17-A)로부터 독출된 데이터에 더해, 에러 정정에 필요한 정보가 필요하게 되고, 정정을 위한 데이터를 일시 기억시키기 위해, 다이나믹 랜덤 액세스 메모리(17-C)가 필요하게 된다.
또, 독출 동작의 엑세스 속도를 향상시키기 위해, 독출 데이터 및 에러 정정 처리를 행한 데이터를 일시 기억시키기 위해서도, 다이나믹 랜덤 액세스 메모리(17-C)가 이용된다.
도 18에서, 통신 기기 시스템은, 통신 매체(18-A), 변복조 회로(18-B), 신호 처리회로(18-C), 본 발명에 의한 다이나믹 랜덤 액세스 메모리(18-D) 및 입출력 회로(18-E)로 이루어진 회로 요소에 의해 구성된다. 통신 매체(18-A)로는 유선 또는 무선 중 어느 하나에 의해 원격지의 통신기기와의 접속이 이루어지는 것으로, 신호 강도의 감쇠에 의해, 변복조 회로(18-B)에서 정보에 결락이 일어나는 경우가 있다. 신호처리회로(18-C)는 변복조 회로(18-B)의 출력신호인 아날로그 신호를 디지털 신호로 변환하는 기능을 구비하고, 입출력 회로(18-E)로부터 얻어지는 출력 데이터는 디지털 데이터이다.
이 통신기기 시스템에 대해서도 마찬가지로, 결락한 정보를 보완할 목적 또는 정보 속도를 높이기 위해, 다이나믹 랜덤 액세스 메모리(18-D)가 이용된다.
본 발명에 의해, 다이나믹 랜덤 엑세스 메모리(17-C 또는 18-D)의 데이터 유지 특성을 향상시킴으로써, 기록 장치 또는 통신 기기의 데이터 처리 능력이 높아진다. 이와 동시에, 상기 다이나믹 랜덤 액세스 메모리의 리프레시 주기를 길게 하는 대응을 취할 수 있게 되기 때문에, 본 발명에 의해 다이나믹 랜덤 엑세스 메모리의 데이터 유지 특성을 개선하는 것은, 시스템의 소비 전력의 삭감에도 효과가 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 전원 전압이나 환경조건의 변동, 프로세스 조건 등에 의하지 않고, 안정된 음전압을 메모리 셀 트랜지스터 기판에 공급할 수 있는 음전압 발생회로를 용이하게 실현하고, 메모리 셀 트랜지스터의 리크 전류가 최소가 되는 조건을 유지하여, 메모리의 데이터 유지시간을 충분히 확보할 수 있게 하는 동시에, 저소비 전력화를 도모함으로써 휴대용의 기록장치나 통신 기기 등에 적용했을 때에, 특히 효과를 발휘시키는 것이 가능해진다.

Claims (20)

  1. 기능 블록과, 상기 기능 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지는 반도체 집적회로에 있어서,
    상기 음전압 발생회로는,
    전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와,
    상기 차지 펌프부의 출력 전압과 참조 전압을 비교하여, 그 비교결과를 상기 차지 펌프부에 출력하여, 상기 차지 펌프부의 출력 전압제어를 행하는 전압 검지부를 구비하고,
    상기 참조 전압으로서 접지 전압을 이용하는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 차지 펌프부는,
    상기 전압 검지부로부터의 출력 신호가 활성화 상태에 있는 기간만 소정의 펄스 신호를 발생하는 자여 발진기와,
    상기 자여 발진기로부터의 출력 펄스 신호를 타이밍 신호로 변환하는 타이밍 신호 발생회로를 구비하고,
    상기 전압 검지부는,
    정전압 발생회로와,
    상기 정전압 발생회로로부터의 출력 전압과 상기 차지 펌프부로부터의 출력 전압을 받아, 저항 수단에 의해 분압된 측정 전압을 발생하는 측정 전압 발생 회로와,
    상기 측정 전압 발생회로로부터의 측정 전압을 접지 전압과 비교하여 비교 결과를 출력하는 제1 비교기와,
    상기 제1 비교기로부터의 비교 출력을 증폭하여 상기 차지 펌프부에 출력하는 출력 버퍼 회로를 구비한 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서,
    상기 전압 검지부를 구성하는 트랜지스터 중, N채널 트랜지스터의 기판에 인가하는 전압을 모두 접지 전압으로 하는 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서,
    상기 전압 검지부는, 상기 정전압 발생회로와 상기 측정 전압 발생회로와의 사이에, 제2 비교기와 P채널 트랜지스터로 이루어진 전압 공급회로를 구비하고, 상기 전압 공급회로는,
    상기 정전압 발생회로로부터의 출력이 상기 제2 비교기의 반전 입력단자에 공급되고, 전원 전압이 상기 P채널 트랜지스터의 드레인 단자에 공급되고, 상기 제2 비교기의 출력이 상기 P채널 트랜지스터의 게이트 단자에 공급되고, 상기 P채널 트랜지스터의 소스 단자가 상기 제2 비교기의 정전 입력단자에 결합되고, 상기P채널 트랜지스터의 소스 단자로부터의 출력이 상기 측정 전압 발생회로에 결합되어 이루어지고, 상기 정전압 발생회로의 출력 전압에 따른 전압을 출력하는 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서,
    상기 기능 블록은 메모리 블록으로 이루어진 것을 특징으로 하는 반도체 집적회로.
  6. 제2항에 있어서,
    상기 제1 비교기는 제1 내지 제3 차동 증폭기를 구비하고,
    상기 제1 차동 증폭기의 한쪽의 입력단자에는 상기 측정 전압이 공급되고, 그 다른 쪽의 입력단자에는 접지 전압이 공급되고,
    상기 제2 차동 증폭기의 한 쪽의 입력단자에는 접지 전압이 공급되고, 그 다른 쪽의 입력단자에는 상기 측정 전압이 공급되고,
    상기 제3 차동 증폭기의 한 쪽의 입력단자에는 상기 제1 차동 증폭기의 출력 전압이 공급되고, 그 다른 쪽의 입력단자에는 상기 제2 차동 증폭기의 출력 전압이 공급되고, 상기 제1과 제2 차동 증폭기의 출력 전압을 서로 역상으로 한 것을 특징으로 하는 반도체 집적회로.
  7. 제2항에 있어서,
    상기 정전압 발생회로는, 전류 미러 회로를 구성하는 트랜지스터 사이즈를 변화시켜, 출력 전류값을 변화시킴으로써 출력 전압의 조정을 행하는 제1 전압 조정 수단을 구비하고, 상기 측정 전압 발생회로는 상기 저항 수단의 저항값을 변화시킴으로써 측정 전압을 변화시키는 제2 전압 조정 수단을 구비한 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서,
    상기 저항 수단은 각각이 직렬로 접속된 제1 내지 제n의 저항기를 포함하고, 상기 제2 전압 조정 수단은 각각이 상기 제1 내지 제n 저항기와 병렬로 접속된 제1내지 제n 퓨즈를 구비하고,
    상기 제1 퓨즈와 병렬로 접속된 제1 저항기의 저항값을 R로 한 경우, 제n 퓨즈와 병렬로 접속된 제n 저항기의 저항값이 R의 2(n-1)배로 설정되고, 상기 제2 전압 조정수단은 상기 제1 내지 제n 퓨즈의 적어도 하나가 절단됨으로써, 저항값의 증가분을 R 내지 R의 2(n-1)배까지 변화시킴으로써 상기 측정 전압을 변화시키는 것을 특징으로 하는 반도체 집적회로.
  9. 제2항에 있어서,
    상기 전압 검지부의 상기 제1 비교기는, 상기 전압 검지부에서의 상기 제1 비교기보다도 전단의 회로로 이용하는 트랜지스터보다도 두꺼운 게이트 산화막을가지는 트랜지스터로 이루어진 것을 특징으로 하는 반도체 집적회로.
  10. 제2항에 있어서,
    상기 전압 검지부의 상기 출력 버퍼회로는, 처음 단의 인버터가 다른 단의 인버터보다도 두꺼운 게이트 산화막을 가지는 트랜지스터로 이루어진 다수 단의 인버터를 구비하는 것을 특징으로 하는 반도체 집적회로.
  11. 제1항에 있어서,
    상기 기능 블록은 각각 다른 기능을 가지는 다수의 기능 블록으로 이루어지고, 상기 음전압 발생회로는, 상기 다수의 기능 블록의 각각에 공급하는 다른 소정의 음전압을 발생하는 다수의 음전압 발생회로로 이루어지고, 상기 다수의 음전압 발생회로의 각각에 공통의 정전압 발생회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  12. 제1항에 있어서,
    상기 기능 블록은 각각 다른 기능을 가지는 다수의 기능 블록으로 이루어지고, 상기 음전압 발생회로는 상기 다수의 기능 블록 각각에 공급하는 소정의 음전압을 발생하는 적어도 하나의 음전압 발생회로로 이루어지고, 상기 반도체 집적회로는 또 상기 다수의 기능 블록의 각각에 공급하는 소정의 정전압을 발생하는 적어도 하나의 정전압 발생회로와, 상기 적어도 하나의 음전압 발생회로 및 상기 적어도 하나의 정전압 발생회로의 각각에 공통의 정전압 발생회로를 구비하는 것을 특징으로 하는 반도체 집적회로.
  13. 삭제
  14. 삭제
  15. 기능 블록과, 상기 기능 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지고, 상기 음전압 발생회로는 전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와, 상기 차지 펌프부의 출력 전압과 참조 전압을 비교하여, 그 비교 결과를 상기 차지 펌프부에 출력하여, 상기 차지 펌프부의 출력 전압 제어를 행하는 전압 검지부를 구비하고, 상기 참조 전압으로서 접지 전압을 이용하는 반도체 집적회로를 가지는 기록 장치에 있어서,
    광 및 자기의 적어도 하나를 이용한 기록 수단을 구비한 것을 특징으로 하는 기록장치.
  16. 기능 블록과, 상기 기능 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지고, 상기 음전압 발생회로는 전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와, 상기 차지 펌프부의 출력 전압과 참조 전압을비교하여, 그 비교 결과를 상기 차지 펌프부에 출력하여, 상기 차지 펌프부의 출력 전압 제어를 행하는 전압 검지부를 구비하고, 상기 참조 전압으로서 접지 전압을 이용하는 반도체 집적회로를 구비한 것을 특징으로 하는 통신기기.
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  18. 삭제
  19. 메모리 블록과, 상기 메모리 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지고, 상기 음전압 발생회로는, 전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와, 상기 차지 펌프부로부터의 출력 전압을 참조 전압과 비교하여, 그 비교 결과를 상기 차지 펌프부에 출력하여, 상기 차지 펌프부의 출력 전압 제어를 행하는 전압 검지부를 구비하고, 상기 참조전압으로서 접지 전압을 이용하는 반도체 집적회로를 가지는 기록장치에 있어서,
    광 및 자기의 적어도 하나를 이용한 기록수단을 구비한 것을 특징으로 하는 기록장치.
  20. 메모리 블록과, 상기 메모리 블록에 공급하는 소정의 음전압을 발생하는 음전압 발생회로를 가지고, 상기 음전압 발생회로는, 전원 전압을 상기 소정의 음전압으로 변환하여 출력하는 차지 펌프부와, 상기 차지 펌프부로부터의 출력 전압을 참조 전압과 비교하여, 그 비교 결과를 상기 차지 펌프부에 출력하여, 상기 차지 펌프부의 출력 전압 제어를 행하는 전압 검지부를 구비하고, 상기 참조 전압으로서 접지 전압을 이용하는 반도체 집적회로를 구비한 것을 특징으로 하는 통신기기.
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