JP3132067B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、オンチップ電圧リミッ
タを用いた半導体装置に係る。
タを用いた半導体装置に係る。
【０００２】
【従来の技術】外部電源電圧とＭＯＳの素子耐圧の不整
合の解消及び低消費電力化を目的にいわゆるオンチップ
電圧リミッタ技術が盛んに開発されている。例えば、特
開平１−６６１２８ではＢｉＣＭＯＳ ＬＳＩについて
図１８に示すような構成が開示されている。この図で入
力回路及び出力回路はＥＣＬ又はＴＴＬインタフェース
であり、バイポーラ又はＢｉＣＭＯＳ回路で構成し、外
部から（電源端子ＶＣ，ＶＥに）印加される電源電圧Ｖ
Ｃ，ＶＥで動作させる。Ｃは内部の論理回路あるいはメ
モリであり、これはＣＭＯＳ回路で構成し（内部電源端
子ＶＬ，ＶＬ’に印加される）内部電圧ＶＬ，ＶＬ’で
動作させる。Ｃの印加電圧は一方をＶＬあるいはＶ
Ｌ’，他方をＶＣあるいはＶＥで動作させてもよい。こ
の内部回路Ｃは入力回路からの低振幅信号を受けて高速
に動作する。Ｌ１，Ｌ’１は電圧変換回路であり、ＶＣ
より低い電圧ＶＬ，ＶＥより高い電圧ＶＬ’をＭＯＳ素
子あるいはバイポーラ素子を用いて発生する。また、Ｖ
Ｃより高い電圧やＶＥより低い電圧をチャージポンプ回
路を用いて発生することもできる。Ｌ１，Ｌ２にバイポ
ーラを用いれば供給或いは吸収能力の増大あるいは電圧
設定の高精度化に有利である。また、回路ブロックＣの
動作電圧すなわちＶＬ−ＶＬ’はＶＣまたはＶＥの変化
に対して一定にして内部回路の速度あるいは動作余裕度
が電源電圧で変化しないようにすることが望ましい。
合の解消及び低消費電力化を目的にいわゆるオンチップ
電圧リミッタ技術が盛んに開発されている。例えば、特
開平１−６６１２８ではＢｉＣＭＯＳ ＬＳＩについて
図１８に示すような構成が開示されている。この図で入
力回路及び出力回路はＥＣＬ又はＴＴＬインタフェース
であり、バイポーラ又はＢｉＣＭＯＳ回路で構成し、外
部から（電源端子ＶＣ，ＶＥに）印加される電源電圧Ｖ
Ｃ，ＶＥで動作させる。Ｃは内部の論理回路あるいはメ
モリであり、これはＣＭＯＳ回路で構成し（内部電源端
子ＶＬ，ＶＬ’に印加される）内部電圧ＶＬ，ＶＬ’で
動作させる。Ｃの印加電圧は一方をＶＬあるいはＶ
Ｌ’，他方をＶＣあるいはＶＥで動作させてもよい。こ
の内部回路Ｃは入力回路からの低振幅信号を受けて高速
に動作する。Ｌ１，Ｌ’１は電圧変換回路であり、ＶＣ
より低い電圧ＶＬ，ＶＥより高い電圧ＶＬ’をＭＯＳ素
子あるいはバイポーラ素子を用いて発生する。また、Ｖ
Ｃより高い電圧やＶＥより低い電圧をチャージポンプ回
路を用いて発生することもできる。Ｌ１，Ｌ２にバイポ
ーラを用いれば供給或いは吸収能力の増大あるいは電圧
設定の高精度化に有利である。また、回路ブロックＣの
動作電圧すなわちＶＬ−ＶＬ’はＶＣまたはＶＥの変化
に対して一定にして内部回路の速度あるいは動作余裕度
が電源電圧で変化しないようにすることが望ましい。
【０００３】
【発明が解決しようとする課題】上記従来例では、ＶＬ
あるいはＶＬ’は一般的に述べられているだけである。
今後の半導体装置では、各回路ブロック毎に、その回路
ブロックの性能を最大に引き出すために電流を供給する
ＶＬおよび電流を吸収するＶＬ’をそれぞれ独立に複数
個設ける必要があり、これらを効率良く発生させなけれ
ばならない。また、電圧発生の基準をＶＣにとるかＶＥ
にとるかによって異なる回路構成が必要である。
あるいはＶＬ’は一般的に述べられているだけである。
今後の半導体装置では、各回路ブロック毎に、その回路
ブロックの性能を最大に引き出すために電流を供給する
ＶＬおよび電流を吸収するＶＬ’をそれぞれ独立に複数
個設ける必要があり、これらを効率良く発生させなけれ
ばならない。また、電圧発生の基準をＶＣにとるかＶＥ
にとるかによって異なる回路構成が必要である。
【０００４】
【課題を解決するための手段】上記課題は、ＶＣとＣ及
びＶＥとＣとの間に複数個の電圧変換回路を設け、これ
ら電圧変換回路はＶＣ基準あるいはＶＥ基準の共通の基
準電圧を、発生電圧毎に抵抗とＯＰアンプを用いて所望
の電圧に変換することで達成できる。
びＶＥとＣとの間に複数個の電圧変換回路を設け、これ
ら電圧変換回路はＶＣ基準あるいはＶＥ基準の共通の基
準電圧を、発生電圧毎に抵抗とＯＰアンプを用いて所望
の電圧に変換することで達成できる。
【０００５】
【作用】上記手段によれば、ＶＣ基準あるいはＶＥ基準
の共通の基準電圧発生回路で発生した基準電圧を、所望
の発生電圧毎に、基準電圧発生回路で基準としたＶＣあ
るいはＶＥを基準に変換するため、ＶＬあるいはＶＬ’
を独立に複数個設けることを容易に実現できる。
の共通の基準電圧発生回路で発生した基準電圧を、所望
の発生電圧毎に、基準電圧発生回路で基準としたＶＣあ
るいはＶＥを基準に変換するため、ＶＬあるいはＶＬ’
を独立に複数個設けることを容易に実現できる。
【０００６】
【実施例】以下、本発明の実施例を述べる。なお、以下
の説明において、信号及び電源を表す記号は同時に端子
名及び配線名を兼ねることとし、また記号の前に／を付
けて否定信号を表す。
の説明において、信号及び電源を表す記号は同時に端子
名及び配線名を兼ねることとし、また記号の前に／を付
けて否定信号を表す。
【０００７】図１は、本発明の基本的な実施例を示した
ものである。この図で入力回路及び出力回路はＥＣＬ又
はＴＴＬインタフェースのバイポーラ又はＢｉＣＭＯＳ
回路で構成し外部印加の電源電圧（ＶＣ，ＶＥ）で動作
させる。Ｃは内部の論理回路あるいはメモリであり、こ
れはＣＭＯＳ回路で構成し内部電圧で動作させる。Ｌ
１，Ｌ２及びＬ’１，Ｌ’２は内部電圧発生回路であ
り、ＶＬ１，ＶＬ２及びＶＬ’１，ＶＬ’２はそれぞれ
の内部電圧名及び端子名である。ＶＬ１，ＶＬ２は注目
する回路に電流を供給する内部電圧であり、ＶＬ’１，
ＶＬ’２は電流を吸収する内部電圧である。図１ではそ
れぞれ２種類ずつ示したがもちろんこれよりも多い場合
もある。また、Ｌ１，Ｌ２，Ｌ’１，Ｌ’２のいずれか
を省略し外部印加電源をそのまま用いることもできる。
これら内部電圧と外部印加電源電圧ＶＣ，ＶＥとの関係
を図２に示す。（ａ）は、電流を供給するＶＬ１，ＶＬ
２は外部印加電源電圧ＶＣより低く、電流を吸収するＶ
Ｌ’１，ＶＬ’２は外部印加電源電圧ＶＥより高く設定
する場合である。（ｂ）は、ＶＬ２をＶＣより高く設定
し、ＶＬ’２をＶＥより低く設定する場合である。もち
ろん、ＶＬ２のみ或いはＶＬ’２のみを（ｂ）のように
外部印加電源電圧の範囲外に設定する場合もある。図１
に示したような構成を用い、Ｃに図２に示したような内
部電源電圧を印加することにより、Ｃの回路性能を最大
に引き出すことができる。例えば、微細加工技術を用い
た低耐圧のＭＯＳで構成した回路に印加する電圧をこの
回路の消費電力と遅延時間の積が最小になるように設定
する。以下、まずこれらの電圧の設定方法について述べ
る。
ものである。この図で入力回路及び出力回路はＥＣＬ又
はＴＴＬインタフェースのバイポーラ又はＢｉＣＭＯＳ
回路で構成し外部印加の電源電圧（ＶＣ，ＶＥ）で動作
させる。Ｃは内部の論理回路あるいはメモリであり、こ
れはＣＭＯＳ回路で構成し内部電圧で動作させる。Ｌ
１，Ｌ２及びＬ’１，Ｌ’２は内部電圧発生回路であ
り、ＶＬ１，ＶＬ２及びＶＬ’１，ＶＬ’２はそれぞれ
の内部電圧名及び端子名である。ＶＬ１，ＶＬ２は注目
する回路に電流を供給する内部電圧であり、ＶＬ’１，
ＶＬ’２は電流を吸収する内部電圧である。図１ではそ
れぞれ２種類ずつ示したがもちろんこれよりも多い場合
もある。また、Ｌ１，Ｌ２，Ｌ’１，Ｌ’２のいずれか
を省略し外部印加電源をそのまま用いることもできる。
これら内部電圧と外部印加電源電圧ＶＣ，ＶＥとの関係
を図２に示す。（ａ）は、電流を供給するＶＬ１，ＶＬ
２は外部印加電源電圧ＶＣより低く、電流を吸収するＶ
Ｌ’１，ＶＬ’２は外部印加電源電圧ＶＥより高く設定
する場合である。（ｂ）は、ＶＬ２をＶＣより高く設定
し、ＶＬ’２をＶＥより低く設定する場合である。もち
ろん、ＶＬ２のみ或いはＶＬ’２のみを（ｂ）のように
外部印加電源電圧の範囲外に設定する場合もある。図１
に示したような構成を用い、Ｃに図２に示したような内
部電源電圧を印加することにより、Ｃの回路性能を最大
に引き出すことができる。例えば、微細加工技術を用い
た低耐圧のＭＯＳで構成した回路に印加する電圧をこの
回路の消費電力と遅延時間の積が最小になるように設定
する。以下、まずこれらの電圧の設定方法について述べ
る。
【０００８】図３に本発明の第１の実施例を示す。この
実施例の例えばＬ１では、電流吸収側外部印加電源ＶＥ
を基準に参照電圧ＶＲを発生する。このＶＲと、内部電
源電圧ＶＬ１とＶＥとの間でＲ１１，Ｒ１２で抵抗分割
した電圧とをオペアンプで比較する。このアンプの出力
でＭ１，Ｑ１のＢｉＣＭＯＳドライバを駆動し内部電源
電圧ＶＬ１を制御する。ＶＬ２を発生するＬ２、ＶＬ’
１を発生するＬ’１、ＶＬ’２を発生するＬ’２も同様
である。ここで、参照電圧ＶＲはこれらの回路で共有す
る。本実施例の構成を用いることにより図１で説明した
所望の電圧を設定できるが、ＶＲを共有するためＶＲ発
生回路の回路数が少なくて済む。また駆動能力の高いＢ
ｉＣＭＯＳドライバで内部回路に必要充分な電流を供給
或いは吸収することができる。また、本実施例では図４
に示すような内部電源電圧を発生できる。ＶＣをＶＥか
ら高電位に向けて変化させる時、ＶＣがＶＥに対して低
い間は内部電圧発生回路が動作せず図のようにＶＣに単
純に追随するのみか或いはまったく電圧が発生しないか
であるが、内部回路動作領域になるとＶＲはＶＥから一
定電圧値に保たれる。これをもとに図３で説明したよう
に内部電圧を発生するため、回路が動作する領域では、
内部電圧はＶＥから一定電圧値に保たれることになる。
実施例の例えばＬ１では、電流吸収側外部印加電源ＶＥ
を基準に参照電圧ＶＲを発生する。このＶＲと、内部電
源電圧ＶＬ１とＶＥとの間でＲ１１，Ｒ１２で抵抗分割
した電圧とをオペアンプで比較する。このアンプの出力
でＭ１，Ｑ１のＢｉＣＭＯＳドライバを駆動し内部電源
電圧ＶＬ１を制御する。ＶＬ２を発生するＬ２、ＶＬ’
１を発生するＬ’１、ＶＬ’２を発生するＬ’２も同様
である。ここで、参照電圧ＶＲはこれらの回路で共有す
る。本実施例の構成を用いることにより図１で説明した
所望の電圧を設定できるが、ＶＲを共有するためＶＲ発
生回路の回路数が少なくて済む。また駆動能力の高いＢ
ｉＣＭＯＳドライバで内部回路に必要充分な電流を供給
或いは吸収することができる。また、本実施例では図４
に示すような内部電源電圧を発生できる。ＶＣをＶＥか
ら高電位に向けて変化させる時、ＶＣがＶＥに対して低
い間は内部電圧発生回路が動作せず図のようにＶＣに単
純に追随するのみか或いはまったく電圧が発生しないか
であるが、内部回路動作領域になるとＶＲはＶＥから一
定電圧値に保たれる。これをもとに図３で説明したよう
に内部電圧を発生するため、回路が動作する領域では、
内部電圧はＶＥから一定電圧値に保たれることになる。
【０００９】図５に本発明の第２の実施例を示す。この
実施例では第１の実施例と異なり例えばＬ１では、電流
供給側外部印加電源ＶＣを基準に参照電圧ＶＲを発生す
る。このＶＲと、内部電圧ＶＬ１とＶＣとの間でＲ１
１，Ｒ１２で抵抗分割した電圧とをオペアンプで比較す
る。このアンプの出力でＭ１，Ｑ１のＢｉＣＭＯＳドラ
イバを駆動し内部電圧ＶＬ１を制御する。ＶＬ２を発生
するＬ２、ＶＬ’１を発生するＬ’１、ＶＬ’２を発生
するＬ’２も同様である。参照電圧ＶＲはこれらの回路
で共有する。本実施例の特長は第１の実施例と回路ブロ
ックの性能を最大に引き出すような電圧を少ない回路で
発生できるという点では同じであるが、内部発生電圧の
外部印加電圧依存性が異なる。図６に内部電圧の外部印
加電圧依存性を示す。ＶＣをＶＥから高電位に向けて変
化させる時、回路が動作する領域では、ＶＲはＶＣから
一定電圧値に保たれる。これをもとに内部電圧を発生す
るため、回路が動作する領域では、内部電源電圧はＶＣ
から一定電圧値に保たれることになる。
実施例では第１の実施例と異なり例えばＬ１では、電流
供給側外部印加電源ＶＣを基準に参照電圧ＶＲを発生す
る。このＶＲと、内部電圧ＶＬ１とＶＣとの間でＲ１
１，Ｒ１２で抵抗分割した電圧とをオペアンプで比較す
る。このアンプの出力でＭ１，Ｑ１のＢｉＣＭＯＳドラ
イバを駆動し内部電圧ＶＬ１を制御する。ＶＬ２を発生
するＬ２、ＶＬ’１を発生するＬ’１、ＶＬ’２を発生
するＬ’２も同様である。参照電圧ＶＲはこれらの回路
で共有する。本実施例の特長は第１の実施例と回路ブロ
ックの性能を最大に引き出すような電圧を少ない回路で
発生できるという点では同じであるが、内部発生電圧の
外部印加電圧依存性が異なる。図６に内部電圧の外部印
加電圧依存性を示す。ＶＣをＶＥから高電位に向けて変
化させる時、回路が動作する領域では、ＶＲはＶＣから
一定電圧値に保たれる。これをもとに内部電圧を発生す
るため、回路が動作する領域では、内部電源電圧はＶＣ
から一定電圧値に保たれることになる。
【００１０】図７に本発明の第３の実施例を示す。この
実施例では、電流供給側の内部電圧発生回路ではＶＲを
ＶＣから一定電圧となるように発生し、また電流吸収側
の内部電圧発生回路ではＶＲ’をＶＥから一定電圧とな
るように発生する。各内部電源電圧はこれらのＶＲ，Ｖ
Ｒ’をもとに、それぞれのＶＲ発生の基準の電圧（ＶＣ
又はＶＥ）と内部電源電圧とを抵抗分割した電圧をオペ
アンプで比較してＢｉＣＭＯＳドライバを制御する。Ｖ
Ｒ，ＶＲ’と２種類必要であるが、本構成を用いれば、
第８図に示すような内部電圧を発生できる。すなわち、
電流供給側の内部電源電圧はＶＣから一定電圧であり、
電流吸収側の内部電圧はＶＥから一定電圧である。この
ような内部電圧は、例えば、入力回路などで大きな外部
印加電圧差が耐圧の低いＭＯＳに直接印加されるのを避
けるために、この内部電圧をゲートに印加して電圧を緩
和する抵抗素子として用いるときに有用である。
実施例では、電流供給側の内部電圧発生回路ではＶＲを
ＶＣから一定電圧となるように発生し、また電流吸収側
の内部電圧発生回路ではＶＲ’をＶＥから一定電圧とな
るように発生する。各内部電源電圧はこれらのＶＲ，Ｖ
Ｒ’をもとに、それぞれのＶＲ発生の基準の電圧（ＶＣ
又はＶＥ）と内部電源電圧とを抵抗分割した電圧をオペ
アンプで比較してＢｉＣＭＯＳドライバを制御する。Ｖ
Ｒ，ＶＲ’と２種類必要であるが、本構成を用いれば、
第８図に示すような内部電圧を発生できる。すなわち、
電流供給側の内部電源電圧はＶＣから一定電圧であり、
電流吸収側の内部電圧はＶＥから一定電圧である。この
ような内部電圧は、例えば、入力回路などで大きな外部
印加電圧差が耐圧の低いＭＯＳに直接印加されるのを避
けるために、この内部電圧をゲートに印加して電圧を緩
和する抵抗素子として用いるときに有用である。
【００１１】以上のような構成を用いれば、図１で説明
したようにＣの性能が最大に引き出せるように内部電圧
を発生できる。
したようにＣの性能が最大に引き出せるように内部電圧
を発生できる。
【００１２】さて、ここで内部電源電圧発生回路につい
て少しくわしく述べておく。
て少しくわしく述べておく。
【００１３】図９に、図３、５、７ではＢｉＣＭＯＳド
ライバで構成した出力トランジスタの他の構成を示す。
（ａ）はｐＭＯＳを用いた例であり、（ｂ）はバイポー
ラを用いた例であり、（ｃ）はダーリントン接続のバイ
ポーラを用いた例である。（ａ）ではプロセス工程増と
なるＢｉＣＭＯＳが不要である。また、バイポーラのい
わゆるＶＢＥドロップが無いため低電源電圧動作に適し
ている。（ｂ）ではバイポーラの高駆動能力で電流を供
給することができ、また直接バイポーラのベースを駆動
するためＢｉＣＭＯＳよりも応答が優れている。（ｃ）
ではバイポーラの高駆動能力を活かせるとともに、オペ
アンプが供給するベース電流が小さいのでオペアンプの
設計が容易である。
ライバで構成した出力トランジスタの他の構成を示す。
（ａ）はｐＭＯＳを用いた例であり、（ｂ）はバイポー
ラを用いた例であり、（ｃ）はダーリントン接続のバイ
ポーラを用いた例である。（ａ）ではプロセス工程増と
なるＢｉＣＭＯＳが不要である。また、バイポーラのい
わゆるＶＢＥドロップが無いため低電源電圧動作に適し
ている。（ｂ）ではバイポーラの高駆動能力で電流を供
給することができ、また直接バイポーラのベースを駆動
するためＢｉＣＭＯＳよりも応答が優れている。（ｃ）
ではバイポーラの高駆動能力を活かせるとともに、オペ
アンプが供給するベース電流が小さいのでオペアンプの
設計が容易である。
【００１４】図１０に実際の内部電圧発生回路の構成を
示す。図３、５、７では、ＶＲと内部電圧の抵抗分割と
を比較した。このような構成も回路が簡潔であるという
特長があるが、実際のレイアウトではオペアンプ内でＶ
Ｒと内部電圧との間の寄生容量によって内部電圧変動に
ＶＲが影響を受ける場合がある。図１０では、オペアン
プをＯＰ０，ＯＰ１と２段構成にし、ＯＰ０でＶＲと抵
抗から所望の電圧を発生し、この電圧を新たな参照電圧
としてＯＰ１で出力トランジスタの制御を行う。この構
成を用いれば、ＶＲと内部電圧との間には結合が生じな
くなるため、安定な内部電圧を発生できる。
示す。図３、５、７では、ＶＲと内部電圧の抵抗分割と
を比較した。このような構成も回路が簡潔であるという
特長があるが、実際のレイアウトではオペアンプ内でＶ
Ｒと内部電圧との間の寄生容量によって内部電圧変動に
ＶＲが影響を受ける場合がある。図１０では、オペアン
プをＯＰ０，ＯＰ１と２段構成にし、ＯＰ０でＶＲと抵
抗から所望の電圧を発生し、この電圧を新たな参照電圧
としてＯＰ１で出力トランジスタの制御を行う。この構
成を用いれば、ＶＲと内部電圧との間には結合が生じな
くなるため、安定な内部電圧を発生できる。
【００１５】以上、図１から図１０まで述べてきた本発
明はスタチック形ランダムアクセスメモリ（ＳＲＡＭ）
やダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）
などの半導体記憶装置に適用すると効果を発揮できる。
以下、特にＥＣＬインタフェースのＤＲＡＭに適用した
例を述べる。
明はスタチック形ランダムアクセスメモリ（ＳＲＡＭ）
やダイナミック形ランダムアクセスメモリ（ＤＲＡＭ）
などの半導体記憶装置に適用すると効果を発揮できる。
以下、特にＥＣＬインタフェースのＤＲＡＭに適用した
例を述べる。
【００１６】図１１はＤＲＡＭの構成を示す図である。
ＡＲＲＡＹはメモリセルアレーであり、ＳＡは読出し回
路、ＭＡはメインアンプである。ＡＢはアドレスバッフ
ァであり、ＤＣはＸ系或いはＹ系のデコーダとドライバ
であり、Ｒは制御信号発生回路である。Ａ１〜Ａｎはア
ドレス入力、／ＣＥはチップ選択信号、Ｄｏは出力であ
る。ＡＲＲＡＹでは、ワード線Ｗとデータ線Ｄ，／Ｄの
交点にメモリセルが置かれ、ＲＯ，／ＲＯはＳＡの出力
をＭＡに伝える信号線である。本発明を用いればこれら
各部にその性能を最大に引き出す内部電圧を印加するこ
とができる。この図では、Ｘ系とＹ系のアドレス入力を
別々に設けたが、他にＸ系とＹ系のアドレス入力を同一
端子とし、時系列的に使い分けるいわゆるアドレスマル
チプレクス方式もある。
ＡＲＲＡＹはメモリセルアレーであり、ＳＡは読出し回
路、ＭＡはメインアンプである。ＡＢはアドレスバッフ
ァであり、ＤＣはＸ系或いはＹ系のデコーダとドライバ
であり、Ｒは制御信号発生回路である。Ａ１〜Ａｎはア
ドレス入力、／ＣＥはチップ選択信号、Ｄｏは出力であ
る。ＡＲＲＡＹでは、ワード線Ｗとデータ線Ｄ，／Ｄの
交点にメモリセルが置かれ、ＲＯ，／ＲＯはＳＡの出力
をＭＡに伝える信号線である。本発明を用いればこれら
各部にその性能を最大に引き出す内部電圧を印加するこ
とができる。この図では、Ｘ系とＹ系のアドレス入力を
別々に設けたが、他にＸ系とＹ系のアドレス入力を同一
端子とし、時系列的に使い分けるいわゆるアドレスマル
チプレクス方式もある。
【００１７】このようなＤＲＡＭのインタフェースとし
て、いわゆるＴＴＬインタフェースが広く用いられてい
るが、高速動作のＤＲＡＭでは高速ＳＲＡＭで実用化さ
れているＥＣＬインタフェースも有用である。図１２
に、このＥＣＬ ＤＲＡＭに本発明を適用するための電
源電圧の印加方法を示す。回路ブロックＡＢ，ＤＣ，Ａ
ＲＲＡＹ，ＳＡ，ＭＡや信号線Ｗ，Ｄ，／Ｄは図１１で
説明したものと同じである。ＣＯＮは信号電圧変換回路
であり、この出力信号がＸｉである。ＡＢ，ＭＡはバイ
ポーラ或いはＢｉＣＭＯＳで構成し、電源電圧はこれら
の回路が動作しやすい外部印加電源電圧であるＶＣ，Ｖ
Ｅを印加する。ＣＯＮはＣＭＯＳで構成され、入力段の
ＡＢ及び後段のＤＣの双方の電源電圧が印加され信号電
圧の変換を行う。ＤＣはＣＭＯＳで構成され、デコーダ
部及びワードドライバ以外のドライバ部にはこれらの遅
延時間と消費電力との兼ね合いから性能を最大に引き出
す電源電圧ＶＰＣ，ＶＰＥが印加され、ワードドライバ
にはこれが駆動するメモリセルの蓄積電圧を充分に取る
ためにＶＨＣ，ＶＨＥが印加される。ＡＲＲＡＹには一
部にＶＨＣ，ＶＨＥが印加され、データ線振幅用には消
費電力及びメモリセルの蓄積電圧の兼ね合いから決まる
ＶＤＣ，ＶＤＥが印加される。これら電源電圧のうちＶ
Ｃ，ＶＰＣ，ＶＨＣ，ＶＤＣは電流供給用の電源電圧で
あり、ＶＥ，ＶＰＥ，ＶＨＥ，ＶＤＥは電流吸収用の電
源電圧である。メモリセルの充分な蓄積電圧をとるため
にはＶＨＣは一般にＶＤＣより高く設定する。また、一
般的なＥＣＬインタフェース回路ではＶＣは０Ｖであ
り、ＶＥは−４．５Ｖ又は−５．２Ｖである。以下、こ
のようなＥＣＬインタフェースのＤＲＡＭに本発明を適
用した実施例を述べる。ＶＥは−４．５Ｖの例を示す。
て、いわゆるＴＴＬインタフェースが広く用いられてい
るが、高速動作のＤＲＡＭでは高速ＳＲＡＭで実用化さ
れているＥＣＬインタフェースも有用である。図１２
に、このＥＣＬ ＤＲＡＭに本発明を適用するための電
源電圧の印加方法を示す。回路ブロックＡＢ，ＤＣ，Ａ
ＲＲＡＹ，ＳＡ，ＭＡや信号線Ｗ，Ｄ，／Ｄは図１１で
説明したものと同じである。ＣＯＮは信号電圧変換回路
であり、この出力信号がＸｉである。ＡＢ，ＭＡはバイ
ポーラ或いはＢｉＣＭＯＳで構成し、電源電圧はこれら
の回路が動作しやすい外部印加電源電圧であるＶＣ，Ｖ
Ｅを印加する。ＣＯＮはＣＭＯＳで構成され、入力段の
ＡＢ及び後段のＤＣの双方の電源電圧が印加され信号電
圧の変換を行う。ＤＣはＣＭＯＳで構成され、デコーダ
部及びワードドライバ以外のドライバ部にはこれらの遅
延時間と消費電力との兼ね合いから性能を最大に引き出
す電源電圧ＶＰＣ，ＶＰＥが印加され、ワードドライバ
にはこれが駆動するメモリセルの蓄積電圧を充分に取る
ためにＶＨＣ，ＶＨＥが印加される。ＡＲＲＡＹには一
部にＶＨＣ，ＶＨＥが印加され、データ線振幅用には消
費電力及びメモリセルの蓄積電圧の兼ね合いから決まる
ＶＤＣ，ＶＤＥが印加される。これら電源電圧のうちＶ
Ｃ，ＶＰＣ，ＶＨＣ，ＶＤＣは電流供給用の電源電圧で
あり、ＶＥ，ＶＰＥ，ＶＨＥ，ＶＤＥは電流吸収用の電
源電圧である。メモリセルの充分な蓄積電圧をとるため
にはＶＨＣは一般にＶＤＣより高く設定する。また、一
般的なＥＣＬインタフェース回路ではＶＣは０Ｖであ
り、ＶＥは−４．５Ｖ又は−５．２Ｖである。以下、こ
のようなＥＣＬインタフェースのＤＲＡＭに本発明を適
用した実施例を述べる。ＶＥは−４．５Ｖの例を示す。
【００１８】図１３は本発明の第４の実施例を示す図で
あり、図１４は発生した内部印加電圧を示す図である。
各部の記号はこれまでの説明と同じである。本実施例で
は、電流供給用内部電圧をＶＥ基準の参照電圧ＶＲを基
に図３で説明したように発生し、また電流吸収用の電圧
はすべて外部電源電圧ＶＥと同じにする。例えば０．３
μｍ加工技術のＭＯＳを用いた場合は、ＶＰＥ，ＶＨ
Ｅ，ＶＤＥを外部電源電圧ＶＥと同じ−４．５Ｖとし、
データ線電流供給用電源ＶＤＣは消費電力を抑えるため
に−３．０Ｖと設定する。ワード線電流供給用電源ＶＨ
ＣはＶＤＣより１Ｖ高い−２．０Ｖとし、メモリセルの
充分な蓄積電圧をとる。さらに、他のデコーダ・ドライ
バ部用のＶＰＣは速度と消費電力との兼ね合いから−
２．５Ｖとする。本実施例を用いれば、このように各回
路ブロックの性能を最大に引き出すような内部電圧を印
加することができる。また、電流吸収用の電源電圧はす
べて外部電源電圧と同じにすることで、比較的設計の容
易な電流供給用の内部電圧発生回路のみで構成すること
ができる。
あり、図１４は発生した内部印加電圧を示す図である。
各部の記号はこれまでの説明と同じである。本実施例で
は、電流供給用内部電圧をＶＥ基準の参照電圧ＶＲを基
に図３で説明したように発生し、また電流吸収用の電圧
はすべて外部電源電圧ＶＥと同じにする。例えば０．３
μｍ加工技術のＭＯＳを用いた場合は、ＶＰＥ，ＶＨ
Ｅ，ＶＤＥを外部電源電圧ＶＥと同じ−４．５Ｖとし、
データ線電流供給用電源ＶＤＣは消費電力を抑えるため
に−３．０Ｖと設定する。ワード線電流供給用電源ＶＨ
ＣはＶＤＣより１Ｖ高い−２．０Ｖとし、メモリセルの
充分な蓄積電圧をとる。さらに、他のデコーダ・ドライ
バ部用のＶＰＣは速度と消費電力との兼ね合いから−
２．５Ｖとする。本実施例を用いれば、このように各回
路ブロックの性能を最大に引き出すような内部電圧を印
加することができる。また、電流吸収用の電源電圧はす
べて外部電源電圧と同じにすることで、比較的設計の容
易な電流供給用の内部電圧発生回路のみで構成すること
ができる。
【００１９】図１５は本発明の第５の実施例を示す図で
あり、図１６は発生した内部印加電圧を示す図である。
各部の記号はこれまでの説明と同じである。本実施例で
は、内部電圧で最も高いＶＨＣを外部印加電源電圧ＶＣ
とする。これより低い電流供給用電源ＶＰＣ，ＶＤＣ及
び電流吸収用電源ＶＰＥ，ＶＨＥ，ＶＤＥはＶＣ基準の
参照電圧ＶＲを基に図５で説明したように発生する。Ｖ
ＰＥ，ＶＨＥ，ＶＤＥは同一電位としているが、もちろ
ん異なる電位としても良い。特にＶＨＥをＶＤＥよりも
低く設定してやればメモリセルをより完全にオフさせる
ことができる。内部電圧は、例えば０．３μｍ加工技術
のＭＯＳを用いた場合には、ＶＰＥ，ＶＨＥ，ＶＤＥを
−２．５Ｖとし、データ線電流供給用電源ＶＤＣは消費
電力を抑えるために−１．０Ｖに設定する。ワード線電
流供給用電源ＶＨＣはＶＤＣより１Ｖ高くとってＶＣと
等しくし、メモリセルに充分な蓄積電圧を保つ。さら
に、他のデコーダ・ドライバ部用のＶＰＣは速度と消費
電力との兼ね合いから−０．５Ｖとする。本実施例を用
いれば、このように各回路ブロックの性能を最大に引き
出すような内部電源電圧を印加することができる。
あり、図１６は発生した内部印加電圧を示す図である。
各部の記号はこれまでの説明と同じである。本実施例で
は、内部電圧で最も高いＶＨＣを外部印加電源電圧ＶＣ
とする。これより低い電流供給用電源ＶＰＣ，ＶＤＣ及
び電流吸収用電源ＶＰＥ，ＶＨＥ，ＶＤＥはＶＣ基準の
参照電圧ＶＲを基に図５で説明したように発生する。Ｖ
ＰＥ，ＶＨＥ，ＶＤＥは同一電位としているが、もちろ
ん異なる電位としても良い。特にＶＨＥをＶＤＥよりも
低く設定してやればメモリセルをより完全にオフさせる
ことができる。内部電圧は、例えば０．３μｍ加工技術
のＭＯＳを用いた場合には、ＶＰＥ，ＶＨＥ，ＶＤＥを
−２．５Ｖとし、データ線電流供給用電源ＶＤＣは消費
電力を抑えるために−１．０Ｖに設定する。ワード線電
流供給用電源ＶＨＣはＶＤＣより１Ｖ高くとってＶＣと
等しくし、メモリセルに充分な蓄積電圧を保つ。さら
に、他のデコーダ・ドライバ部用のＶＰＣは速度と消費
電力との兼ね合いから−０．５Ｖとする。本実施例を用
いれば、このように各回路ブロックの性能を最大に引き
出すような内部電源電圧を印加することができる。
【００２０】図１７は本発明を用いたシステム構成を示
す図である。矢印は信号の流れを表わす。Ｍは本発明を
用いたＤＲＡＭを示し、ＣＰＵはシステム全体を制御す
る処理装置を、ＲＡＧはリフレッシュアドレス発生装置
を、ＴＣは本発明を用いた記憶装置部分の制御信号発生
装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信
号とＲＡＧから送られてくるリフレッシュアドレス信号
を切り換えるセレクト装置を示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置と接続される場合もある。ＤＡＴＡはＣＰＵと
Ｍとの間でやりとりされるデータを表わし、ＡｉｃはＣ
ＰＵで発生するアドレス信号を、ＡｉｒはＲＡＧで発生
するリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴ
で選択されＭに送られるアドレス信号を示す。ＳＴはＣ
ＰＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣ
からＣＰＵへのビジイ信号である。ＳＥはＴＣから送ら
れるＳＬＣＴの起動をかける信号であり、／ＣＥは本発
明を用いたＤＲＡＭの起動をかける信号である。ＳＧは
ＣＰＵとシステム内の他の装置との信号のやりとりをま
とめて表わしたものである。このようなシステムの高性
能化には、本発明を用い各回路ブロックの性能を最大に
引き出す電圧を印加した半導体装置を用いることが必要
である。
す図である。矢印は信号の流れを表わす。Ｍは本発明を
用いたＤＲＡＭを示し、ＣＰＵはシステム全体を制御す
る処理装置を、ＲＡＧはリフレッシュアドレス発生装置
を、ＴＣは本発明を用いた記憶装置部分の制御信号発生
装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信
号とＲＡＧから送られてくるリフレッシュアドレス信号
を切り換えるセレクト装置を示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置と接続される場合もある。ＤＡＴＡはＣＰＵと
Ｍとの間でやりとりされるデータを表わし、ＡｉｃはＣ
ＰＵで発生するアドレス信号を、ＡｉｒはＲＡＧで発生
するリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴ
で選択されＭに送られるアドレス信号を示す。ＳＴはＣ
ＰＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣ
からＣＰＵへのビジイ信号である。ＳＥはＴＣから送ら
れるＳＬＣＴの起動をかける信号であり、／ＣＥは本発
明を用いたＤＲＡＭの起動をかける信号である。ＳＧは
ＣＰＵとシステム内の他の装置との信号のやりとりをま
とめて表わしたものである。このようなシステムの高性
能化には、本発明を用い各回路ブロックの性能を最大に
引き出す電圧を印加した半導体装置を用いることが必要
である。
【００２１】
【発明の効果】本発明では、複数個の電圧変換回路を設
け、これら電圧変換回路はＶＣ基準あるいはＶＥ基準の
基準電圧発生回路を共有し、これで発生した基準電圧
を、電圧変換回路毎に、基準電圧発生回路で基準とした
ＶＣあるいはＶＥを基準に抵抗とＯＰアンプを用いて所
望の電圧に変換する。各回路ブロック毎に、その回路ブ
ロックの性能を最大に引き出すために電流を供給するＶ
Ｌおよび電流を吸収するＶＬ’をそれぞれ複数個効率良
く設定することができる。
け、これら電圧変換回路はＶＣ基準あるいはＶＥ基準の
基準電圧発生回路を共有し、これで発生した基準電圧
を、電圧変換回路毎に、基準電圧発生回路で基準とした
ＶＣあるいはＶＥを基準に抵抗とＯＰアンプを用いて所
望の電圧に変換する。各回路ブロック毎に、その回路ブ
ロックの性能を最大に引き出すために電流を供給するＶ
Ｌおよび電流を吸収するＶＬ’をそれぞれ複数個効率良
く設定することができる。
【図１】本発明の概念を示す図
【図２】本発明で発生する電圧を示す図
【図３】本発明の第１の実施例を示す図
【図４】第１の実施例の発生電圧を示す図
【図５】本発明の第２の実施例を示す図
【図６】第２の実施例の発生電圧を示す図
【図７】本発明の第３の実施例を示す図
【図８】第３の実施例の発生電圧を示す図
【図９】出力トランジスタの構成を示す図
【図１０】実際の内部電圧発生回路の構成を示す図
【図１１】ＤＲＡＭの構成を示す図
【図１２】ＥＣＬ ＤＲＡＭの電源電圧印加方法を示す
図
図
【図１３】本発明の第４の実施例を示す図
【図１４】第４の実施例の発生電圧を示す図
【図１５】本発明の第５の実施例を示す図
【図１６】第５の実施例の発生電圧を示す図
【図１７】本発明を用いたシステム構成を示す図
【図１８】従来例
ＶＣ…電流供給用外部電源電圧、ＶＥ…電流吸収用外部
電源電圧、Ｌ１，Ｌ２，Ｌ’１，Ｌ’２…内部電源電圧
発生回路、ＶＬ１，ＶＬ２…電流供給用内部電源電圧、
ＶＬ’１，ＶＬ’２…電流吸収用内部電源電圧、Ｃ…内
部論理回路，メモリ、ＶＲ…参照電圧、ＯＰ０，ＯＰ
１，ＯＰ２…オペアンプ、Ｒ１１，Ｒ１２，Ｒ２１，Ｒ
２２…抵抗、ＡＢ…アドレスバッファ、ＤＣ…デコーダ
・ドライバ、ＡＲＲＡＹ…メモリセルアレー、Ｗ…ワー
ド線、Ｄ，／Ｄ…データ線、ＳＡ…読出し回路、Ｒ…制
御信号発生回路、ＣＯＮ…電圧変換回路、Ｘｉ…ＣＯＮ
の出力、Ａ１〜Ａｎ…アドレス入力、／ＣＥ…チップ選
択信号、Ｄｏ…出力、ＲＯ，／ＲＯ…ＳＡ出力をＭＡに
伝える信号線、Ｍ…本発明を用いたＤＲＡＭ、ＣＰＵ…
システム全体を制御する処理装置、ＲＡＧ…リフレッシ
ュアドレス発生装置、ＴＣ…本発明を用いた記憶装置部
分の制御信号発生装置、ＳＬＣＴ…ＣＰＵから送られて
くるアドレス信号とＲＡＧから送られてくるリフレッシ
ュアドレス信号を切り換えるセレクト装置、ＰＦＹ…シ
ステム内の他の装置、ＤＡＴＡ…ＣＰＵとＭとの間でや
りとりされるデータ、Ａｉｃ…ＣＰＵで発生するアドレ
ス信号、Ａｉｒ…ＲＡＧで発生するリフレッシュアドレ
ス信号、Ａｉ…ＳＬＣＴで選択されＭに送られるアドレ
ス信号、ＳＴ…ＣＰＵからＲＡＧに送られるステイタス
信号、ＢＳ…ＴＣからＣＰＵへのビジイ信号、ＳＥ…Ｔ
Ｃから送られるＳＬＣＴの起動をかける信号、ＳＧ…Ｃ
ＰＵとシステム内の他の装置との信号のやりとり。
電源電圧、Ｌ１，Ｌ２，Ｌ’１，Ｌ’２…内部電源電圧
発生回路、ＶＬ１，ＶＬ２…電流供給用内部電源電圧、
ＶＬ’１，ＶＬ’２…電流吸収用内部電源電圧、Ｃ…内
部論理回路，メモリ、ＶＲ…参照電圧、ＯＰ０，ＯＰ
１，ＯＰ２…オペアンプ、Ｒ１１，Ｒ１２，Ｒ２１，Ｒ
２２…抵抗、ＡＢ…アドレスバッファ、ＤＣ…デコーダ
・ドライバ、ＡＲＲＡＹ…メモリセルアレー、Ｗ…ワー
ド線、Ｄ，／Ｄ…データ線、ＳＡ…読出し回路、Ｒ…制
御信号発生回路、ＣＯＮ…電圧変換回路、Ｘｉ…ＣＯＮ
の出力、Ａ１〜Ａｎ…アドレス入力、／ＣＥ…チップ選
択信号、Ｄｏ…出力、ＲＯ，／ＲＯ…ＳＡ出力をＭＡに
伝える信号線、Ｍ…本発明を用いたＤＲＡＭ、ＣＰＵ…
システム全体を制御する処理装置、ＲＡＧ…リフレッシ
ュアドレス発生装置、ＴＣ…本発明を用いた記憶装置部
分の制御信号発生装置、ＳＬＣＴ…ＣＰＵから送られて
くるアドレス信号とＲＡＧから送られてくるリフレッシ
ュアドレス信号を切り換えるセレクト装置、ＰＦＹ…シ
ステム内の他の装置、ＤＡＴＡ…ＣＰＵとＭとの間でや
りとりされるデータ、Ａｉｃ…ＣＰＵで発生するアドレ
ス信号、Ａｉｒ…ＲＡＧで発生するリフレッシュアドレ
ス信号、Ａｉ…ＳＬＣＴで選択されＭに送られるアドレ
ス信号、ＳＴ…ＣＰＵからＲＡＧに送られるステイタス
信号、ＢＳ…ＴＣからＣＰＵへのビジイ信号、ＳＥ…Ｔ
Ｃから送られるＳＬＣＴの起動をかける信号、ＳＧ…Ｃ
ＰＵとシステム内の他の装置との信号のやりとり。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−150365（ＪＰ，Ａ) 特開 平２−246516（ＪＰ，Ａ) 特開 平２−122562（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (4)
- 【請求項１】外部印加電圧と異なる内部印加電圧を有す
る半導体装置において、電流供給用内部印加電圧及び電
流吸収用内部印加電圧を発生する手段を有し、該内部電
圧を発生する手段において、発生の基準となる参照電圧
を電流供給用及び電流吸収用で共有することを特徴とす
る半導体装置。 - 【請求項２】基準電圧を発生する基準電圧発生回路と、 外部から供給される電源電圧を受けて、内部電流供給側
電圧を発生する第１電圧変換回路と、 前記電源電圧を受けて、内部電流吸収側電圧を発生する
第２電圧変換回路と、 前記内部電流供給側電圧及び前記内部電流吸収側電圧を
受けて動作する内部回路とを備え、 前記第１及び第２電圧変換回路は、前記基準電圧を共通
の基準として前記内部電流供給側電圧及び前記内部電流
吸収側電圧をそれぞれに発生することを特徴とする半導
体装置。 - 【請求項３】請求項３において、 前記電源電圧は、外部電流供給側電圧と外部電流吸収側
電圧とを有し、 前記内部電流供給側電圧は、前記外部電流供給側電圧よ
りも小さく、 前記内部電流吸収側電圧は、前記外部電流吸収側電圧よ
りも大きいことを特徴とする半導体装置。 - 【請求項４】請求項２または３において、前記半導体装
置は、データ線対とワード線の交点に設けられたダイナ
ミック形メモリセルと、前記データ線対に結合された読
み出し回路とを有し、 前記内部回路は、前記読み出し回路であり、前記内部電
流供給側電圧及び前記内部電流吸収側電圧によって前記
データ線対の一方と他方の電圧が決定されることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03201657A JP3132067B2 (ja) | 1991-08-12 | 1991-08-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03201657A JP3132067B2 (ja) | 1991-08-12 | 1991-08-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547184A JPH0547184A (ja) | 1993-02-26 |
| JP3132067B2 true JP3132067B2 (ja) | 2001-02-05 |
Family
ID=16444732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03201657A Expired - Fee Related JP3132067B2 (ja) | 1991-08-12 | 1991-08-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132067B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102515363B1 (ko) | 2021-01-15 | 2023-03-29 | 주식회사 더코더 | 진위 판별 코드가 삽입된 직물 생성 방법 및 이를 통해 생성된 섬유를 구성하는 상품의 진위 판별 시스템 |
| KR102592936B1 (ko) * | 2020-11-19 | 2023-10-23 | 주식회사 더코더 | 진위 판별 코드가 삽입된 직물 제조 장치 및 이를 통해 생성된 섬유를 구성하는 상품의 진위 판별 시스템 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3707888B2 (ja) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | 半導体回路 |
| JP3718106B2 (ja) * | 2000-05-22 | 2005-11-16 | 松下電器産業株式会社 | 半導体集積回路 |
| JP2002042471A (ja) | 2000-07-26 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-08-12 JP JP03201657A patent/JP3132067B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102592936B1 (ko) * | 2020-11-19 | 2023-10-23 | 주식회사 더코더 | 진위 판별 코드가 삽입된 직물 제조 장치 및 이를 통해 생성된 섬유를 구성하는 상품의 진위 판별 시스템 |
| KR102515363B1 (ko) | 2021-01-15 | 2023-03-29 | 주식회사 더코더 | 진위 판별 코드가 삽입된 직물 생성 방법 및 이를 통해 생성된 섬유를 구성하는 상품의 진위 판별 시스템 |
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| Publication number | Publication date |
|---|---|
| JPH0547184A (ja) | 1993-02-26 |
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