JP3283689B2

JP3283689B2 - 駆動回路

Info

Publication number: JP3283689B2
Application number: JP07306094A
Authority: JP
Inventors: 賢一大畠; 博昭南部; 一男金谷; 陽治出井; 徹増田; 武志楠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-12
Filing date: 1994-04-12
Publication date: 2002-05-20
Anticipated expiration: 2017-05-20
Also published as: JPH07282579A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、長い配線を介して高速
に信号を伝達する駆動回路に関する。

【０００２】

【従来の技術】半導体集積回路では、回路間の配線が長
く寄生容量が大きい場合、例えば、バス配線やクロック
配線等には、駆動回路を用いるのが一般的である。例え
ば、ＣＭＯＳ回路の場合では駆動回路は、図２に示すよ
うにインバータで構成されることが多い。１はインバー
タであり、大きな寄生容量を駆動するため通常の回路よ
りもゲート幅の大きなトランジスタが使用される。ま
た、２は寄生容量と寄生抵抗を考慮した配線の等価回路
である。

【０００３】この回路の動作波形を図４（ａ）に示す。
駆動回路の出力点ＶＷでの電圧波形の立ち上がり時間は
高速であるが、配線の出口ＶＥでは寄生抵抗と寄生容量
により波形が鈍り、配線遅延ｔｐｄｉ１が発生する。こ
の遅延は配線の寄生容量と寄生抵抗の積に比例して増加
するため、配線が長い場合は配線遅延は非常に大きくな
り、集積回路の性能が配線遅延により制限されるという
問題があった。

【０００４】この問題を解決する技術として、特開平３
−２３５２９１号公報に開示されたものがある。この技
術はメモリＬＳＩのワード線の配線遅延を低減すること
を目的に考案されたもので、ワード線駆動回路を図３の
ように構成する。ワード線駆動回路は出力回路３、出力
制御回路４、及び、高圧パルス供給回路５からなる。出
力回路３及び制御回路４は通常の電源電圧ＶＣＣで動作
しているが、高圧パルス発生回路５はＶＣＣよりも高い
電圧ＶＣＨで動作する。前記公報の例では、ＶＣＣ＝５
Ｖ，ＶＣＨ＝１０Ｖである。本回路において、入力信号
Ｖｉが高電位から低電位へと変化すると、出力回路３の
トランジスタＱＰ１と高圧パルス発生回路５のトランジ
スタＱＰＡが導通して出力点ＶＷの電位は約７Ｖまで上
昇する。次に、出力制御回路内のバッファＢの出力入力
信号ＶｉよりもΔｔだけ遅れて低電位に変化し、トラン
ジスタＱＮ２が非導通となり、高圧パルス発生回路５は
非活性状態となる。このため、ＱＰＡは非導通となり、
ＶＷの電位は５Ｖまで低下する。従って、ＶＷの電圧波
形は図４（ｂ）に示すように切り換わり時においてΔｔ
の期間だけ振幅を大きくしたものになる。一時的に振幅
を増やすことで、寄生容量への充電電流を増やすことが
できるので、ＶＥにおける電位変化を速めることができ
る。また、Δｔの後に通常の電位に戻すのでＶＥにおけ
る振幅は図２の回路と同じになる。

【０００５】以上説明したように図３の回路でワード線
駆動回路を構成することで、ワード線の配線遅延を低減
し、高速なメモリＬＳＩを実現することができる。

【０００６】

【発明が解決しようとする課題】ところが、上記従来技
術には、以下に述べる３つの問題点があった。

【０００７】（１）従来技術は、メモリＬＳＩのワード
線駆動回路に適用することしか考慮されていないので、
駆動回路の出力が低電位から高電位へ変化する場合に
は、配線遅延が短縮されるが、逆に高電位から低電位に
変化する場合には、配線遅延は全く短縮されない。ＤＲ
ＡＭ等のワード線駆動回路の場合には、高電位から低電
位への変化はプリチャージ期間内に終了しさえすれば、
多少遅延が大きくても問題はない。しかし、従来技術を
それ以外の駆動回路、例えば論理ＬＳＩのブロック間配
線駆動回路、バス駆動回路やクロック駆動回路に適用す
る場合には、立ち上がり、立ち下がりの両方の変化に対
して配線遅延が短縮されなければ、集積回路の性能向上
は望めない。

【０００８】（２）従来技術では、高圧パルス発生回路
内のトランジスタＱＰＡが導通しているときにＱＰ１も
導通しているため、ＶＣＨからＶＣＣに貫通電流が流れ
る。このため、高圧パルス発生回路用電源としてＶＣＨ
＝１０Ｖを供給しているにも関わらず、出力点ＶＷの電
位は７Ｖまでしか上昇せず、配線遅延の短縮効果が小さ
い。

【０００９】（３）上記のようにＶＣＨからＶＣＣへ大
きな貫通電流が流れるため、駆動回路の消費電力が大き
い。

【００１０】本発明の目的は、メモリＬＳＩに限らず広
く適用でき、充分な配線遅延低減効果を有し、低消費電
力な駆動回路を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、駆動回路を請求項１記載のように、
ソースを第１の電源に接続し、ドレインを出力端子に接
続した第１のＰＭＯＳトランジスタと、ソースを第２の
電源に接続し、ドレインを出力端子に接続した第２のＰ
ＭＯＳトランジスタと、ソースを第３の電源に接続し、
ドレインを出力端子に接続した第１のＮＭＯＳトランジ
スタと、ソースを第４の電源に接続し、ドレインを出力
端子に接続した第２のＮＭＯＳトランジスタと、入力信
号に応じて該第１、第２のＰＭＯＳ及びＮＭＯＳトラン
ジスタのゲート電位を制御する制御回路を含むように構
成する。

【００１２】また、請求項２記載のように、ドレインを
出力端子に、ゲートを入力端子に接続したＰＭＯＳトラ
ンジスタと、ドレインを出力端子に、ゲートを入力端子
に接続したＮＭＯＳトランジスタと、入力信号に応じて
該ＰＭＯＳ及びＮＭＯＳトランジスタのソース電位を制
御する制御回路を含むように構成してもよい。

【００１３】あるいは、請求項３記載のように、３組の
カレントスイッチからなるコレクタドット回路と、入力
信号に応じてそれぞれのカレントスイッチのベース電位
を制御する制御回路を含むように構成してもよい。

【００１４】また、制御回路に微分回路を含むように構
成すると、制御回路を構成する素子の数を減らせる。

【００１５】また、駆動回路をバス線駆動回路あるいは
クロック線駆動回路に適用すると高速かつ低電力な集積
回路を構成できる。

【００１６】

【作用】本発明では、制御回路により駆動回路を制御
し、信号の立ち上がり及び立ち下がり時に一時的に信号
振幅を大きくする。これにより、信号の立ち上がり時だ
けでなく、立ち下がり時も信号を高速に伝達することが
可能になる。しかも、駆動回路に貫通電流が流れないた
め、配線遅延の短縮効果が大きく、消費電力も小さくで
きる。

【００１７】特に、本発明をバス線の駆動回路やクロッ
ク線の駆動回路に用いれば半導体集積回路の性能を大幅
に向上させることができる。

【００１８】

【実施例】以下、図面を用いて本発明の実施例を詳しく
説明する。

【００１９】〈実施例１〉図１に本発明の第１の実施例
を示す。本実施例はＣＭＯＳ回路で構成した例である。
以下の説明では、集積回路内における駆動回路以外の通
常の論理回路やメモリ回路（図示せず）はＶＣＣ／ＶＳ
Ｓの電源電圧で動作しているものとする。本発明の駆動
回路は配線２を駆動する駆動部ＤＲＶと、それを制御す
る制御部ＣＮＴＬから成る。駆動部ＤＲＶはドレインを
出力端子に接続した２つのＰＭＯＳＭＰ１，ＭＰ２及び
ＮＭＯＳＭＮ１，ＭＮ２から構成される。ＭＰ１のソ
ースはＶＣＣ（例えば５Ｖ）が、ＭＰ２のソースはＶＣ
Ｈ（例えば１０Ｖ）が印加される。また、ＭＮ１のソー
スにはＶＳＳ（例えば０Ｖ）が、ＭＮ２のソースにはＶ
ＳＨ（例えば−５Ｖ）が印加される。制御部ＣＮＴＬは
遅延回路ＤＬＹ、レベル変換回路ＬＣ及び若干の論理回
路からなる。レベル変換回路ＬＣにはＶＣＨ／ＶＳＨの
電源電圧が印加されており、制御部のそれ以外の回路は
ＶＣＣ／ＶＳＳの電源電圧が印加されている。レベル変
換回路はＶＣＣ／ＶＳＳレベルの信号をＶＣＨ／ＶＳＨ
レベルの信号に変換すると同時に、インバータの機能も
有している。制御部により、駆動部の４つのトランジス
タの導通状態を制御することで、信号の立ち上がり時だ
けでなく立ち下がり時にも一時的に信号振幅を大きくし
た駆動信号を発生することが可能となる。

【００２０】以下、図５を参照しながら本回路の動作を
説明する。制御部ＣＮＴＬでは、信号ＩＮを受けて、そ
れを遅延回路ＤＬＹによりΔｔだけ遅延させた信号ＩＮ
２とその反転信号ＩＮ３を発生する。これらの信号か
ら、ＮＯＲ，ＮＡＮＤ及びインバータ回路により、駆動
部ＤＲＶの制御信号ＧＰ１，ＧＰ２，ＧＮ１及びＧＮ２
を発生させる。これらの制御信号のうちＧＰ１，ＧＮ１
はＶＣＣ／ＶＳＳレベルの信号であり、ＧＰ２とＧＮ２
はＶＣＨ／ＶＳＨレベルの信号である。

【００２１】今例えば、信号ＩＮが低電位から高電位に
変化すると、ＧＰ１，ＧＰ２及びＧＮ２が高電位と成
り、ＧＮ１は低電位となる。このため、トランジスタＭ
Ｎ２が導通し、出力ＡはＶＳＨまで低下する。時間Δｔ
の後にＧＮ２が低電位に変化すると同時に、ＧＮ１は高
電位に変化する。このため、トランジスタＭＮ２に代わ
り、ＭＮ１が導通し、ＡはＶＳＨからＶＳＳへと上昇す
る。一方、信号ＩＮが高電位から低電位に変化すると、
最初のΔｔの間はトランジスタＭＰ２が導通し、ＡはＶ
ＣＨまで上昇する。その後、トランジスタＭＰ２に代わ
りＭＰ１が導通し、ＡはＶＣＨからＶＣＣへ低下する。
このようにして、切り換わり時に振幅が一時的に大きく
なった駆動信号が得られる。

【００２２】本技術において、大振幅で駆動する期間Δ
ｔが小さすぎるとＢ点の電位が充分上昇する前にＡ点の
電位が通常電位に戻るため、遅延時間の短縮効果が小さ
くなる。一方、Δｔが大きすぎるとＢ点での振幅はＶＳ
を越え、配線の寄生容量に過剰な電荷が充電（あるいは
放電）され、駆動回路の消費電力が大きくなってしま
う。従って、Ｂ点での振幅がちょうどＶＳとなったとき
にＡ点の電位を通常電位に戻すのが望ましい。Ｂ点での
振幅がちょうどＶＳに等しくなるに要する時間は、

【００２３】

【数１】

【００２４】と表される。このため、Δｔはｔｐｄｉ程
度に設定することが望ましい。

【００２５】図６に切り換わり時の振幅ＶＯＤと定常時
の振幅ＶＳの比を変えた場合の配線遅延の変化を示す。
横軸はＶＯＤ／ＶＳであり、縦軸は図２の従来技術を１
とした場合の配線遅延と配線の寄生容量で消費される電
力を示している。図３の従来技術の場合ＶＯＤは約７
Ｖ、ＶＳは５Ｖであるので配線遅延は０.７３となる。
一方、本発明ではＶＯＤは１０Ｖであるので配線遅延は
０.５７となり、従来技術よりも高速化効果が大きいこ
とがわかる。また、ＶＯＤ／ＶＳを大きくすると、配線
遅延は減少するが、消費電力が増加するため、ＶＯＤ／
ＶＳをあまり大きく設定することは好ましくない。通常
はＶＯＤ／ＶＳは２〜３に設定するのが適当と思われ
る。

【００２６】以上説明したように、本発明では、信号の
立ち上がり時だけでなく立ち下がり時の配線遅延も短縮
できるので、メモリＬＳＩのワード線駆動回路に限ら
ず、論理ＬＳＩのブロック間配線駆動回路、バス線の駆
動回路やクロック線の駆動回路にも適用することができ
る。また、本発明ではトランジスタＭＰ１，ＭＰ２（あ
るいはＭＮ１，ＭＮ２）が同時に導通状態にはならない
ので、従来技術のように貫通電流が流れることはなく、
信号の立ち上がり時には出力電位はＶＣＨ（１０Ｖ）ま
で上昇するため、従来技術よりも更に配線遅延を短縮す
ることができる。また、貫通電流が流れないことから、
消費電力も小さくできる。

【００２７】〈実施例２〉図７は本発明の第２の実施例
である。本実施例では、駆動部はＭＰ３，ＭＮ３の２つ
のトランジスタから構成される。これらのゲートには入
力信号ＩＮが、ソースには制御信号ＳＰ，ＳＮが印加さ
れる。制御部ＣＮＴＬは遅延回路ＤＬＹ、レベル変換回
路ＬＣ及び若干の論理回路からなる。レベル変換回路Ｌ
Ｃ１にはＶＣＨ／ＶＣＣが、ＬＣ２にはＶＳＳ／ＶＳＨ
の電源電圧が印加されており、制御部のそれ以外の回路
はＶＣＣ／ＶＳＳの電源電圧が印加されている。レベル
変換回路ＬＣ１，ＬＣ２はＶＣＣ／ＶＳＳレベルの信号
をＶＣＨ／ＶＣＣレベル及びＶＳＳ／ＶＳＨレベルの信
号に変換する機能を有している。

【００２８】以下、図８を参照しながら本回路の動作を
説明する。今例えば、信号ＩＮが低電位から高電位に変
化すると、トランジスタＭＮ３が導通すると同時に制御
信号ＳＮがＶＳＳからＶＳＨに変化し、出力ＡはＶＳＨ
まで低下する。ＳＮは時間Δｔの後にＶＳＳに復帰する
ため、出力ＡはＶＳＨからＶＳＳへと上昇する。一方、
信号ＩＮが高電位から低電位に変化する場合は、トラン
ジスタＭＰ３が導通すると同時に制御信号ＳＰがＶＣＣ
からＶＣＨに変化し、出力ＡはＶＣＨまで上昇する。Ｓ
Ｐは時間Δｔの後にＶＣＣに復帰するため、出力ＡはＶ
ＣＨからＶＣＣへと低下する。このようにして、切り換
わり時に振幅が一時的に大きくなった駆動信号が得られ
る。これにより、図１の実施例と同様の効果が得られ
る。

【００２９】本実施例では、駆動部のトランジスタの数
が図１の実施例よりも少なくできるので、駆動回路の面
積を小さくできる利点がある。しかし、レベル変換回路
内のトランジスタ（図示せず）及び駆動部のトランジス
タを介して配線２を駆動するため、図１の実施例に比べ
出力インピーダンスが高く、負荷容量が大きい場合には
駆動波形の立上り、立下り時間が大きくなることがあ
る。

【００３０】最近の集積回路の大規模化に伴い、回路内
の信号線は長くなってきており、信号線の充放電により
消費される電力が全体に占める割合が増加してきてい
る。このような状況のもと、公開特許公報特開平４−
２１１５１５に開示されているように、信号線の電圧振
幅を小さくすることにより低電力化を図る方法が提案さ
れている。

【００３１】〈実施例３〉図９は本発明の第３の実施例
を示したものであり、上記の技術と本発明を組み合わせ
て、高速かつ低電力な駆動回路を実現するものである。
本実施例では、信号振幅を小さくするため、ＶＣＣより
も低い電源ＶＣＬ，ＶＳＬを使用する。これらの電源の
電位関係は、

【００３２】

【数２】ＶＣＣ＞ＶＣＬ＞ＶＳＬ＞ＶＳＳ（数２）とする。また、制御部の回路は全てＶＣＣ／ＶＳＳの電
源で動作する。駆動部のトランジスタＭＰ１，ＭＮ１の
ソースにＶＣＬ，ＶＳＬを印加することにより、出力Ａ
は図１０に示すように通常はＶＳＬあるいはＶＣＬのレ
ベルをとり、切り換わり時のみ一時的にＶＳＳあるいは
ＶＣＣとなるようにできる。このため、配線での信号伝
達時間を低減できる上に、駆動振幅が小さいため、配線
を駆動するための電力を低減することができる。

【００３３】例えば、ＶＣＬ＝２／３ＶＣＣ，ＶＳＬ＝
１／３ＶＣＣと設定した場合の消費電力を計算した結果
を図１１に示す。ここでは０.３μｍ加工技術で回路を
製造し、長さ２０ｍｍの配線を駆動した場合を示してい
る。駆動回路の回路規模が従来よりも大きくなるため、
駆動回路自体の電力は若干増加するが、配線で消費され
る電力は大幅に低減されるので、全体の消費電力として
は、図２の従来技術に比べ約５０％低減できる。なお、
図３の従来技術では前述のように貫通電流が流れるた
め、図２の技術よりも更に消費電力は大きくなる。従っ
て、図３の従来技術と比較すれば本実施例による低電力
化の効果は５０％以上になる。

【００３４】以上述べたように、本実施例によれば、配
線遅延を低減できるのみならず配線の寄生容量で消費さ
れる電力も大幅に低減することが可能となる。

【００３５】非常に長い配線での遅延時間を短縮する方
法として、配線をいくつかに分割しその間に駆動回路を
挿入する方法がよく用いられる。

【００３６】〈実施例４〉図１２は本発明の第４の実施
例であり、本発明の駆動回路を配線を分割して駆動する
方法に適用した例を示している。図では配線をＩＣ１，
ＩＣ２に２分割し、その間に駆動回路ＤＲＶ１，ＤＲＶ
２を設けた例を示している。このような構成とすること
により、配線自体の遅延時間は１／２に低減される。し
かし、駆動回路での遅延時間は２倍となるため、配線の
分割数には最適値が存在する。図１３は配線の分割数と
遅延時間の関係を示したもので、配線長２０ｍｍ、駆動
回路の遅延時間０.２ｎｓの場合の計算結果である。図
２の従来技術では分割数３の場合が遅延時間が最も小さ
くなる。一方、本発明では従来技術よりも配線遅延が小
さいために分割数２の場合が最小となる。従って、従来
技術よりも駆動回路の数を低減できる。さらに、遅延時
間自体も従来技術よりも約２０％低減できる。以上述べ
たように、配線を分割し、本発明の駆動回路を多段に接
続すればより一層配線遅延を低減することができる。

【００３７】〈実施例５〉図１４は本発明の第５の実施
例であり、本発明の駆動回路でバス線駆動回路を構成し
た例を示している。バス線ＢＬに駆動回路ＤＲ１，ＤＲ
２，ＤＲｎ及び受信回路ＲＥＣ１，ＲＥＣｍが接続され
ており、バス線を介して情報のやり取りができるように
なっている。なお、受信回路としては、例えば、前述の
特開平４−２１５１５号公報に開示された回路を使用す
れば受信回路の電力を低減でき望ましい。

【００３８】バス駆動回路に適用する場合にはハイイン
ピーダンス出力機能を備える必要がある。そこで、本実
施例では、制御部ＣＮＴＬのＮＯＲ，ＮＡＮＤ回路の入
力端子を１つ増やし、そこにハイインピーダンス出力信
号ＨＺを直接あるいは反転して入力している。これによ
り、ＨＺが高電位の時は、入力信号ＩＮに関わらず、制
御信号ＧＰ１，ＧＰ２は高電位となり、ＧＮ１，ＧＮ２
は低電位となる。従って、ＭＰ１，ＭＰ２，ＭＮ１，Ｍ
Ｎ２は全て非導通となり、ハイインピーダンス出力とな
る。一方、ＨＺが低電位の時は、入力信号ＩＮに応じた
信号がバス線ＢＬに出力される。以上、説明したように
本発明は容易にバス駆動回路に適用可能であり、バス線
での信号伝達時間を短縮することができ、集積回路の高
速化に寄与できる。しかも、バス線の信号振幅を小さく
しているので、バス線の充放電により消費される電力を
大幅に低減でき、低消費電力化にも寄与することができ
る。

【００３９】〈実施例６〉図１５は本発明の第６の実施
例であり、微分回路を使用して制御部ＣＮＴＬを構成し
た例を示している。本実施例では、駆動部ＤＲＶは図９
と同じである。制御部ＣＮＴＬは容量ＣＤ１，ＣＤ２、
抵抗ＲＤ１，ＲＤ２から成る２組の微分回路とインバ−
タ、ＮＡＮＤ及びＮＯＲ回路で構成される。以下、図１
６を参照しながら本回路の動作を説明する。制御信号Ｇ
Ｐ２，ＧＮ２は信号ＩＮの微分信号であり、それぞれＶ
ＣＣ，ＶＳＳにバイアスされているので、図１６に示す
ように、ＶＣＣ，ＶＳＳを中心にした微分波形となる。
信号ＩＮが低電位から高電位に切り換わると、ＧＮ２が
一時的に高電位となるのでトランジスタＭＮ１が導通
し、出力Ａの電位をＶＳＳまで低下させる。その後、Ｇ
Ｎ２が低下すると、ＧＮ１が高電位に変化し、トランジ
スタＭＮ１に代わりＭＮ２が導通しＡはＶＳＬまで上昇
する。一方、ＩＮが高電位から低電位に変化すると、Ｇ
Ｐ２が一時的に低電位となりトランジスタＭＰ１が導通
し、ＡをＶＣＣまで上昇させる。やがて、ＧＰ２が上昇
すると、ＧＰ１が低電位に変化し、トランジスタＭＰ１
に代わりＭＰ２が導通しＡはＶＣＬまで低下する。この
ようにして、信号ＩＮの切り換わり時に一時的に振幅を
大きくした信号が得られる。本回路において、配線を大
振幅で駆動する時間Δｔは微分回路の時定数τ、すなわ
ち、

【００４０】

【数３】 τ≒（ＣＤ１＋ＣＧ＋ＣＩ）・ＲＤ１（数３）に比例する。ここで、ＣＧはＭＰ１のゲ−ト容量、ＣＩ
はＮＡＮＤ回路の入力容量である。従って、ＣＤ１及び
ＲＤ１を調整することで配線長に合わせてΔｔを最適な
値に設定することができる。本実施例によれば、図９と
同様の機能を小さな回路規模で実現することが可能にな
る。

【００４１】なお、ここでは図９の実施例の制御部に微
分回路を使用する例を示したが、前記の他の実施例につ
いても制御部に微分回路を使用することで回路規模を小
さくすることが可能である。

【００４２】〈実施例７〉図１７は本発明の第７の実施
例であり、駆動回路をＥＣＬ回路で構成した実施例であ
る。本実施例は通常のＥＣＬ回路にレベルシフト用抵抗
Ｒ１とエミッタ容量ＣＥを付加して構成される。定常時
における出力信号の高電位ＶＨ，低電位ＶＬ及び振幅Ｖ
Ｓは、

【００４３】

【数４】ＶＨ＝−Ｒ１・ＩＣＳ１−ＶＢＥ（数４）

【００４４】

【数５】ＶＬ＝−（Ｒ１＋Ｒ２）・ＩＣＳ１−ＶＢＥ（数５）で与えられる。ここで、ＶＢＥはトランジスタのベ−ス
・エミッタ間電圧（約０．８Ｖ）である。信号ＩＮが低
電位から高電位に変化するときには、トランジスタＱ１
にはＩＣＳ１に加えてエミッタ容量ＣＥの充電電流ＩＣ
Ｅが流れる。このため、一時的に電位が低下し出力電位
ＶＬは、

【００４５】

【数６】ＶＬ＝−（Ｒ１＋Ｒ２）・（ＩＣＳ１＋ＩＣＥ）−ＶＢＥ（数６）となる。また、ＩＮが高電位から低電位に変化するとき
には、エミッタ容量ＣＥの放電電流が電流源ＩＣＳ１に
流れ込むため、駆動電流は一時的に減少する。このた
め、一時的に電位が上昇し出力電位ＶＨは、

【００４６】

【数７】ＶＨ＝−Ｒ１・（ＩＣＳ１−ＩＣＥ）−ＶＢＥ（数７）となる。このように、エミッタ容量の充放電電流を利用
することにより、信号の切り換わり時に一時的に振幅を
大きくすることが可能となる。

【００４７】本回路における大振幅駆動期間Δｔは、入
力信号ＩＮの信号振幅をΔＶとすると、

【００４８】

【数８】

【００４９】で表わされる。長さ２０ｍｍの配線の場
合、Δｔは約２ｎｓ程度に設定する必要があるため、Ｉ
ＣＳ１＝０.５ｍＡ，ΔＶ＝５００ｍＶとすると、ＣＥ
は４ｐＦ程度必要であり、エミッタ容量ＣＥは寄生容量
だけでは足りないので、ｐｎ接合や誘電体薄膜等を使っ
た容量素子を使用する必要がある。

【００５０】〈実施例８〉図１８は本発明の第８の実施
例であり、駆動回路をＥＣＬ回路で構成した別の実施例
を示したものである。本実施例は、駆動部と制御部から
なる。駆動部は３組のカレントスイッチからなるコレク
タドット回路で構成され、制御部ＣＮＴＬは容量ＣＤ１
１，ＣＤ１２、抵抗ＲＤ１１，ＲＤ１２、トランジスタ
Ｑ１７，Ｑ１８から成る２組の微分回路で構成される。
以下、図１９を参照しながら本回路の動作を説明する。
制御信号Ｂ１，Ｂ２は信号ＩＮの微分信号であり、図１
９に示すような波形となる。信号ＩＮが低電位から高電
位に切り換わると、Ｂ１が一時的に高電位となり、Ｂ２
は高電位のままであるので、トランジスタＱ１１，Ｑ１
３，Ｑ１５が導通し、負荷抵抗Ｒ１１にはＩＣＳ１１＋
ＩＣＳ１２＋ＩＣＳ１３の電流が流れる。この時のＡ点
の電位Ｖ４は、

【００５１】

【数９】Ｖ４＝−Ｒ１１・３ＩＣＳ−ＶＢＥ（数９）となる。ただし、ここではＩＣＳ１１，ＩＣＳ１２，Ｉ
ＣＳ１３の電流値はみな同じでＩＣＳであるものとし
た。その後、Ｂ１が低下すると、Ｑ１３は非導通とな
り、Ｖ３の電位まで上昇する。ここでＶ３は

【００５２】

【数１０】Ｖ３＝−Ｒ１１・２ＩＣＳ−ＶＢＥ（数10）で表される。一方、ＩＮが高電位から低電位に変化する
と、Ｂ２が一時的に低電位となり、Ｂ１は低電位のまま
であるので、トランジスタＱ１１，Ｑ１３，Ｑ１５が非
導通となり、負荷抵抗Ｒ１１には全く電流が流れなくな
る。この時のＡ点の電位Ｖ１は、

【００５３】

【数１１】Ｖ１＝−ＶＢＥ（数11）となる。やがて、Ｂ２が上昇すると、Ｑ１５が導通しＶ
２まで低下する。ここでＶ２は、

【００５４】

【数１２】Ｖ２＝−Ｒ１１・ＩＣＳ−ＶＢＥ（数12）で表される。このように、３つの電流源の電流を切り換
えることにより、信号の切り換わり時に一時的に振幅を
大きくした信号が得られる。本回路において、大振幅で
駆動する時間Δｔは微分回路の時定数に比例する。従っ
て、微分回路の時定数を配線長に合わせて調整すること
で大振幅駆動時間を最適な値に設定することができる。
本実施例によれば、信号振幅が（数９）〜（数12）のよ
うに負荷抵抗と定電流源の電流値で決まるため、図１７
の実施例に比べ設計が容易になる利点がある。

【００５５】〈実施例９〉図２０は本発明の第９の実施
例であり、駆動回路をＥＣＬ回路で構成した更に別の実
施例を示したものである。本実施例の駆動部ＤＲＶは図
１８と同様のコレクタドット回路である。制御部ＣＮＴ
Ｌは２つの遅延回路からなる。第１の遅延回路はトラン
ジスタＱ２１，Ｑ２２、抵抗Ｒ２１，Ｒ２２、電流源Ｉ
ＣＳ２１、容量Ｃ２１からなり、第２の遅延回路はトラ
ンジスタＱ２３，Ｑ２４、抵抗Ｒ２３，Ｒ２４、電流源
ＩＣＳ２２、容量Ｃ２２からなる。以下、図２１を参照
しながら本回路の動作を説明する。本回路では、第１の
遅延回路の出力Ｂ１は信号ＩＮよりも振幅の１／２だけ
電位が高く、第２の遅延回路の出力Ｂ２は信号ＩＮより
も振幅の１／２だけ電位が低くなるように、抵抗Ｒ２
１，Ｒ２３の抵抗値が設計されている。信号ＩＮが低電
位から高電位に変化すると、ＩＮの電位がＶＢＢ，Ｂ
１，Ｂ２よりも高くなるため、トランジスタＱ１１，Ｑ
１３，Ｑ１５が導通し、負荷抵抗Ｒ１１には３ＩＣＳの
電流が流れ、Ａ点の電位はＶ４まで低下する。その後、
Ｂ１，Ｂ２が高電位に変化すると、Ｑ１３は非導通とな
り負荷抵抗には２ＩＣＳの電流が流れ、Ｖ３の電位まで
上昇する。一方、ＩＮが高電位から低電位に変化する
と、ＩＮの電位がＶＢＢ，Ｂ１，Ｂ２のいずれよりも低
くなるため、トランジスタＱ１１，Ｑ１３，Ｑ１５が非
導通となり、負荷抵抗Ｒ１１には全く電流が流れなくな
り、Ａ点の電位はＶ１まで上昇する。やがて、Ｂ１，Ｂ
２が低下すると、Ｑ１５が導通し負荷抵抗にはＩＣＳの
電流が流れ、Ｖ２まで低下する。このように、ＩＮ，Ｂ
１，Ｂ２によって３つの電流源の電流を切り換えること
により、信号の切り換わり時に一時的に振幅を大きくし
た信号が得られる。本回路において、大振幅で駆動する
時間は遅延回路の遅延時間で決まる。従って、遅延回路
の容量Ｃ２１，Ｃ２２を調整することで大振幅駆動時間
を最適な値に設定することができる。

【００５６】〈実施例１０〉図２２は本発明の第１０の
実施例であり、駆動回路をＥＣＬ回路で構成した更に別
の実施例を示したものである。本実施例の駆動部ＤＲＶ
は図１８と同様のコレクタドット回路である。制御部Ｃ
ＮＴＬは反転出力端子を有する遅延回路ＤＬＹ２とＯＲ
及びＮＯＲ回路からなり、これらは通常のＥＣＬ回路で
構成されている。以下、図２３を参照しながら本実施例
の動作を説明する。ここで、信号ＩＮ４はＩＮの反転信
号である。また、信号ＩＮ６はＩＮ’を遅延させたもの
であり、ＩＮ５はその反転信号である。信号ＩＮが低電
位から高電位に変化すると、Ｂ１，Ｂ２は共に高電位と
なり、トランジスタＱ１１，Ｑ１３，Ｑ１５が導通し、
負荷抵抗Ｒ１１には３ＩＣＳの電流が流れ、Ａ点の電位
はＶ４まで低下する。その後、ＩＮ６が高電位に変化す
るため、Ｂ２は低電位となり、Ｑ１５は非導通となり負
荷抵抗に流れる電流は２ＩＣＳに減り、Ａ点の電位はＶ
３まで上昇する。一方、ＩＮが高電位から低電位に変化
すると、Ｂ１，Ｂ２は共に低電位となり、トランジスタ
Ｑ１１，Ｑ１３，Ｑ１５が非導通となり、Ａ点の電位は
Ｖ１まで上昇する。やがて、ＩＮ５が高電位に変化する
と、Ｂ１は高電位となり、Ｑ１３が導通し負荷抵抗には
ＩＣＳの電流が流れ、Ｖ２まで低下する。このように、
ＩＮ，Ｂ１，Ｂ２によって３つの電流源の電流を切り換
えることにより、信号の切り換わり時に一時的に振幅を
大きくした信号が得られる。本回路において、大振幅で
駆動する時間は遅延回路ＤＬＹ２の遅延時間で決まる。
従って、遅延時間を調整することで大振幅駆動時間を最
適な値に設定することができる。本実施例では制御部の
構成が簡単になるという利点がある。

【００５７】〈実施例１１〉図２４は本発明の第１１の
実施例であり、ＥＣＬ回路で構成した駆動回路にアクテ
ィブプルダウンを組み合わせた実施例である。ここで
は、図２２の実施例に適用した場合を示している。アク
ティブプルダウン回路はＰＮＰトランジスタＱＰ１と、
容量ＣＣ、電流源ＩＢからなり、Ａ点の負荷を高速に放
電することができる。また、通常のエミッタホロワ回路
に比べ大幅に消費電力を低減できるという利点がある。
本アクティブプルダウン回路の詳細については、例え
ば、１９９３シンポジウムオンヴィエルエスアイ
サ−キッツダイジェストオブテクニカルペ−パ
−ズ PP. 25-26（1993 Symposium on VLSI Circuits D
igest of Technical papers pp. 25-26）に記載されて
いるので、ここでは割愛する。本発明とアイクテイブプ
ルダウン回路を組み合わせることにより、低消費電力で
かつ、配線での信号伝送時間が短い駆動回路を実現でき
る。

【００５８】なお、ここではＰＮＰトランジスタを用い
たアクティブプルダウン回路と組み合わせる例を示した
が、他のアクティブプルダウン回路、例えば、１９８９
アイエスエスシ−シ− ダイジェストオブテクニ
カルペ−パ−ズ PP. 224-225（1989 ISSCC Digest o
f Technical papers pp. 224-225）に記載されているよ
うな回路とも問題なく組み合わせることができる。

【００５９】〈実施例１２〉図２５は本発明の第１２の
実施例であり、駆動回路をＢｉＣＭＯＳ回路で構成した
実施例であり、図９の実施例にＢｉＣＭＯＳ回路を組み
合わせた例を示している。ここでは、図９のＭＰ２，Ｍ
Ｎ２をＢｉＣＭＯＳ回路で置き換えている。制御信号Ｇ
Ｐ２が低電位になると、ＭＰ１１が導通しバイポ−ラト
ランジスタＱ３１のベ−スをＶＣＣに駆動する。このた
め、配線ＩＣはＱ３１により充電される。この時、ＭＰ
１１に流れる電流はＱ３１により増幅され、ＩＣの充電
電流となるので、図９の実施例に比べＭＰ１１のサイズ
を小さくできる。

【００６０】また、制御信号ＧＮ２が高電位になると、
ＭＮ１２が導通しバイポ−ラトランジスタＱ３２のベ−
スはＡ点と短絡される。Ａ点の電位が高いときにはＱ３
２は導通し、配線ＩＣはＱ３により放電される。この
時、ＭＮ１２に流れる電流はＱ３２により増幅されるの
で、ＭＮ１２のサイズは小さくてよい。

【００６１】以上、説明したように本実施例では、配線
ＩＣの充放電がバイポ−ラトランジスタにより行なうた
め、ＭＯＳトランジスタのサイズを小さくできる。従っ
て、駆動回路の面積を低減することができるという利点
がある。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
メモリＬＳＩに限らず、時定数の大きな配線での信号伝
達時間を短縮することができる。しかも、寄生容量の大
きな配線で消費される電力を大幅に低減できる。特に、
本発明をバス駆動回路やクロック駆動回路に適用すれ
ば、半導体集積回路の高速化、低消費電力化に大きく寄
与することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る駆動回路を示す図
である。

【図２】従来技術の駆動回路を示す図である。

【図３】従来技術のワ−ド線駆動回路を示す図である。

【図４】従来技術の駆動回路の動作波形を示す図であ
る。

【図５】第１の実施例に係る駆動回路の動作波形を示す
図である。

【図６】本発明の効果を示す図である。

【図７】本発明の第２の実施例に係る駆動回路を示す図
である。

【図８】第２の実施例に係る駆動回路の動作波形を示す
図である。

【図９】本発明の第３の実施例に係る駆動回路を示す図
である。

【図１０】第３の実施例に係る駆動回路の動作波形を示
す図である。

【図１１】本発明の効果を示す図である。

【図１２】本発明の第４の実施例に係る駆動回路を示す
図である。

【図１３】本発明の効果を示す図である。

【図１４】本発明の第５の実施例に係るバス線駆動回路
を示す図である。

【図１５】本発明の第６の実施例に係る駆動回路を示す
図である。

【図１６】第６の実施例に係る駆動回路の動作波形を示
す図である。

【図１７】本発明の第７の実施例に係る駆動回路を示す
図である。

【図１８】本発明の第８の実施例に係る駆動回路を示す
図である。

【図１９】第８の実施例に係る駆動回路の動作波形を示
す図である。

【図２０】本発明の第９の実施例に係る駆動回路を示す
図である。

【図２１】第９の実施例に係る駆動回路の動作波形を示
す図である。

【図２２】本発明の第１０の実施例に係る駆動回路を示
す図である。

【図２３】第１０の実施例に係る駆動回路の動作波形を
示す図である。

【図２４】本発明の第１１の実施例に係る駆動回路を示
す図である。

【図２５】本発明の第１２の実施例に係る駆動回路を示
す図である。

【符号の説明】

ＤＲ１・・・駆動回路、２，ＩＣ１，ＩＣ２・・・配線、ＢＬ
・・・バス線、ＬＣ・・・レベル変換回路、ＣＮＴＬ・・・制御
部、ＤＲＶ・・・駆動部、ＧＰ１，ＧＰ２，ＧＮ１，ＧＮ
２・・・制御信号、ＤＬＹ，ＤＬＹ２・・・遅延回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者金谷一男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者出井陽治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者増田徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者楠武志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (56)参考文献特開平５−191257（ＪＰ，Ａ) 特開平２−162824（ＪＰ，Ａ) 特開平３−147418（ＪＰ，Ａ) 特開平４−72813（ＪＰ，Ａ) 特開平４−192717（ＪＰ，Ａ) 特開平７−106944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0175 - 19/0185 G06F 3/00 G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】ソースが第１の電源に接続され、ドレイン
が出力端子に接続された第１のＰＭＯＳトランジスタ
と、ソースが上記第１の電源よりも高電位である第２の電源
に接続され、ドレインが上記出力端子に接続された第２
のＰＭＯＳトランジスタと、ソースが第３の電源に接続され、ドレインが上記出力端
子に接続された第１のＮＭＯＳトランジスタと、ソースが上記第３の電源よりも低電位である第４の電源
に接続され、ドレインが上記出力端子に接続された第２
のＮＭＯＳトランジスタと、入力信号に応じて上記第１、第２のＰＭＯＳトランジス
タ及び上記第１、第２のＮＭＯＳトランジスタのゲート
電位を制御する制御回路とを含み、上記制御回路は、上記出力端子から出力される出力信号
の立ち上がり時に一時的に上記第２のＰＭＯＳトランジ
スタを導通状態にし、上記出力信号の立ち下がり時に一
時的に上記第２のＮＭＯＳトランジスタを導通状態とな
るように制御することを特徴とする駆動回路。
【請求項２】ドレインが出力端子に、ゲートが入力端子
に接続されたＰＭＯＳトランジスタと、ドレインが上記出力端子に、ゲートが上記入力端子に接
続されたＮＭＯＳトランジスタと、上記入力端子に入力される入力信号に応じて該ＰＭＯＳ
及びＮＭＯＳトランジスタのソース電位を制御する制御
回路とを含み、上記制御回路は、上記入力信号の立ち上がり時に一時的
に上記ＮＭＯＳトランジスタのソース電位を下げ、上記
入力信号の立ち下がり時に一時的に上記ＰＭＯＳトラン
ジスタのソース電位を上げるように制御することを特徴
とする駆動回路。
【請求項３】３組のカレントスイッチからなるコレクタ
ドット回路と、入力信号に応じてそれぞれの上記カレントスイッチのベ
ース電位を制御する制御回路とを含み、上記制御回路は、上記入力信号の立ち上がり及び立ち下
がりを検知して上記３組のカレントスイッチを切り換え
ることにより、上記コレクタドット回路から出力される
出力信号の立ち上がり及び立ち下がり時の振幅を一時的
に拡大することを特徴とする駆動回路。
【請求項４】上記制御回路は、微分回路を含むことを特
徴とする請求項１乃至３の何れかに記載の駆動回路。
【請求項５】上記駆動回路は、バス線を駆動することを
特徴とする請求項１乃至４の何れかに記載の駆動回路。
【請求項６】上記駆動回路は、クロック線を駆動するこ
とを特徴とする請求項１乃至４の何れかに記載の駆動回
路。