JPH07288463A - ＢｉＣＭＯＳ半導体集積回路 - Google Patents
ＢｉＣＭＯＳ半導体集積回路Info
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- JPH07288463A JPH07288463A JP6078297A JP7829794A JPH07288463A JP H07288463 A JPH07288463 A JP H07288463A JP 6078297 A JP6078297 A JP 6078297A JP 7829794 A JP7829794 A JP 7829794A JP H07288463 A JPH07288463 A JP H07288463A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳゲート回路、ＢｉＮＭＯＳゲー
ト回路において、低電源電圧における高速動作を可能に
する。 【構成】 ＢｉＣＭＯＳゲート回路のプルアップ用ＮＰ
Ｎバイポーラのベースを充電、駆動するＭＯＳトランジ
スタを、チャージポンプ３５によってＶＣＣ３よりも昇
圧された第二の電源線１１に接続する。従って、第二の
電源線１１とＶＣＣ３の電圧差を０．５〜０．７Ｖ程度
の、バイポーラ５が飽和しない程度の電圧に設定すれ
ば、出力端子２のハイレベルは第二の電源線１１からＶ
F だけ低下した電位、すなわち、ほとんど電源電圧まで
引き上げる事ができる。これにより、低電源電圧時にお
いても、ＢｉＣＭＯＳゲート回路、ＢｉＣＭＯＳゲート
回路の高速、安定動作を可能にする。なお、バイポーラ
は一般に高い電流増幅率を持つので、チャージポンプの
電流駆動能力は小さくて良く、さらに一つのチャージポ
ンプ回路に複数のＢｉＣＭＯＳ、ＢｉＮＭＯＳゲート回
路を接続する事ができる。
ト回路において、低電源電圧における高速動作を可能に
する。 【構成】 ＢｉＣＭＯＳゲート回路のプルアップ用ＮＰ
Ｎバイポーラのベースを充電、駆動するＭＯＳトランジ
スタを、チャージポンプ３５によってＶＣＣ３よりも昇
圧された第二の電源線１１に接続する。従って、第二の
電源線１１とＶＣＣ３の電圧差を０．５〜０．７Ｖ程度
の、バイポーラ５が飽和しない程度の電圧に設定すれ
ば、出力端子２のハイレベルは第二の電源線１１からＶ
F だけ低下した電位、すなわち、ほとんど電源電圧まで
引き上げる事ができる。これにより、低電源電圧時にお
いても、ＢｉＣＭＯＳゲート回路、ＢｉＣＭＯＳゲート
回路の高速、安定動作を可能にする。なお、バイポーラ
は一般に高い電流増幅率を持つので、チャージポンプの
電流駆動能力は小さくて良く、さらに一つのチャージポ
ンプ回路に複数のＢｉＣＭＯＳ、ＢｉＮＭＯＳゲート回
路を接続する事ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にバイポーラトランジスタ（以下バイポーラと略称す
る）とＭＯＳトランジスタを同一半導体基板上に集積す
るいわゆるＢｉＣＭＯＳまたはＢｉＭＯＳ技術を用いた
論理回路に関する。
特にバイポーラトランジスタ（以下バイポーラと略称す
る）とＭＯＳトランジスタを同一半導体基板上に集積す
るいわゆるＢｉＣＭＯＳまたはＢｉＭＯＳ技術を用いた
論理回路に関する。
【０００２】
【従来の技術】図５に従来のＢｉＣＭＯＳ論理ゲートで
インバーターを構成した回路図を示す。従来のＢｉＣＭ
ＯＳインバーター回路は２個のバイポーラを出力端子に
接続するが、第一のバイポーラ２２のコレクタを高電位
側電源線（以下ＶＣＣと記す）３に、エミッタを出力端
子２に、ベースをＰチャンネルＭＯＳトランジスタ（以
下ＰＭＯＳと略称する）２４のドレインと第一のＮチャ
ンネルＭＯＳトランジスタ（以下ＮＭＯＳと略称する）
２５のドレインに接続する。ＰＭＯＳ２４のソースはＶ
ＣＣ３に、第一のＮＭＯＳ２５のソースはＧＮＤ４に接
続する。また、第二のバイポーラ２３を設け、コレクタ
を出力端子２に、エミッタを低電位側電源線４（以下Ｇ
ＮＤと記す）に、ベースを第二のＮＭＯＳ２３のソース
と、抵抗素子２７の片方の端子に接続する。第二のＮＭ
ＯＳ２６のドレインは出力端子２に、抵抗素子２７の他
方の端子はＧＮＤ４に接続していた。
インバーターを構成した回路図を示す。従来のＢｉＣＭ
ＯＳインバーター回路は２個のバイポーラを出力端子に
接続するが、第一のバイポーラ２２のコレクタを高電位
側電源線（以下ＶＣＣと記す）３に、エミッタを出力端
子２に、ベースをＰチャンネルＭＯＳトランジスタ（以
下ＰＭＯＳと略称する）２４のドレインと第一のＮチャ
ンネルＭＯＳトランジスタ（以下ＮＭＯＳと略称する）
２５のドレインに接続する。ＰＭＯＳ２４のソースはＶ
ＣＣ３に、第一のＮＭＯＳ２５のソースはＧＮＤ４に接
続する。また、第二のバイポーラ２３を設け、コレクタ
を出力端子２に、エミッタを低電位側電源線４（以下Ｇ
ＮＤと記す）に、ベースを第二のＮＭＯＳ２３のソース
と、抵抗素子２７の片方の端子に接続する。第二のＮＭ
ＯＳ２６のドレインは出力端子２に、抵抗素子２７の他
方の端子はＧＮＤ４に接続していた。
【０００３】また、ＰＭＯＳ２４、第１のＮＭＯＳ２
５、第２のＮＭＯＳ２３のゲートは入力端子１に接続し
ていた。
５、第２のＮＭＯＳ２３のゲートは入力端子１に接続し
ていた。
【０００４】次に、この従来のＢｉＣＭＯＳインバータ
ー回路の動作を説明する。
ー回路の動作を説明する。
【０００５】まず、入力端子１の電位がハイレベルから
ローレベルへ遷移する過程を説明する。入力端子１の電
位がハイレベルからローレベルへ遷移すると、ＰＭＯＳ
２４がオンへ、ＮＭＯＳ２５がオフに移行する事によ
り、第一のバイポーラ２２のベース寄生容量が充電さ
れ、第一のバイポーラ２２のベース電位がＶＦに等しく
なると第一のバイポーラ２２がオンする。従って、出力
端子２の電位は第一のバイポーラ２２のベースの電位よ
りＶＦ（ベース・エミッタ間順方向バイアス）だけ低い
電位を保って上昇する。第二のＮＭＯＳ２６がオフし、
第二のバイポーラ２３のベース電流供給を絶ち、また、
第二のバイポーラ２３のベースに蓄積された電荷は抵抗
２７によって、ＧＮＤに放電されるため、バイポーラ２
３がオフする。従って、出力端子はローレベルからハイ
レベルへ移行する。出力端子２の電位がＶＣＣからＶＦ
分低いレベルまで上昇すると第一のバイポーラ２２がオ
フし、それ以上出力端子２の負荷容量を充電する事はな
いから、出力ハイレベルはＶＣＣ−ＶＦに等しい。
ローレベルへ遷移する過程を説明する。入力端子１の電
位がハイレベルからローレベルへ遷移すると、ＰＭＯＳ
２４がオンへ、ＮＭＯＳ２５がオフに移行する事によ
り、第一のバイポーラ２２のベース寄生容量が充電さ
れ、第一のバイポーラ２２のベース電位がＶＦに等しく
なると第一のバイポーラ２２がオンする。従って、出力
端子２の電位は第一のバイポーラ２２のベースの電位よ
りＶＦ（ベース・エミッタ間順方向バイアス）だけ低い
電位を保って上昇する。第二のＮＭＯＳ２６がオフし、
第二のバイポーラ２３のベース電流供給を絶ち、また、
第二のバイポーラ２３のベースに蓄積された電荷は抵抗
２７によって、ＧＮＤに放電されるため、バイポーラ２
３がオフする。従って、出力端子はローレベルからハイ
レベルへ移行する。出力端子２の電位がＶＣＣからＶＦ
分低いレベルまで上昇すると第一のバイポーラ２２がオ
フし、それ以上出力端子２の負荷容量を充電する事はな
いから、出力ハイレベルはＶＣＣ−ＶＦに等しい。
【０００６】次に、入力端子１の電位がローレベルから
ハイレベルへ遷移する過程を説明する。入力端子１の電
位がローレベルからハイレベルへ遷移すると、ＰＭＯＳ
２４がオフへ、ＮＭＯＳ２５がオンに移行する事によ
り、出力端子２の電位は第一のバイポーラ２２のベース
の電位よりＶＦだけ低い電位を保って下降する。最終的
に第一のバイポーラ２２のベース電流が遮断され、第一
のバイポーラ２２がオフする。第二のＮＭＯＳ２６がオ
ンし、第二のバイポーラ２３のベース寄生容量を充電し
ベース電位がＶＦまで上昇すると、第二のバイポーラ２
３がオンするので、出力端子２の負荷は急速に放電され
る。従って、出力端子はハイレベルからローレベルへ移
行する。
ハイレベルへ遷移する過程を説明する。入力端子１の電
位がローレベルからハイレベルへ遷移すると、ＰＭＯＳ
２４がオフへ、ＮＭＯＳ２５がオンに移行する事によ
り、出力端子２の電位は第一のバイポーラ２２のベース
の電位よりＶＦだけ低い電位を保って下降する。最終的
に第一のバイポーラ２２のベース電流が遮断され、第一
のバイポーラ２２がオフする。第二のＮＭＯＳ２６がオ
ンし、第二のバイポーラ２３のベース寄生容量を充電し
ベース電位がＶＦまで上昇すると、第二のバイポーラ２
３がオンするので、出力端子２の負荷は急速に放電され
る。従って、出力端子はハイレベルからローレベルへ移
行する。
【０００７】次にＢｉＮＭＯＳ論理ゲート回路でインバ
ーターを構成した時の動作を説明する。回路図を図６に
示す。従来のＢｉＮＭＯＳインバーター回路はＮＰＮバ
イポーラ２８のコレクタをＶＣＣ３に、エミッタを出力
端子２に、ベースをＰＭＯＳ３０のドレイン、第一のＮ
ＭＯＳ３１のドレインに接続される。第一のＰＭＯＳ３
０のソースはＶＣＣ３に、第一のＮＭＯＳ３１のソース
はＧＮＤ４に接続されていた。また、第二のＮＭＯＳ２
９のドレインを出力端子２に、ソースをＧＮＤ４に接続
していた。ＰＭＯＳ３０、第一、第二のＮＭＯＳ３１、
２９のゲートが入力端子１に接続していた。
ーターを構成した時の動作を説明する。回路図を図６に
示す。従来のＢｉＮＭＯＳインバーター回路はＮＰＮバ
イポーラ２８のコレクタをＶＣＣ３に、エミッタを出力
端子２に、ベースをＰＭＯＳ３０のドレイン、第一のＮ
ＭＯＳ３１のドレインに接続される。第一のＰＭＯＳ３
０のソースはＶＣＣ３に、第一のＮＭＯＳ３１のソース
はＧＮＤ４に接続されていた。また、第二のＮＭＯＳ２
９のドレインを出力端子２に、ソースをＧＮＤ４に接続
していた。ＰＭＯＳ３０、第一、第二のＮＭＯＳ３１、
２９のゲートが入力端子１に接続していた。
【０００８】ＢｉＣＭＯＳゲート回路、ＢｉＮＭＯＳゲ
ート回路はここに説明した回路形式のみならず、様々な
回路形式が提案されているが、いずれも出力負荷を駆動
充電するＮＰＮバイポーラのコレクタとそのバイポーラ
のベースを駆動充電するＭＯＳトランジスタのソースは
共通の電源線に接続されているか、または、別々の電源
線に接続されるとしても共に外部から供給される電源線
であった。
ート回路はここに説明した回路形式のみならず、様々な
回路形式が提案されているが、いずれも出力負荷を駆動
充電するＮＰＮバイポーラのコレクタとそのバイポーラ
のベースを駆動充電するＭＯＳトランジスタのソースは
共通の電源線に接続されているか、または、別々の電源
線に接続されるとしても共に外部から供給される電源線
であった。
【０００９】図７に図６のＢｉＮＭＯＳゲート回路の動
作波形を示す。図６のＮＰＮバイポーラ２８のベースの
動作電圧波形は波形３２に示すようにＶＣＣとＧＮＤ電
源間の振幅であるのに対し、出力端子２の動作電圧波形
は、波形３３に示すように、ハイレベルの電位がＶＣＣ
からＶF だけ低下したものであった。
作波形を示す。図６のＮＰＮバイポーラ２８のベースの
動作電圧波形は波形３２に示すようにＶＣＣとＧＮＤ電
源間の振幅であるのに対し、出力端子２の動作電圧波形
は、波形３３に示すように、ハイレベルの電位がＶＣＣ
からＶF だけ低下したものであった。
【００１０】
【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓ論理ゲート回路、およびＢｉＮＭＯＳ論理ゲート回路
では、出力端子に接続された出力プルアップ用バイポー
ラがオンし、出力レベルが高電位を出力している時、そ
の電位は高電位側電源電位よりベース・エミッタ間電圧
ＶＦだけ低下する。この電圧降下分はシリコンのバンド
ギャップで決定され、一定値を示す。一方、ＭＯＳトラ
ンジスタにおけるホットエレクトロン発生による信頼性
の問題、消費電力の問題等で、近年電源電圧が低下して
きている。
Ｓ論理ゲート回路、およびＢｉＮＭＯＳ論理ゲート回路
では、出力端子に接続された出力プルアップ用バイポー
ラがオンし、出力レベルが高電位を出力している時、そ
の電位は高電位側電源電位よりベース・エミッタ間電圧
ＶＦだけ低下する。この電圧降下分はシリコンのバンド
ギャップで決定され、一定値を示す。一方、ＭＯＳトラ
ンジスタにおけるホットエレクトロン発生による信頼性
の問題、消費電力の問題等で、近年電源電圧が低下して
きている。
【００１１】このように電源電圧を低下させると、出力
論理振幅が小さいために、ノイズマージンの低下、動作
速度の劣化等が生じるという問題点があった。
論理振幅が小さいために、ノイズマージンの低下、動作
速度の劣化等が生じるという問題点があった。
【００１２】この点を改善するために、複数の電源線を
設ける場合もあるが、その場合外部から２種類の高電位
電源を供給するか、内部降圧電源を設けなければなら
ず、コストの増大を招いたり、消費電力を低減できない
という問題があった。
設ける場合もあるが、その場合外部から２種類の高電位
電源を供給するか、内部降圧電源を設けなければなら
ず、コストの増大を招いたり、消費電力を低減できない
という問題があった。
【００１３】ＤＲＡＭ等では、ワード線電圧を昇圧する
ために、ＣＭＯＳ、または、ＢｉＣＭＯＳワードドライ
バー回路全体の電源電圧をチャージポンプで昇圧する方
法がとられるが、この方法では昇圧された電圧でワード
線負荷の充放電電流を供給しなければならず、チャージ
ポンプの電流駆動能力が限られていた。従ってランダム
ロジックのように電源に高い電流駆動能力が要求される
回路にチャージポンプによる昇圧を適用することは不可
能であった。
ために、ＣＭＯＳ、または、ＢｉＣＭＯＳワードドライ
バー回路全体の電源電圧をチャージポンプで昇圧する方
法がとられるが、この方法では昇圧された電圧でワード
線負荷の充放電電流を供給しなければならず、チャージ
ポンプの電流駆動能力が限られていた。従ってランダム
ロジックのように電源に高い電流駆動能力が要求される
回路にチャージポンプによる昇圧を適用することは不可
能であった。
【００１４】また、これらの状況を改善するため、Ｐチ
ャンネルトランジスタ等を、ＢｉＣＭＯＳ、またはＢｉ
ＮＭＯＳ論理ゲート回路の出力プルアップ用バイポーラ
と並列に追加した例もあるが、入力端子の容量が大きく
なってしまう、レイアウト面積が増加するという欠点が
あった。
ャンネルトランジスタ等を、ＢｉＣＭＯＳ、またはＢｉ
ＮＭＯＳ論理ゲート回路の出力プルアップ用バイポーラ
と並列に追加した例もあるが、入力端子の容量が大きく
なってしまう、レイアウト面積が増加するという欠点が
あった。
【００１５】
【課題を解決するための手段】本発明のＢｉＣＭＯＳ集
積回路装置は、コレクタを高電位側電源線に、エミッタ
を出力端子にそれぞれ接続したバイポーラを出力レベル
引き上げ用に用いた出力駆動部と、バイポーラのベース
を駆動する回路を有する、いわゆるＢｉＣＭＯＳゲート
回路、またはＢｉＮＭＯＳゲート回路と、チャージポン
プ回路を有しており、このチャージポンプ回路で高電位
側電源線より昇圧し、昇圧された電位をＢｉＣＭＯＳゲ
ート回路またはＢｉＮＭＯＳゲート回路のベース駆動回
路に供給している。
積回路装置は、コレクタを高電位側電源線に、エミッタ
を出力端子にそれぞれ接続したバイポーラを出力レベル
引き上げ用に用いた出力駆動部と、バイポーラのベース
を駆動する回路を有する、いわゆるＢｉＣＭＯＳゲート
回路、またはＢｉＮＭＯＳゲート回路と、チャージポン
プ回路を有しており、このチャージポンプ回路で高電位
側電源線より昇圧し、昇圧された電位をＢｉＣＭＯＳゲ
ート回路またはＢｉＮＭＯＳゲート回路のベース駆動回
路に供給している。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のＢｉＣＭＯＳ論理ゲートの一実施例
を示す回路図である。第一のバイポーラ５のコレクタを
ＶＣＣ３に、エミッタを出力端子２に、ベースをＰＭＯ
Ｓ７のドレイン及び、第一のＮＭＯＳ８のドレインに接
続、第二のバイポーラ６のコレクタを出力端子２に、エ
ミッタをＧＮＤ４に接続している。第一のＮＭＯＳ８の
ソースは第二のＮＰＮバイポーラ６のベースに接続され
る。第二のＮＭＯＳ９のドレインを出力端子２に、ソー
スを第二のバイポーラ６のベースに接続している。さら
に、第二のＮＰＮバイポーラ６のベース電荷引き抜き用
に抵抗素子１０が第二のＮＰＮバイポーラ６のベースと
ＧＮＤ４間に接続されている。ＰＭＯＳのソースは第二
の電源１１（以下ＶＣＨＧと記す。）に接続されてい
る。ＰＭＯＳ７のゲート、第一のＮＭＯＳ８のゲート、
第二のＮＭＯＳ９のゲートが入力端子１に接続されてい
る。さらに、チャージポンプ３５がＶＣＨＧ１１に接続
され、ＶＣＣ３から昇圧された電圧をＶＣＨＧ１１に供
給している。次に本発明の第一の実施例のインバーター
の動作を説明する。
る。図１は本発明のＢｉＣＭＯＳ論理ゲートの一実施例
を示す回路図である。第一のバイポーラ５のコレクタを
ＶＣＣ３に、エミッタを出力端子２に、ベースをＰＭＯ
Ｓ７のドレイン及び、第一のＮＭＯＳ８のドレインに接
続、第二のバイポーラ６のコレクタを出力端子２に、エ
ミッタをＧＮＤ４に接続している。第一のＮＭＯＳ８の
ソースは第二のＮＰＮバイポーラ６のベースに接続され
る。第二のＮＭＯＳ９のドレインを出力端子２に、ソー
スを第二のバイポーラ６のベースに接続している。さら
に、第二のＮＰＮバイポーラ６のベース電荷引き抜き用
に抵抗素子１０が第二のＮＰＮバイポーラ６のベースと
ＧＮＤ４間に接続されている。ＰＭＯＳのソースは第二
の電源１１（以下ＶＣＨＧと記す。）に接続されてい
る。ＰＭＯＳ７のゲート、第一のＮＭＯＳ８のゲート、
第二のＮＭＯＳ９のゲートが入力端子１に接続されてい
る。さらに、チャージポンプ３５がＶＣＨＧ１１に接続
され、ＶＣＣ３から昇圧された電圧をＶＣＨＧ１１に供
給している。次に本発明の第一の実施例のインバーター
の動作を説明する。
【００１７】まず、入力レベルがローレベルからハイレ
ベルに移行する場合を考える。ＰＭＯＳ７、第一のＮＭ
ＯＳ８で構成されるインバーターの出力電位、すなわち
第一のバイポーラ５のベース電位が下降する。同時に第
一のＮＭＯＳ８が第二のバイポーラ６のベース電流を供
給して第二のバイポーラ６をオンさせる。これにより、
出力端子のレベルがベース電位からＶＦだけ下がったレ
ベルを維持して下降する。
ベルに移行する場合を考える。ＰＭＯＳ７、第一のＮＭ
ＯＳ８で構成されるインバーターの出力電位、すなわち
第一のバイポーラ５のベース電位が下降する。同時に第
一のＮＭＯＳ８が第二のバイポーラ６のベース電流を供
給して第二のバイポーラ６をオンさせる。これにより、
出力端子のレベルがベース電位からＶＦだけ下がったレ
ベルを維持して下降する。
【００１８】次に入力レベルがハイレベルからローレベ
ルに移行する過程を説明する。ＰＭＯＳ７、第一のＮＭ
ＯＳ８で構成されるインバーターの出力電位、すなわち
第一のバイポーラ５のベース電位が上昇する。これによ
り、出力端子２のレベルがベース電位からＶＦ下がった
レベルを維持して上昇し、出力端子２の電位がＶＣＨＧ
からＶＦだけ下がったレベルで第一のバイポーラ６がオ
フし、出力負荷に電流を供給するのを中止する。ここ
で、ＶＣＨＧの電位をＶＣＣの電位から０．６Ｖ程度高
い電位に設定すれば、第一のバイポーラ５のコレクタ・
エミッタ間電圧は０．２〜０．３Ｖ確保されるので飽和
せずに出力電位をほぼＶＣＣの電位まで引き上げる事が
できる。また、ＮＰＮバイポーラは一般に５０〜１００
程度の高い電流増幅率を持ち、しかも、第一のバイポー
ラ５のベース電流を供給するのは、出力電圧を引き上げ
る時のみであるので、ＶＣＨＧの電圧を設定するチャー
ジポンプ３５の電流駆動能力は大きくなくて良い。ま
た、一つのチャージポンプ回路で多数のＢｉＣＭＯＳゲ
ート回路にＶＣＨＧを供給する事ができる。
ルに移行する過程を説明する。ＰＭＯＳ７、第一のＮＭ
ＯＳ８で構成されるインバーターの出力電位、すなわち
第一のバイポーラ５のベース電位が上昇する。これによ
り、出力端子２のレベルがベース電位からＶＦ下がった
レベルを維持して上昇し、出力端子２の電位がＶＣＨＧ
からＶＦだけ下がったレベルで第一のバイポーラ６がオ
フし、出力負荷に電流を供給するのを中止する。ここ
で、ＶＣＨＧの電位をＶＣＣの電位から０．６Ｖ程度高
い電位に設定すれば、第一のバイポーラ５のコレクタ・
エミッタ間電圧は０．２〜０．３Ｖ確保されるので飽和
せずに出力電位をほぼＶＣＣの電位まで引き上げる事が
できる。また、ＮＰＮバイポーラは一般に５０〜１００
程度の高い電流増幅率を持ち、しかも、第一のバイポー
ラ５のベース電流を供給するのは、出力電圧を引き上げ
る時のみであるので、ＶＣＨＧの電圧を設定するチャー
ジポンプ３５の電流駆動能力は大きくなくて良い。ま
た、一つのチャージポンプ回路で多数のＢｉＣＭＯＳゲ
ート回路にＶＣＨＧを供給する事ができる。
【００１９】図２は本発明のＢｉＮＭＯＳ論理ゲートの
一実施例を示す回路図である。ＮＰＮバイポーラ１２の
コレクタをＶＣＣ３に、エミッタを出力端子２に、ベー
スをＰＭＯＳ１３のドレイン、及び、第一のＮＭＯＳ１
４のドレインに接続している。第一のＮＭＯＳ１４のソ
ースはＧＮＤ４に接続し、また、ソースをＧＮＤ４に、
ドレインを出力端子２に接続した第二のＮＭＯＳ１４を
設けている。ＰＭＯＳ１３のゲート、第一、第二のＮＭ
ＯＳ１４、１５のゲートを入力端子１に接続している。
さらにＰＭＯＳ１３のソースをＶＣＨＧ１１に接続し、
ＶＣＨＧ１１はチャージポンプ３５で昇圧された電位に
設定される。
一実施例を示す回路図である。ＮＰＮバイポーラ１２の
コレクタをＶＣＣ３に、エミッタを出力端子２に、ベー
スをＰＭＯＳ１３のドレイン、及び、第一のＮＭＯＳ１
４のドレインに接続している。第一のＮＭＯＳ１４のソ
ースはＧＮＤ４に接続し、また、ソースをＧＮＤ４に、
ドレインを出力端子２に接続した第二のＮＭＯＳ１４を
設けている。ＰＭＯＳ１３のゲート、第一、第二のＮＭ
ＯＳ１４、１５のゲートを入力端子１に接続している。
さらにＰＭＯＳ１３のソースをＶＣＨＧ１１に接続し、
ＶＣＨＧ１１はチャージポンプ３５で昇圧された電位に
設定される。
【００２０】なお、本回路構成では第一のＮＭＯＳ１５
のソース・ドレイン端子間にＶＣＨＧの電圧が印加され
る事になるので、ホットキャリア発生等の問題が生じる
場合は、ダイオード等を第二のＮＭＯＳのソースとＧＮ
Ｄ４間に挿入し、ソース・ドレイン端子間にかかる電界
を緩和すれば良い。次に、本ＢｉＮＭＯＳゲート回路の
動作を説明する。
のソース・ドレイン端子間にＶＣＨＧの電圧が印加され
る事になるので、ホットキャリア発生等の問題が生じる
場合は、ダイオード等を第二のＮＭＯＳのソースとＧＮ
Ｄ４間に挿入し、ソース・ドレイン端子間にかかる電界
を緩和すれば良い。次に、本ＢｉＮＭＯＳゲート回路の
動作を説明する。
【００２１】まず、入力レベルがローレベルからハイレ
ベルに移行する場合を考える。ＰＭＯＳ１３、第一のＮ
ＭＯＳ１５で構成されるインバーターの出力電位、すな
わち第一のバイポーラ１２のベース電位が下降する。同
時に第二のＮＭＯＳ１４がオンして負荷容量を放電す
る。これにより、出力端子のレベルがベース電位からＶ
Ｆだけ下がったレベルを維持して下降する。
ベルに移行する場合を考える。ＰＭＯＳ１３、第一のＮ
ＭＯＳ１５で構成されるインバーターの出力電位、すな
わち第一のバイポーラ１２のベース電位が下降する。同
時に第二のＮＭＯＳ１４がオンして負荷容量を放電す
る。これにより、出力端子のレベルがベース電位からＶ
Ｆだけ下がったレベルを維持して下降する。
【００２２】次に入力レベルがハイレベルからローレベ
ルに移行する過程を説明する。ＰＭＯＳ１３、第一のＮ
ＭＯＳ１５で構成されるインバーターの出力電位、すな
わち第一のバイポーラ１２のベース電位が上昇する。同
時に第二のＮＭＯＳ１４がオフする。これにより、出力
端子２のレベルがベース電位からＶＦ下がったレベルを
維持して上昇し、出力端子２の電位がＶＣＨＧ１１から
ＶＦだけ下がったレベルで第一のバイポーラ１２がオフ
し、出力負荷に電流を供給するのを中止する。ここで、
ＢｉＣＭＯＳゲートの場合と同様にＶＣＨＧ１１の電位
をＶＣＣ３の電位から０．６Ｖ程度高い電位に設定すれ
ば、第一のバイポーラ１２のコレクタ・エミッタ間電圧
は０．２〜０．３Ｖ確保されるので飽和せずに出力電位
をほぼＶＣＣの電位まで引き上げる事ができる。チャー
ジポンプ１２に要求される電流駆動能力等はＢｉＣＭＯ
Ｓゲートの場合と全く同様である。
ルに移行する過程を説明する。ＰＭＯＳ１３、第一のＮ
ＭＯＳ１５で構成されるインバーターの出力電位、すな
わち第一のバイポーラ１２のベース電位が上昇する。同
時に第二のＮＭＯＳ１４がオフする。これにより、出力
端子２のレベルがベース電位からＶＦ下がったレベルを
維持して上昇し、出力端子２の電位がＶＣＨＧ１１から
ＶＦだけ下がったレベルで第一のバイポーラ１２がオフ
し、出力負荷に電流を供給するのを中止する。ここで、
ＢｉＣＭＯＳゲートの場合と同様にＶＣＨＧ１１の電位
をＶＣＣ３の電位から０．６Ｖ程度高い電位に設定すれ
ば、第一のバイポーラ１２のコレクタ・エミッタ間電圧
は０．２〜０．３Ｖ確保されるので飽和せずに出力電位
をほぼＶＣＣの電位まで引き上げる事ができる。チャー
ジポンプ１２に要求される電流駆動能力等はＢｉＣＭＯ
Ｓゲートの場合と全く同様である。
【００２３】本発明のＢｉＣＭＯＳゲート回路及びＢｉ
ＮＭＯＳゲート回路の動作原理をインバーター論理につ
いて説明したが、さらに複雑な論理を構成する事も従来
通り可能である。例えば複数のＰＭＯＳを並列に、複数
のＮＭＯＳを直列に接続したＮＡＮＤゲートや、複数の
ＰＭＯＳを直列に、複数のＮＭＯＳを並列に接続したＮ
ＯＲゲートや、フリップフロップ等に適用できる事がで
きる。また、本発明を論旨の逸脱しない範囲で他のＢｉ
ＣＭＯＳ回路、ＢｉＮＭＯＳ回路に適用する事ができ
る。例えば、第二のＮＰＮトランジスタの代わりにＰＮ
Ｐトランジスタを使用したりする事が可能である。
ＮＭＯＳゲート回路の動作原理をインバーター論理につ
いて説明したが、さらに複雑な論理を構成する事も従来
通り可能である。例えば複数のＰＭＯＳを並列に、複数
のＮＭＯＳを直列に接続したＮＡＮＤゲートや、複数の
ＰＭＯＳを直列に、複数のＮＭＯＳを並列に接続したＮ
ＯＲゲートや、フリップフロップ等に適用できる事がで
きる。また、本発明を論旨の逸脱しない範囲で他のＢｉ
ＣＭＯＳ回路、ＢｉＮＭＯＳ回路に適用する事ができ
る。例えば、第二のＮＰＮトランジスタの代わりにＰＮ
Ｐトランジスタを使用したりする事が可能である。
【００２４】本発明のＢｉＣＭＯＳ半導体集積回路装置
に用いるチャージポンプ回路は、一般にＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）のワード線電圧ブー
スト回路等に用いられるものを用いる事ができ、例え
ば、図３に示す回路が用いられる。ＮＭＯＳ１５のドレ
インをＶＣＣ３に、ゲート及びソースをブートアップノ
ード１７に、ＮＭＯＳ１６のドレインをブートアップノ
ード１７に、ゲート及びソースを出力端子１８に接続し
ている。さらにブートアップノード１７は、クロック信
号により片方の端子が駆動される容量素子１９の他方の
端子に接続されている。
に用いるチャージポンプ回路は、一般にＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）のワード線電圧ブー
スト回路等に用いられるものを用いる事ができ、例え
ば、図３に示す回路が用いられる。ＮＭＯＳ１５のドレ
インをＶＣＣ３に、ゲート及びソースをブートアップノ
ード１７に、ＮＭＯＳ１６のドレインをブートアップノ
ード１７に、ゲート及びソースを出力端子１８に接続し
ている。さらにブートアップノード１７は、クロック信
号により片方の端子が駆動される容量素子１９の他方の
端子に接続されている。
【００２５】以下にこのチャージポンプの動作を説明す
る。クロックの立ち上がり信号で容量素子１９が駆動さ
れ、ブートアップノード１７が容量カップリングによっ
て上昇する。この時、出力端子１８の電位がブートアッ
プノード１７の電位よりも低い場合には、ブートアップ
ノード１７からＮＭＯＳ１６を通して流れる電流によっ
て出力端子１８の負荷が充電される。
る。クロックの立ち上がり信号で容量素子１９が駆動さ
れ、ブートアップノード１７が容量カップリングによっ
て上昇する。この時、出力端子１８の電位がブートアッ
プノード１７の電位よりも低い場合には、ブートアップ
ノード１７からＮＭＯＳ１６を通して流れる電流によっ
て出力端子１８の負荷が充電される。
【００２６】次に、クロックの立ち下がり波形による容
量カップリングによってブートアップノード１７の電位
が立ち下がると、出力負荷の充電によって失われた電荷
がＮＭＯＳ３４によってＶＣＣ３から補充される。ブー
トアップノード廻りの寄生容量が容量素子１９の容量に
比べて十分小さく、負荷を充電する電流量も少ない場合
には、ブートアップノードの電位は電源電圧の２倍まで
上昇する。従って上記理想的条件においては、出力端子
の電位を電源電圧の２倍の電位からＮＭＯＳ１６のしき
い値電圧ＶT を差し引いた電位まで昇圧できる事にな
る。
量カップリングによってブートアップノード１７の電位
が立ち下がると、出力負荷の充電によって失われた電荷
がＮＭＯＳ３４によってＶＣＣ３から補充される。ブー
トアップノード廻りの寄生容量が容量素子１９の容量に
比べて十分小さく、負荷を充電する電流量も少ない場合
には、ブートアップノードの電位は電源電圧の２倍まで
上昇する。従って上記理想的条件においては、出力端子
の電位を電源電圧の２倍の電位からＮＭＯＳ１６のしき
い値電圧ＶT を差し引いた電位まで昇圧できる事にな
る。
【００２７】なお、ＮＭＯＳ３４、１６はいわゆるダイ
オード接続となっているので、ブートアップノード１７
へのＶＣＣ３または出力端子１８からの電流の流入は起
こらない。
オード接続となっているので、ブートアップノード１７
へのＶＣＣ３または出力端子１８からの電流の流入は起
こらない。
【００２８】図４に本発明の半導体集積回路装置に用い
るＢｉＮＭＯＳゲートの動作波形を示す。図２のＢｉＮ
ＭＯＳゲートのＮＰＮバイポーラ１２のベース電位の動
作波形は波形２０に示すようにＧＮＤ４からＶＣＨＧ１
１の電位の間の振幅であり、出力波形は波形２１に示す
ように波形２０の電位からＶＦ分低下した電位を示し、
ほぼフルスウィングする波形となる。
るＢｉＮＭＯＳゲートの動作波形を示す。図２のＢｉＮ
ＭＯＳゲートのＮＰＮバイポーラ１２のベース電位の動
作波形は波形２０に示すようにＧＮＤ４からＶＣＨＧ１
１の電位の間の振幅であり、出力波形は波形２１に示す
ように波形２０の電位からＶＦ分低下した電位を示し、
ほぼフルスウィングする波形となる。
【００２９】
【発明の効果】以上説明したように、本発明ではＮＰＮ
バイポーラを負荷充電用に使用したＢｉＣＭＯＳゲート
回路またはＢｉＮＭＯＳゲート回路において、そのＮＰ
Ｎバイポーラのベースを駆動充電するＭＯＳトランジス
タの拡散領域の片方を、チャージポンプで昇圧された電
源線に接続する事によって、出力電圧のハイレベルがＮ
ＰＮトランジスタのベース・エミッタ間電圧だけ低下し
てしまう事を防ぎ、低電源電圧使用時のスピード劣化、
ノイズマージンの低下を防ぐ事ができる。また、ＰＭＯ
Ｓを負荷充電用ＮＰＮバイポーラと並列に接続するとい
う手段を用いる場合に比べて、ＢｉＣＭＯＳゲート回
路、ＢｉＮＭＯＳゲート回路の入力端子容量の増加が生
じないという効果を有する。
バイポーラを負荷充電用に使用したＢｉＣＭＯＳゲート
回路またはＢｉＮＭＯＳゲート回路において、そのＮＰ
Ｎバイポーラのベースを駆動充電するＭＯＳトランジス
タの拡散領域の片方を、チャージポンプで昇圧された電
源線に接続する事によって、出力電圧のハイレベルがＮ
ＰＮトランジスタのベース・エミッタ間電圧だけ低下し
てしまう事を防ぎ、低電源電圧使用時のスピード劣化、
ノイズマージンの低下を防ぐ事ができる。また、ＰＭＯ
Ｓを負荷充電用ＮＰＮバイポーラと並列に接続するとい
う手段を用いる場合に比べて、ＢｉＣＭＯＳゲート回
路、ＢｉＮＭＯＳゲート回路の入力端子容量の増加が生
じないという効果を有する。
【図１】本発明の一実施例のＢｉＣＭＯＳゲート回路の
回路図である。
回路図である。
【図２】本発明の一実施例のＢｉＮＭＯＳゲート回路の
回路図である。
回路図である。
【図３】チャージポンプの一例を示す回路図である。
【図４】本発明の一実施例のＢｉＮＭＯＳゲート回路の
動作波形図である。
動作波形図である。
【図５】従来のＢｉＣＭＯＳゲート回路の回路図であ
る。
る。
【図６】従来のＢｉＮＭＯＳゲート回路の回路図であ
る。
る。
【図７】従来のＢｉＮＭＯＳゲート回路の動作波形図で
ある。
ある。
１ 入力端子 ２ 出力端子 ３ 高電位側電源（ＶＣＣ） ４ 低電位側電源（ＧＮＤ） ５、１２、２２、２８ 第一のＮＰＮバイポーラ ６、２３ 第二のバイポーラ ７、１３、２４、３０ ＰＭＯＳ ８、１５、２５、３１ 第一のＮＭＯＳ ９、１４、２６、２９ 第二のＮＭＯＳ １０、２７ 抵抗素子 １１ 第二の高電位側電源（ＶＣＨＧ） １６、３４ ＮＭＯＳ １７ ブートアップノード １８ 出力端子 １９ 容量素子 ２０、２１、３２、３３ 電圧波形 ３５ チャージポンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/07
Claims (7)
- 【請求項１】第一のＮＰＮバイポーラトランジスタのコ
レクタを外部より供給される高電位側電源に、エミッタ
を出力端子に、第二のＮＰＮバイポーラトランジスタの
コレクタを出力端子に、エミッタを低電位側電源に接続
したプッシュプル型バッファと、前記二つのバイポーラ
トランジスタのベースを駆動する複数のＭＯＳトランジ
スタを備えたＢｉＣＭＯＳ半導体集積回路において、チ
ャージポンプ回路によって前記高電位側電源線よりも電
位を引き上げそれを第一のＮＰＮトランジスタのベース
を充電、駆動するＭＯＳトランジスタのソースまたはド
レイン端子に供給することを特徴とするＢｉＣＭＯＳ半
導体集積回路。 - 【請求項２】ＮＰＮバイポーラトランジスタのコレクタ
を外部より供給される高電位側電源に、エミッタを出力
端子に、ＰＮＰバイポーラトランジスタのエミッタを出
力端子に、コレクタを低電位側電源にそれぞれ接続した
プッシュプル型バッファと、前記ＮＰＮバイポーラトラ
ンジスタ、前記ＰＮＰバイポーラトランジスタのベース
を駆動する複数のＭＯＳトランジスタを備えたＢｉＣＭ
ＯＳ半導体集積回路において、チャージポンプ回路によ
って、前記高電位側電源よりも電位を引き上げ、それを
前記ＮＰＮトランジスタのベースを充電、駆動するＭＯ
Ｓトランジスタのソースまたはドレイン端子に供給する
ことを特徴とするＢｉＣＭＯＳ半導体集積回路。 - 【請求項３】ＮＰＮバイポーラトランジスタのコレクタ
を外部より供給される高電位側電源に、エミッタを出力
端子に、または複数のＭＯＳトランジスタのソース・ド
レイン端子を直列、または並列に出力端子と、低電位側
電源間に接続した負荷駆動回路と、前記ＮＰＮトランジ
スタのベースを駆動する複数のＭＯＳトランジスタを備
えたＢｉＭＯＳ半導体集積回路において、チャージポン
プ回路によって、高電位側電源線よりも電位を引き上
げ、それを前記ＮＰＮトランジスタのベースを充電、駆
動するＭＯＳトランジスタのソースまたはドレイン端子
に供給したことを特徴とするＢｉＭＯＳ半導体集積回
路。 - 【請求項４】チャージポンプ回路は同一半導体基板上に
搭載されている請求項１または２に記載のＢｉＣＭＯＳ
半導体集積回路。 - 【請求項５】チャージポンプ回路は同一半導体基板上に
搭載されている請求項１または２に記載のＢｉＭＯＳ半
導体集積回路。 - 【請求項６】チャージポンプ回路によって高電位側電源
線よりも引き上げられた電位と高電位側電源線の電位差
がＮＰＮバイポーラトランジスタのコレクタ・エミッタ
間飽和電圧以下になるように設定した事を特徴とする請
求項１、２、または４に記載のＢｉＣＭＯＳ半導体集積
回路。 - 【請求項７】チャージポンプ回路によって高電位側電源
線よりも引き上げられた電位と高電位側電源線の電位差
がＮＰＮバイポーラトランジスタのコレクタ・エミッタ
間飽和電圧以下になるように設定した事を特徴とする請
求項３または５に記載のＢｉＭＯＳ半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078297A JPH07288463A (ja) | 1994-04-18 | 1994-04-18 | ＢｉＣＭＯＳ半導体集積回路 |
| DE1995615546 DE69515546T2 (de) | 1994-04-18 | 1995-04-12 | BIMOS integrierte Halbleiterschaltung mit erhöherter Speisespannung |
| EP19950105547 EP0678969B1 (en) | 1994-04-18 | 1995-04-12 | BiMOS semiconductor integrated circuit having boosted voltage line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6078297A JPH07288463A (ja) | 1994-04-18 | 1994-04-18 | ＢｉＣＭＯＳ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288463A true JPH07288463A (ja) | 1995-10-31 |
Family
ID=13658000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6078297A Pending JPH07288463A (ja) | 1994-04-18 | 1994-04-18 | ＢｉＣＭＯＳ半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0678969B1 (ja) |
| JP (1) | JPH07288463A (ja) |
| DE (1) | DE69515546T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11073551B2 (en) | 2018-08-16 | 2021-07-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Method and system for wafer-level testing |
| US11448692B2 (en) | 2018-08-16 | 2022-09-20 | Taiwann Semiconductor Manufacturing Company Ltd. | Method and device for wafer-level testing |
| DE102021106795A1 (de) * | 2020-10-16 | 2022-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Verfahren und vorrichtung für eine prüfung auf waferebene |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280412A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | バイ・ｍｏｓ半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
-
1994
- 1994-04-18 JP JP6078297A patent/JPH07288463A/ja active Pending
-
1995
- 1995-04-12 EP EP19950105547 patent/EP0678969B1/en not_active Expired - Lifetime
- 1995-04-12 DE DE1995615546 patent/DE69515546T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280412A (ja) * | 1989-04-20 | 1990-11-16 | Nec Corp | バイ・ｍｏｓ半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0678969A3 (en) | 1998-01-28 |
| EP0678969A2 (en) | 1995-10-25 |
| DE69515546T2 (de) | 2000-10-19 |
| DE69515546D1 (de) | 2000-04-20 |
| EP0678969B1 (en) | 2000-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970603 |