DE102021106795A1 - Verfahren und vorrichtung für eine prüfung auf waferebene - Google Patents

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Abstract

Die vorliegende Offenbarung stellt ein Verfahren und ein System zum Prüfen eines Halbleiterbauelement bereit. Das Verfahren umfasst Bereitstellen eines Prüflings, der einen Eingangsanschluss und einen Ausgangsanschluss aufweist; Anlegen einer Spannung mit einem ersten Spannungspegel an den Eingangsanschluss des Prüflings während eines ersten Zeitraums; Anlegen eines Belastungssignals an den Eingangsanschluss des Prüflings während eines zweiten Zeitraums nach dem ersten Zeitraum; Erhalten eines Ausgangssignals als Antwort auf das Belastungssignal an dem Ausgangsanschluss des Prüflings; und Vergleichen des Ausgangssignals mit dem Belastungssignal. Das Belastungssignal umfasst eine Vielzahl von Sequenzen, die jeweils eine Anstiegsphase und eine Abfallphase aufweisen. Das Belastungssignal weist einen zweiten Spannungspegel und einen dritten Spannungspegel auf.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der zuvor eingereichten vorläufigen Anmeldung Nr. 62/719,044 , eingereicht am 16. August 2018, der zuvor eingereichten Anmeldung Nr. 16/522,551 , eingereicht am 25. Juli 2019, die durch Verweis vollständig aufgenommen ist, der zuvor eingereichten vorläufigen Anmeldung Nr. 63/092,743 , eingereicht am 16. Oktober 2020, und der zuvor eingereichten vorläufigen Anmeldung Nr. 63/115,280 , eingereicht am 18. November 2020.
  • HINTERGRUND
  • Bei der Halbleiterfertigung durchläuft ein Wafer typischerweise zahlreiche Prozesse, um eine integrierte Schaltung auszubilden. Es werden verschiedene Prüfungen auf Waferebene durchgeführt, um die Leistungsfähigkeit und Zuverlässigkeit der integrierten Schaltung unter verschiedenen Bedingungen zu bestimmen und die Waferendabnahme durchzuführen. Eine Zuverlässigkeitsprüfung auf Waferebene wird zur Erkennung einer Anfälligkeit für früh auftretende Fehler verwendet, die mit Defekten verbunden sind, die während der Fertigung der integrierten Schaltung erzeugt werden. Im Allgemeinen umfasst die Zuverlässigkeitsprüfung Belasten der integrierten Schaltung unter Anwendung verschiedener Techniken wie zyklisches Ein-/Ausschalten und Anlegen von Spannungen, die die Normalbetriebsbedingungen überschreiten. Gegenwärtige Prüftechniken können jedoch bedingt durch eine unerwartete Beschädigung oder Degradierung der integrierten Schaltung während der Prüfung eine ungültige Zuverlässigkeitsbewertung liefern. Daher ist es wünschenswert, ein wirksameres Belastungsverfahren für die Prüfung zu entwickeln.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es ist zu beachten, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 ist eine schematische Ansicht eines Systems zum Prüfen einem Halbleiterbauelement gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2A ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine Veranschaulichung einer mehrstufigen Anstiegs-und Abfallphase der Sequenz gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3A ist eine Veranschaulichung eines einstufigen Leistungssignals zum Prüfen eines Wafers bei dem herkömmlichen Prüfverfahren mit dynamischer Spannungsbelastung.
    • 3B ist eine Veranschaulichung eines einstufigen Leistungssignals zum Prüfen eines Wafers bei dem herkömmlichen Prüfverfahren mit erhöhter Spannungsbelastung.
    • 4 ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5 ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 6 ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 7 ist ein Flussdiagramm, das ein Verfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 8 ist ein Flussdiagramm, das ein Verfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 9 ist eine Veranschaulichung einer Inverterschaltung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 10 ist ein Zeitdiagramm, das die Wellenform des Eingangs- und des Ausgangssignals gemäß der Ausführungsform aus 9 veranschaulicht.
    • 11A veranschaulicht eine Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 11B veranschaulicht eine Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ausführungsformen der vorliegenden Offenbarung werden nachstehend ausführlich erörtert. Es ist zu beachten, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte bereitstellt, die in unterschiedlichsten konkreten Zusammenhängen verkörpert werden können. Die erörterten konkreten Ausführungsformen sind lediglich veranschaulichend und schränken den Umfang der Offenbarung nicht ein.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere(r)“, „über“, „obere(r)“, „untere(r)“, „links“, „rechts“ und dergleichen vorliegend zur einfacheren Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem oder mehreren anderen Elementen bzw. Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden. Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden bzw. gekoppelt sein kann oder dass dazwischenliegende Elemente vorhanden sein können.
  • Bei einigen herkömmlichen Spannungsbelastungsprüfungen kann es nötig sein, die Aussonderrate (d. h. die Fehlerzahl dividiert durch die Gesamtzahl der Vorrichtungen) der Prüfung auf Waferebene zu verbessern. Es wurde festgestellt, dass schnelles Ändern des Schaltzustands (d. h. „0“-Zustand oder „1“-Zustand) der Halbleiterbauelemente in der integrierten Schaltung (dem IC) die Aussonderrate der Prüfung auf Waferebene verbessern kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann der Signalgenerator eine zyklische Wechselspannungsbelastung (CAVS - Cyclic Alternating Voltage Stress) bereitstellen, wobei das Belastungssignal eine Vielzahl von Sequenzen aufweist, die bewirken, dass der Spannungspegel in einem Zeitraum abwechselnd zwischen einem hohen Spannungspegel und einem niedrigen Spannungspegel schwankt. Während der mehreren Anstiegs- und Abfallphasen kann der Schaltzustand (d. h. „0“-Zustand oder „1“-Zustand) der Halbleiterbauelemente in der integrierten Schaltung (dem IC) leichter durch die CAVS geändert werden. Die Ursache dafür ist, dass der Feldeffekt lokal alterniert. Als Ergebnis kann das Belastungssignal bewirken, dass einige der Halbleiterbauelemente in einen Kurzschlussmodus übergehen und zur Fehlerzahl beitragen. Aufgrund der mehreren Anstiegs- und Abfallphasen kann die Wechselrate der Halbleiterbauelemente in dem IC erhöht sein. Daher kann die Aussonderrate der Prüfung auf Wafer-Ebene verbessert sein.
  • 1 ist eine schematische Ansicht eines Systems 100 zum Prüfen eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 2A ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 1 und 2A ist das System 100 dazu konfiguriert, eine auf einem Wafer 110 ausgebildete integrierte Schaltung (IC) zu prüfen. Der Wafer 110 kann als Prüfling (DUT bzw. Device under Test (zu prüfende Vorrichtung)) bezeichnet werden. Der Wafer 110 kann einen Elementhalbleiter wie Silizium, Germanium oder Diamant enthalten. Der Wafer 110 kann einen oder mehrere darauf ausgebildete ICs 112 (oder Chips) umfassen. Ritzlinien können derart zwischen benachbarten ICs 112 bereitgestellt sein, dass die ICs bei nachfolgenden Verarbeitungen vereinzelt werden können.
  • In einigen Ausführungsformen kann das System 100 eine automatische Prüfeinrichtung (Automatic Test Equipment bzw. ATE) sein. Das System 100 kann Hardware- und Softwarekomponenten umfassen, die eine geeignete Betriebs- und Funktionsumgebung für die Prüfungen bereitstellen. In einigen Ausführungsformen umfasst das System 100 einen Signalgenerator 102, einen Koppler 104 und ein Modul 106.
  • Der Signalgenerator 102 ist dazu konfiguriert, eine zyklische Wechselspannungsbelastung (CAVS bzw. Cyclic Alternating Voltage Stress) zu erzeugen. Die CAVS umfasst ein Signal mit einem ersten Spannungspegel 200 während des ersten Zeitraums 210 und ein Belastungssignal 220 während eines zweiten Zeitraums 212 nach dem ersten Zeitraum 210. Es versteht sich, dass dem Prüfling andere elektrische Signale, wie beispielsweise Datensignale und Taktsignale, bereitgestellt werden können, die jedoch der Klarheit und Einfachheit halber nicht veranschaulicht sind.
  • In einigen Ausführungsformen wird während des ersten Zeitraums 210 ein einstufiges Signal erzeugt, das von Masse (d. h. 0 V) auf einen ersten Spannungspegel 200 ansteigt. Der erste Spannungspegel 200 kann die Nennspannung oder High-Spannung (beispielsweise 5-10 % der Nennspannung höher) des IC 112 sein. Der IC 112 kann für eine zyklische Ein-/Ausschalt-Prüfung mit der Nennspannung gespeist werden. In einigen Ausführungsformen kann die Dauer des Anstiegs von Masse auf den ersten Spannungspegel 200 je nach der Spannungsflankensteilheit in der Größenordnung von Millisekunden liegen.
  • In einigen Ausführungsformen wird das Belastungssignal 220 während des zweiten Zeitraums 212 erzeugt. Das Belastungssignal 220 dient dazu, den Prüfling zu überlasten und mit dem Fertigungsprozess verbundene Fehler auszulösen. Das Belastungssignal 220 kann eine Vielzahl von Sequenzen 221A und 221B umfassen. Jede der Sequenzen 221A und 221B umfasst eine Anstiegsphase 2231 und eine Abfallphase 2232. Jede der Sequenzen 221A und 221B umfasst eine Spannungsänderung zwischen einem zweiten Spannungspegel 222 und einem dritten Spannungspegel 224. Die Steilheit der Anstiegsphase 2231 oder der Abfallphase 2232 ist nicht beschränkt. In einigen Ausführungsformen liegt die Steilheit der Anstiegsphase 2231 oder der Abfallphase 2232 zwischen ungefähr 0,1 V/Millisekunde (ms) und ungefähr 0,3 V/ms. Die Anstiegsphase 2231 erhöht die Spannung von dem ersten Spannungspegel 200 auf den zweiten Spannungspegel 222, und die Abfallphase 2232 senkt die Spannung von dem zweiten Spannungspegel 222 auf den dritten Spannungspegel 224.
  • Es versteht sich, dass das Belastungssignal abhängig von Prüfungsanforderungen und/oder älteren Daten variieren kann. Das Belastungssignal kann beispielsweise von der Defektrate (DPPM bzw. Defect Parts-per-Million) abhängen. In einigen Branchen, z. B. in der Automobil- oder Mobiltelefonbranche, kann die Defekttoleranz geringer sein und die Sequenzen des Belastungssignals können zunehmen. Der zweite Spannungspegel 222 ist höher als der erste Spannungspegel 200. Der Wert des zweiten Spannungspegels 222 ist nicht beschränkt. In einigen Ausführungsformen kann der zweite Spannungspegel 222 ungefähr 1,3-mal höher, ungefähr 1,58-mal höher, ungefähr 2,0-mal höher oder ungefähr 3,0-mal höher als der erste Spannungspegel 200 sein. Der zweite Spannungspegel 222 dient als Prüfspannung (oder Belastungsspannung). Der Wert des dritten Spannungspegels 224 ist nicht beschränkt. Der dritte Spannungspegel 224 ist niedriger als der zweite Spannungspegel 222. In einigen Ausführungsformen kann der dritte Spannungspegel 224 gleich oder niedriger als der erste Spannungspegel 200 sein. In einigen Ausführungsformen ist eine Spannungsdifferenz zwischen dem zweiten Spannungspegel 222 und dem dritten Spannungspegel 224 größer als eine Spannungsdifferenz zwischen dem ersten Spannungspegel 200 und dem zweiten Spannungspegel 222. In einigen Ausführungsformen kann der dritte Spannungspegel 224 ungefähr das 0,7-Fache des ersten Spannungspegels 200 betragen. In einigen Ausführungsformen kann der dritte Spannungspegel 224 ungefähr das 0,9-Fache des zweiten Spannungspegels 222 betragen. Eine Dauer des dritten Spannungspegels 224 kann eine Wartezeit und eine Alarmüberprüfungszeit umfassen. Die Dauer des dritten Spannungspegels 224 ist nicht beschränkt und kann als Abkühlzeit behandelt werden, um den Effekt der Eigenerwärmung durch elektrische Spannungsbelastung zu unterdrücken. In einigen Ausführungsformen kann die Dauer des dritten Spannungspegels 224 ungefähr 6-10 innerhalb oder über Hunderte ms betragen.
  • 2B ist eine Veranschaulichung einer mehrstufigen Anstiegs-und Abfallphase der Sequenz gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 2B umfassen die Anstiegsphase 2231' und die Abfallphase 2232' in einigen Ausführungsformen mehrere Schritte. Sind mehrere Schritte vorhanden, kann ein Überschwingen des Stroms vermieden werden. Es ist zu beachten, dass die Anzahl von Schritten der Anstiegsphase 2231' und der Abfallphase 2232' nicht beschränkt ist.
  • Wieder unter Bezugnahme auf 1 und 2A ist der Koppler 104 dazu konfiguriert, den Signalgenerator 102 mit dem IC 112 zu koppeln. In einigen Ausführungsformen kann der Koppler 104 durch eine Vielzahl von Tastköpfen 101 mit dem IC gekoppelt werden. Die Tastköpfe 101 können Teil eines Messkopfs oder einer Mess-Baugruppe (nicht gezeigt) sein. Die Tastköpfe 101 können elektrisch mit Prüfkontaktstellen und/oder Bond-Kontaktstellen gekoppelt werden, die auf den ICs 112 angeordnet sind. Die Prüfkontaktstellen und/oder Bond-Kontaktstellen stellen elektrische Verbindungen zu einer Verschaltungsstruktur (z. B. Verdrahtung) der ICs bereit. Zum Beispiel können einige der Tastköpfe mit Kontaktstellen gekoppelt werden, die einem Versorgungsanschluss (z. B. Vdd) und einem Masseanschluss (z. B. Vss) des IC 112 zugeordnet sind. Andere Tastköpfe können mit Kontaktstellen gekoppelt werden, die Eingangs-/Ausgangsanschlüssen (E/A-Anschlüssen) (z. B. Datensignalen) des IC 112 zugeordnet sind. Das System 100 ist daher in der Lage, während der Prüfung auf Waferebene elektrische Signale (z.B. ein Belastungssignal) an den IC 112 anzulegen und Antwortsignale von dem IC 112 zu erhalten.
  • Das Modul 106 ist dazu konfiguriert, zu bestimmen, ob der IC 112 nach dem Anlegen des Belastungssignals 220 an den IC 112 ein Prüfkriterium erfüllt. Die Antwortsignale können durch das Modul 106 im Hinblick auf das Prüfkriterium ausgewertet werden, um zu bestimmen, ob ein bestimmter IC 112 defekt ist.
  • 3A ist eine Veranschaulichung eines einstufigen Leistungssignals zum Prüfen eines Wafers bei einem bestehenden Prüfverfahren mit dynamischer Spannungsbelastung. 3B ist eine Veranschaulichung eines einstufigen Leistungssignals zum Prüfen eines Wafers bei einem bestehenden Prüfverfahren mit erhöhter Spannungsbelastung.
  • Unter Bezugnahme auf 3A wird ein Belastungssignal 312 der dynamischen Spannungsbelastungsprüfung (Dynamic Voltage Stress- bzw. DVS-Prüfung) in einem einzigen Prüfzeitraum 310 angelegt. Das Belastungssignal 312 besteht aus einem Einzelsequenzsignal, das eine Anstiegsphase, die von Masse 313 auf eine Prüfspannung 311 ansteigt, und eine Abfallphase, die von der Prüfspannung 311 auf Masse 313 abfällt, umfasst. Die DVS-Prüfung verwendet das Einzelsequenzsignal, um den Prüfling einzuschalten und in den Mustereinrichtstatus zu versetzen und den Prüfling in demselben Zeitraum bei der Prüfspannung 311 zu prüfen. Während des Prüfzeitraums 310 übersteigt die Prüfspannung 311 die Normalbetriebsspannungen. Es wurde festgestellt, dass bei der DVS-Prüfung die Aussonderrate (d. h. die Fehlerzahl dividiert durch die Gesamtzahl der Vorrichtungen) der Prüfung auf Waferebene erhöht werden kann, indem der Spannungspegel der Prüfspannung 311 erhöht wird. Die Prüfspannung 311 wird jedoch gleichzeitig sowohl für die Mustereinrichtung als auch die Defektprüfung verwendet, und die Größe der Spannungsänderung der Prüfspannung 311 ist somit aufgrund der Anforderung für die Mustereinrichtung beschränkt. Anders ausgedrückt kann die Prüfspannung 311 möglicherweise aufgrund der Anforderung für die Mustereinrichtung nicht erhöht werden. Somit ist die Aussonderrate der DVS-Prüfung beschränkt.
  • Um die Probleme der DVS-Prüfung zu mildern, wurde die EVS-Prüfung eingeführt. Unter Bezugnahme auf 3B umfasst das Belastungssignal 328 bei der EVS-Prüfung ein Einzelstufensignal 321 und ein Einzelsequenzsignal 324, die in einem ersten Zeitraum 320 bzw. einem zweiten Zeitraum 322 angelegt werden. In dem ersten Zeitraum 320 wird das Einzelstufensignal 321 angelegt, das von Masse 323 auf eine Normalbetriebsspannung 325 ansteigt. In dem zweiten Zeitraum 322 unmittelbar im Anschluss an den ersten Zeitraum 320 wird das Einzelsequenzsignal 324 angelegt, das von der Normalbetriebsspannung 325 auf eine Prüfspannung 327 ansteigt. Es wurde festgestellt, dass bei der EVS-Prüfung die Aussonderrate der Prüfung auf Waferebene erhöht werden kann, indem, anstatt den Spannungspegel der Prüfspannung 327 zu erhöhen, die Dauer der Prüfspannung 327 während des zweiten Zeitraums 322 erhöht wird. Um jedoch eine höhere Aussonderrate zu erhalten, kann der zweite Zeitraum 322 wesentlich länger als der Prüfzeitraum 310 (in 3A gezeigt) der DVS-Prüfung sein. Beispielsweise kann der zweite Zeitraum 322 der EVS-Prüfung zehnmal länger als der Prüfzeitraum 310 der DVS-Prüfung sein. Außerdem ist die Aussonderrate der EVS-Prüfung möglicherweise nur gleich oder sogar weniger wünschenswert als bei der DVS-Prüfung.
  • Gemäß der vorliegenden Offenbarung können die vorstehend erwähnten Bedenken entkräftet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann die Aussonderrate der Prüfung auf Waferebene erhöht werden, indem die Größe von Spannungsänderungen in dem Belastungssignal 220 erhöht wird, anstatt den Spannungspegel oder die Länge der Zeitdauer der Prüfspannung zu erhöhen. Wieder unter Bezugnahme auf 1 und 2A stellt der Signalgenerator 102 in einigen Ausführungsformen der vorliegenden Offenbarung die CAVS bereit, wobei das Belastungssignal 220 die Vielzahl von Sequenzen 221A und 221B aufweist, die bewirken, dass der Spannungspegel in dem zweiten Zeitraum 212 zwischen dem zweiten Spannungspegel 222 und dem dritten Spannungspegel 224 schwankt. Demgemäß durchläuft der Wafer 110 während des zweiten Zeitraums 212 mehrere Iterationen der Spannungsänderung.
  • Wie vorstehend beschrieben ist, umfasst das Belastungssignal 220 beispielsweise zwei Sequenzen 221A und 221B, wobei jede Sequenz 221A und 221B die Anstiegsphase 2231 und die Abfallphase 2232 umfasst. In einigen Ausführungsformen stellt der Signalgenerator 102 die Sequenz 221A bereit, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem ersten Spannungspegel 200 (d. h. der Nennspannung des IC) auf den zweiten Spannungspegel 222 (d. h. die Prüfspannung) erhöht wird. Wenn die Anstiegsphase 2231 anliegt, kann ein Zustand (d. h. „0“-Zustand oder „1“-Zustand) mindestens ein Halbleiterbauelement in dem IC 112 geändert bzw. umgeschaltet werden. Als Nächstes setzt der Signalgenerator 102 die Sequenz 221A fort, um den IC 112 zu speisen, indem nach der Anstiegsphase 2231 die Spannung gesenkt wird. Die Abfallphase 2232 senkt die Spannung des IC 112 von dem zweiten Spannungspegel 222 auf den dritten Spannungspegel 224. Wenn die Abfallphase 2232 anliegt, kann der Zustand mindestens ein Halbleiterbauelement in dem IC 112 geändert bzw. umgeschaltet werden.
  • Nach der Sequenz 221A stellt der Signalgenerator 102 die Sequenz 221B bereit, um den IC 112 zu speisen. Der Signalgenerator 102 stellt die Sequenz 221B bereit, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem dritten Spannungspegel 224 auf den zweiten Spannungspegel 222 erhöht wird. Als Nächstes fährt der Signalgenerator 102 mit der Sequenz 221B fort, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem zweiten Spannungspegel 222 auf Masse oder den ersten Spannungspegel 200 gesenkt wird. Wie bei der Sequenz 221A kann während der Sequenz 221B der Zustand des Halbleiterbauelements in dem IC 112 durch die Anstiegsphase 2231 und die Abfallphase 2232 geändert bzw. umgeschaltet werden.
  • Zusammenfassend kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung das Belastungssignal 220 während des zweiten Zeitraums 212 eine Vielzahl von Anstiegsphasen 2231 und Abfallphasen 2232 umfassen. Es ist entdeckt worden, dass der Zustand der Halbleiterbauelemente in dem IC 112 während der Anstiegsphasen 2231 und der Abfallphasen 2232 leichter von der CAVS geändert bzw. umgeschaltet werden kann. Die Ursache dafür ist, dass der Feldeffekt lokal alterniert. Als Ergebnis kann die Spannungsdifferenz der Anstiegsphase 2231 und der Abfallphasen 2232 bewirken, dass einige der Halbleiterbauelemente in dem IC 112 in einen Kurzschlussmodus übergehen und zur Fehlerzahl beitragen. Aufgrund der mehreren Anstiegs- und Abfallphasen kann die Wechselrate der Halbleiterbauelemente in dem IC 112 erhöht sein. Demgemäß kann die Aussonderrate der Prüfung auf Waferebene erhöht werden, wenn die Vielzahl von Sequenzen 221A und 221B Schwankungen der Spannung des IC 112 zwischen dem zweiten Spannungspegel 222 und dem dritten Spannungspegel 224 bewirken.
  • Des Weiteren kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Wechselrate der Halbleiterbauelemente in dem IC 112 weiter erhöht werden, indem der Betrag der Anstiegsphase 2231 von dem ersten Spannungspegel 200 auf den zweiten Spannungspegel 222 erhöht wird oder der Betrag der Abfallspannung 2232 von dem zweiten Spannungspegel 222 auf den dritten Spannungspegel 224 erhöht wird. Anders ausgedrückt kann die Aussonderrate der Prüfung auf Waferebene durch Vergrößern der Spannungsänderung, die während der Anstiegsphase 2231 oder während der Abfallphase 2232 auftritt, weiter erhöht werden. Es versteht sich, dass kein Prüfalgorithmus, der eine 0/1-Zustandskombination abdeckt, zum Erhöhen der Wechselrate ausgeschlossen ist. Zum Beispiel kann eine MBIST-Prüfung (Memory Built-in Self-Test - eingebauter Speicher-Selbsttest) ein CKB-Prüfmuster (Schachbrett-Prüfmuster) und ein inverses CKB-Prüfmuster verwenden. Bei Logik-Prüfmustern kann eine Kombination mehrerer Prüfungen mit Hintereinanderschaltung in Betracht gezogen werden.
  • Die Prüfung gemäß der vorliegenden Offenbarung stellt aufgrund größerer Spannungsdifferenzen während der Anstiegsphase 2231 und der Abfallphase 2232 im Vergleich zur DVS-Prüfung eine erhöhte Aussonderrate bereit. Bei der vorliegenden Offenbarung ist die Prüfspannung 222 von der Mustereinrichtspannung (d. h. dem ersten Spannungspegel 200) getrennt. Somit kann bei der vorliegenden Offenbarung die Prüfspannung 222 höher sein als die Prüfspannung 311 (in 3A gezeigt) der DVS-Prüfung. Daher kann die Aussonderrate erhöht werden.
  • Da die mehreren Anstiegs- und Abfallphasen der vorliegenden Offenbarung die Wechselrate der Halbleiterbauelemente in dem IC 112 erhöhen können, kann bei der vorliegenden Offenbarung der verlängerte Zeitraum 322 (in 3B gezeigt) im Vergleich zur EVS-Prüfung verkürzt werden. Daher kann bei der vorliegenden Offenbarung die Dauer des zweiten Zeitraums 212 verkürzt werden und die Bedenken bezüglich Zeitdauer bei der herkömmlichen EVS-Prüfung können entkräftet werden.
  • Es ist zu beachten, dass das Anwenden der CAVS keine Beschränkung der vorliegenden Offenbarung ist. In einigen Ausführungsformen kann die CAVS auf Abläufe bei einer Chipmessung, einer letzten Prüfung oder einer Waferendabnahmeprüfung bei Raumtemperatur (ungefähr 25 °C bis ungefähr 27 °C) oder in einem Temperaturbereich von ungefähr 0 °C bis ungefähr -40 °C oder einem Temperaturbereich von 0 °C bis ungefähr 125 °C angewendet werden.
  • 4 ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Signalgenerator 102 (in 1 gezeigt) ist dazu konfiguriert, während eines zweiten Zeitraums 412 nach dem ersten Zeitraum 210 die CAVS zu erzeugen, die ein Belastungssignal 420 umfasst. Der erste Zeitraum 210 ist in 2A beschrieben und wird der Kürze halber hier weggelassen.
  • In einigen Ausführungsformen wird das Belastungssignal 420 während des zweiten Zeitraums 412 erzeugt. Das Belastungssignal 420 kann eine Vielzahl von Sequenzen 421A, 421B, 421C und 421D umfassen. Jede Sequenz 421A, 421B, 421C und 421D umfasst eine Anstiegsphase 4231 und eine Abfallphase 4232. Jede Sequenz 421A, 421B, 421C und 421D schwankt zwischen dem zweiten Spannungspegel 422 und dem dritten Spannungspegel 424. Die Steilheit der Anstiegsphase 4231 oder der Abfallphase 4232 ist nicht beschränkt. In einigen Ausführungsformen liegt die Steilheit der Anstiegsphase 4231 oder der Abfallphase 4232 zwischen ungefähr 0,1 V/ms und ungefähr 0,3 V/ms. Die Spannung steigt von dem ersten Spannungspegel 200 auf den zweiten Spannungspegel 422, sinkt dann von dem zweiten Spannungspegel 422 auf den dritten Spannungspegel 424, steigt dann von dem dritten Spannungspegel 424 auf den zweiten Spannungspegel 422 und sinkt schließlich von dem zweiten Spannungspegel 422 auf Masse oder den ersten Spannungspegel 200. Es ist zu beachten, dass der zweite Spannungspegel 422 und der dritte Spannungspegel 424 gleich dem zweiten Spannungspegel 222 bzw. dem dritten Spannungspegel 224 in 2A sein können.
  • Der zweite Spannungspegel 422 ist höher als der erste Spannungspegel 200. Der Wert des zweiten Spannungspegels 422 ist nicht beschränkt. In einigen Ausführungsformen kann der zweite Spannungspegel 422 ungefähr 1,3-mal höher, ungefähr 1,58-mal höher, ungefähr 2,0-mal höher oder ungefähr 3,0-mal höher als der erste Spannungspegel 200 sein. Der zweite Spannungspegel 422 dient als Prüfspannung. Der Wert des dritten Spannungspegels 424 ist nicht beschränkt. Der dritte Spannungspegel 424 ist niedriger als der zweite Spannungspegel 422. In einigen Ausführungsformen kann der dritte Spannungspegel 424 gleich oder geringer als der erste Spannungspegel 200 sein. In einigen Ausführungsformen ist eine Spannungsdifferenz zwischen dem zweiten Spannungspegel 422 und dem dritten Spannungspegel 424 größer als eine Spannungsdifferenz zwischen dem ersten Spannungspegel 200 und dem zweiten Spannungspegel 422. In einigen Ausführungsformen kann der dritte Spannungspegel 424 ungefähr das 0,7-Fache des ersten Spannungspegels 200 betragen. In einigen Ausführungsformen kann der dritte Spannungspegel 224 ungefähr das 0,9-Fache des zweiten Spannungspegels 422 betragen.
  • Wie vorstehend beschrieben ist, kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Aussonderrate der Prüfung auf Waferebene erhöht werden, indem die Größe der Spannungsänderungen in dem Belastungssignal 420 erhöht wird. In einigen Ausführungsformen kann der Signalgenerator 102 das Belastungssignal 420 mit der Vielzahl von Sequenzen 421A, 421B, 421C und 421D bereitstellen, die während des zweiten Zeitraums 412 zwischen dem zweiten Spannungspegel 422 und dem dritten Spannungspegel 424 schwanken.
  • Beispielsweise umfasst das Belastungssignal 420 vier Sequenzen 421A, 421B, 421C und 421D, und jede Sequenz 421A, 421B, 421C und 421D umfasst eine Anstiegsphase 4231 und eine Abfallphase 4232. In einigen Ausführungsformen stellt der Signalgenerator 102 die Sequenz 421A bereit, um den IC 112 (in 1 gezeigt) zu speisen, indem die Spannung des IC 112 von dem ersten Spannungspegel 200 auf den zweiten Spannungspegel 422 erhöht wird. Wenn die Anstiegsphase 4231 anliegt, kann ein Zustand mindestens eines Halbleiterbauelements in dem IC 112 geändert bzw. umgeschaltet werden. Als Nächstes setzt der Signalgenerator 102 die Sequenz 421A fort, um den IC 112 zu speisen, indem nach der Anstiegsphase 4231 die Spannung gesenkt wird. Die Spannung des IC 112 wird von dem zweiten Spannungspegel 422 auf den dritten Spannungspegel 424 gesenkt. Wenn die Abfallphase 4232 anliegt, kann der Zustand mindestens ein Halbleiterbauelement in dem IC 112 geändert bzw. umgeschaltet werden.
  • Nach der Sequenz 421A stellt der Signalgenerator 102 die Sequenz 421B bereit, um den IC 112 zu speisen. Der Signalgenerator 102 stellt die Sequenz 421B bereit, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem dritten Spannungspegel 424 auf den zweiten Spannungspegel 422 erhöht wird. Als Nächstes fährt der Signalgenerator 102 mit der Sequenz 421B fort, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem zweiten Spannungspegel 422 auf den dritten Spannungspegel 424 gesenkt wird. Wie bei der Sequenz 421A kann während der Sequenz 421B der Zustand des Halbleiterbauelements in dem IC 112 durch die Anstiegsphase 4231 und die Abfallphase 4232 geändert bzw. umgeschaltet werden. Es versteht sich, dass die Abfallphase 4232 der Sequenz 421B die Spannung des IC 112 von dem zweiten Spannungspegel 422 auf eine andere Spannung verringern kann, die niedriger als der dritte Spannungspegel 424 ist. Nach der Sequenz 421B stellt der Signalgenerator 102 in ähnlicher Weise die Sequenz 421C bereit, um den IC 112 zu speisen, wobei die Beschreibung davon hier der Kürze halber weggelassen wird.
  • Nach der Sequenz 421C stellt der Signalgenerator 102 die Sequenz 421D bereit, um den IC 112 zu speisen. Der Signalgenerator 102 stellt die Sequenz 421D bereit, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem dritten Spannungspegel 424 auf den zweiten Spannungspegel 422 erhöht wird. Als Nächstes fährt der Signalgenerator 102 mit der Sequenz 421D fort, um den IC 112 zu speisen, indem die Spannung des IC 112 von dem zweiten Spannungspegel 422 auf Masse oder den ersten Spannungspegel 200 gesenkt wird. Wie bei den Sequenzen 421A und 421B kann während der Sequenz 421D der Zustand des Halbleiterbauelements in dem IC 112 durch die Anstiegsphase 4231 und die Abfallphase 4232 geändert bzw. umgeschaltet werden.
  • Zusammenfassend kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung das Belastungssignal 420 während des zweiten Zeitraums 412 eine Vielzahl von Anstiegsphasen 4231 und Abfallphasen 4232 umfassen. Es ist entdeckt worden, dass der Zustand der Halbleiterbauelemente in dem IC 112 während der Anstiegsphasen 4231 und der Abfallphasen 4232 leichter von der CAVS geändert bzw. umgeschaltet werden kann. Die Ursache dafür ist, dass der Feldeffekt lokal alterniert. Als Ergebnis kann die Spannungsdifferenz der Anstiegsphase 4231 und der Abfallphasen 4232 bewirken, dass einige der Halbleiterbauelemente in dem IC 112 in einen Kurzschlussmodus übergehen und zur Fehlerzahl beitragen. Durch Verwenden der vorliegenden CAVS kann aufgrund der mehreren Anstiegs- und Abfallphasen die Wechselrate der Halbleiterbauelemente in dem IC 112 erhöht werden. Demgemäß kann die Aussonderrate der Prüfung auf Waferebene zunehmen, wenn die Vielzahl von Sequenzen 421A, 421B, 421C und 421D Schwankungen der Spannung des IC 112 zwischen dem zweiten Spannungspegel 422 und dem dritten Spannungspegel 424 bewirkt. Es ist zu beachten, dass die CAVS für Kurzschlussmodus-Fehler eine höhere Defekterkennung aufweisen kann, sie ist jedoch nicht darauf beschränkt, Kurzschlussmodus-Fehler zu erkennen.
  • Des Weiteren kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Wechselrate der Halbleiterbauelemente in dem IC 112 weiter erhöht werden, indem der Betrag der Anstiegsphase 4231 von dem ersten Spannungspegel 200 auf den zweiten Spannungspegel 422 erhöht wird oder der Betrag der Abfallspannung 4232 von dem zweiten Spannungspegel 422 auf den dritten Spannungspegel 424 erhöht wird. Anders ausgedrückt kann die Aussonderrate der Prüfung auf Waferebene durch Vergrößern der Spannungsänderung, die während der Anstiegsphase 4231 oder während der Abfallphase 4232 auftritt, weiter erhöht werden.
  • 5 ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Signalgenerator 102 (in 1 gezeigt) ist dazu konfiguriert, während eines zweiten Zeitraums 512 nach dem ersten Zeitraum 210 ein Belastungssignal 520 zu erzeugen. Der erste Zeitraum 210 ist in 2A beschrieben und wird der Kürze halber hier weggelassen.
  • Der Unterschied zwischen dem Belastungssignal 520 und dem Belastungssignal 220 in 2A besteht darin, dass das Belastungssignal 520 für eine längere Dauer auf dem zweiten Spannungspegel 522 bleiben kann als das Belastungssignal 220. Das Belastungssignal 520 kann eine Sequenz 521A, die für eine längere Dauer auf dem zweiten Spannungspegel 522 bleibt, und eine Sequenz 521B aufweisen, die für eine kürzere Dauer auf dem zweiten Spannungspegel 522 bleibt. Es ist zu beachten, dass das Belastungssignal 520 mehr als eine Sequenz 521B aufweisen kann, die für eine kürzere Dauer auf dem zweiten Spannungspegel 522 bleibt. In einigen Ausführungsformen ist die Dauer der Sequenz 521B ähnlich der Dauer der Sequenzen 221A und 221B in 2A.
  • 6 ist eine Veranschaulichung eines mehrstufigen Leistungssignals zum Prüfen eines Wafers gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Signalgenerator 102 (in 1 gezeigt) ist dazu konfiguriert, während eines ersten Zeitraums 610 ein Signal auf einem ersten Spannungspegel 600 und während eines zweiten Zeitraums 612 nach dem ersten Zeitraum 610 ein Belastungssignal 620 zu erzeugen. Das Belastungssignal 620 kann eine Vielzahl von Sequenzen 621A, 621B und 621C umfassen. Die Sequenzen 621A, 621B und 621C sind den Sequenzen 421A, 421B und 421D in 4 ähnlich und sind hier der Kürze halber weggelassen.
  • Der Unterschied zwischen dem Signal in 6 und dem Signal in 2A besteht darin, dass der erste Spannungspegel 600 höher ist als die erste Spannung 200. Der Wert des ersten Spannungspegels 600 ist nicht beschränkt. In einigen Ausführungsformen kann der erste Spannungspegel 600 ungefähr das 1,1-Fache bis ungefähr das 1,3-Fache des ersten Spannungspegels 200 betragen.
  • 7 ist ein Flussdiagramm, das ein Verfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 700 zum Prüfen auf Waferebene kann Vorgänge 712, 714, 716 und 718 umfassen. In Vorgang 712 wird ein Wafer mit einem darauf ausgebildeten IC bereitgestellt. In Vorgang 714 wird der IC während eines ersten Zeitraums durch Erhöhen der Spannung des IC auf einen ersten Spannungspegel gespeist. In Vorgang 716 wird ein Belastungssignal an den IC angelegt. Das Belastungssignal umfasst eine Sequenz von mehreren Anstiegsphasen und Abfallphasen während eines zweiten Zeitraums nach dem ersten Zeitraum. Diese Sequenzen bewirken, dass die Spannung des IC zwischen einem zweiten Spannungspegel und einem dritten Spannungspegel schwankt. In Vorgang 718 wird bestimmt, ob der IC nach Anlegen des Belastungssignals ein Prüfkriterium erfüllt. Die ausführlichen Beschreibungen derartiger Vorgänge sind den Beschreibungen der in 1, 2A und 4 gezeigten Vorgänge ähnlich und somit der Kürze halber weggelassen.
  • 8 ist ein Flussdiagramm, das ein Verfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 800 zum Prüfen auf Waferebene kann Vorgänge 812, 814, 816 und 818 umfassen. In Vorgang 812 wird ein Wafer mit einem darauf ausgebildeten IC bereitgestellt. In Vorgang 814 wird der IC während eines ersten Zeitraums durch Erhöhen der Spannung des IC auf einen ersten Spannungspegel gespeist. In Vorgang 816 wird ein Belastungssignal an den IC angelegt. Das Belastungssignal umfasst eine Vielzahl von Anstiegsphasen und eine Vielzahl von Abfallphasen während eines zweiten Zeitraums nach dem ersten Zeitraum. Die Anstiegsphasen und Abfallphasen werden abwechselnd angelegt. In Vorgang 818 wird bestimmt, ob der IC nach Anlegen des Belastungssignals ein Prüfkriterium erfüllt. Die ausführlichen Beschreibungen derartiger Vorgänge sind den Beschreibungen der in 1, 2A und 4 gezeigten Vorgänge ähnlich und somit der Kürze halber weggelassen.
  • Zusammenfassend kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung der Schaltzustand (d. h. „0“-Zustand oder „1‟-Zustand) der Halbleiterbauelemente in dem IC während mehrerer Anstiegs- und Abfallphasen leichter durch die CAVS geändert bzw. umgeschaltet werden. Die Ursache dafür ist, dass der Feldeffekt lokal alterniert. Als Ergebnis kann die Spannungsdifferenz der Anstiegsphase und der Abfallphasen bewirken, dass einige der Halbleiterbauelemente in dem IC in einen Kurzschlussmodus übergehen und zur Fehlerzahl beitragen. Durch Verwenden der vorliegenden CAVS kann aufgrund der mehreren Anstiegs- und Abfallphasen die Wechselrate der Halbleiterbauelemente in dem IC erhöht werden. Somit kann die Aussonderrate (d. h. die Fehlerzahl dividiert durch die Gesamtzahl der Vorrichtungen) der Prüfung auf Waferebene erhöht werden. Außerdem kann gemäß einigen Ausführungsformen der vorliegenden Offenbarung die Aussonderrate der Prüfung auf Waferebene durch größere Spannungsdifferenzen der Anstiegsphase oder der Abstiegsphase weiter erhöht werden.
  • 9 ist eine Veranschaulichung einer Inverterschaltung 900 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In einigen Ausführungsformen kann die Inverterschaltung 900 in dem IC 112 enthalten sein. Unter Bezugnahme auf 9 umfasst die Inverterschaltung 900 einen PMOS 901 und einen NMOS 903. Der PMOS 901 weist eine Source, ein Gate und einen Drain auf. Die Source des PMOS 901 ist mit einem Eingangsanschluss Vin (auch als Stromversorgungsanschluss bezeichnet) verbunden und dazu konfiguriert, ein Eingangssignal (z. B. CAVS) zu empfangen. In einigen Ausführungsformen ist das Gate des PMOS 901 mit einem weiteren Eingangsanschluss Vin1 verbunden. In einigen Ausführungsformen ist der Drain des PMOS 901 mit einem Ausgangsanschluss Vout verbunden und dazu konfiguriert, als Antwort auf das Eingangssignal ein Ausgangssignal auszugeben. Der NMOS 903 weist eine Source, einen Drain und ein Gate auf. Der Drain des NMOS 903 ist elektrisch mit dem Drain des PMOS 901 verbunden. Die Source des NMOS 903 ist mit Masse verbunden. Das Gate der NMOS 903 ist elektrisch mit dem Gate des PMOS 901 verbunden.
  • In einigen Ausführungsformen wird das Ausgangssignal, welches die Antwort auf das Eingangssignal (z. B. Belastungssignal) ist, am Ausgangsanschluss Vout überwacht, um zu bestimmen, ob die Inverterschaltung 900 normal funktioniert. Beispielsweise kann während der Spannungsbelastungsprüfungen der Eingangsanschluss Vin1 der Inverterschaltung 900 (das Gate des PMOS 901 und des NMOS 903) mit Masse verbunden werden und dann ein Belastungssignal (z. B. CAVS) an den Eingangsanschluss Vin der Inverterschaltung 900 (z. B. die Source des PMOS 901) angelegt werden. Falls die Inverterschaltung 900 normal funktioniert, folgt das Ausgangssignal an dem Ausgangsanschluss Vout im Wesentlichen dem Belastungssignal an dem Eingangsanschluss Vin, da das Gate des PMOS 901 und das Gate des NMOS 903 mit Masse verbunden sind (wodurch der NMOS 903 ausgeschaltet wird). Beispielsweise ist das Ausgangssignal der Inverterschaltung 900 dann logisch mit dem Belastungssignal identisch. Falls die Inverterschaltung 900 anormal funktioniert, kann das Ausgangssignal der Inverterschaltung 900 teilweise oder vollständig von dem Belastungssignal verschieden sein. Beispielsweise folgt das Ausgangssignal nicht dem an den Eingangsanschluss Vin angelegten Belastungssignal.
  • 10 veranschaulicht ein Zeitdiagramm eines Eingangssignals 1002, das an den Eingangsanschluss Vin der Inverterschaltung 900 angelegt ist, und eines Ausgangssignals 1004, das an dem Ausgangsanschluss Vout der in 9 gezeigten Inverterschaltung 900 erhalten wird, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In einigen Ausführungsformen ist das Eingangssignal 1002 gleich oder ähnlich dem in 2A gezeigten Signal, und der Kürze halber werden vorliegend manche der Beschreibungen des Eingangssignals 1002 weggelassen. In anderen Ausführungsformen können Signale, wie sie in 2B, 3A, 3B, 4, 5 und 6 dargestellt sind, als Eingangssignal 1002 der Inverterschaltung 900 verwendet werden.
  • Wie in 10 gezeigt ist, umfasst das Ausgangssignal 1004 als Antwort auf den ersten Zeitraum 210 und den zweiten Zeitraum 212 des Eingangssignals 1002 entsprechend einen ersten Zeitraum 1010 und einen zweiten Zeitraum 1012. In einigen Ausführungsformen steigt das Ausgangssignal 1004 während eines ersten Zeitraums 1010 als Antwort auf den ersten Spannungspegel 200 des Eingangssignals 1002 während des ersten Zeitraums 210 auf einen ersten Spannungspegel 1020 an, der bei der Überwachung als logisch mit dem Eingangssignal 1002 identisch betrachtet wird. Während des zweiten Zeitraums 1012 nach dem ersten Zeitraum 1010 ist das Ausgangssignal 1004 teilweise verschieden von dem Eingangssignal 1002. Beispielsweise tritt der logische Unterschied zwischen dem Eingangssignal 1002 und dem Ausgangssignal 1004 an der ansteigenden Flanke (z. B. der Sequenz 221A) des Belastungssignals 220 des Eingangssignals 1002 auf. Das Ausgangssignal 1004 fällt als Antwort auf die Sequenz 221A des Belastungssignals 220 des Eingangssignals 1002 von dem ersten Spannungspegel 1020 auf einen niedrigeren Spannungspegel 1026 ab. Nach der Dauer des niedrigeren Spannungspegels 1026 steigt das Ausgangssignal 1004 auf einen zweiten Spannungspegel 1022 an. Der zweite Spannungspegel 1022 ist logisch mit dem zweiten Spannungspegel 222 des Eingangssignals 1002 identisch. Als Antwort auf die Abfallphase des ersten Impulses 221A fällt das Ausgangssignal 1004 auf einen dritten Spannungspegel 1024 ab. Der dritte Spannungspegel 1024 ist logisch mit dem dritten Spannungspegel 224 des Eingangssignals 1002 identisch. Anschließend ist das Ausgangssignal 1004 für den Rest des zweiten Zeitraums logisch mit dem Eingangssignal 1002 identisch.
  • In einigen Ausführungsformen kann der logische Unterschied zwischen dem Eingangssignal 1002 und dem Ausgangssignal 1004, wie er in 10 gezeigt ist, auf eine anomale Vorrichtungsstruktur (oder einen unnatürlichen Leckstrom oder eine unnatürliche Beschädigung) in der Inverterschaltung 900 hinweisen. Eine derartige anomale Vorrichtungsstruktur (oder ein unnatürlicher Leckstrom oder eine unnatürliche Beschädigung) kann aufgrund des an den IC angelegten Belastungssignals auftreten. In einigen Ausführungsformen kann der logische Unterschied zwischen dem Eingangssignal 1002 und dem Ausgangssignal 1004 auf einen durch Prozessabweichungen oder ungenügende Toleranz verursachten Leckstrom bzw. Beschädigung zwischen dem Gate und dem Drain der Halbleiterstruktur (z. B. des PMOS 901 oder des NMOS 903) hinweisen. Die anormale Vorrichtungsstruktur, welche, ohne darauf beschränkt zu sein, Gate, Source, Drain, Kontakt, Zwischenschichtdielektrikum (IILD), Finne, Metallgate, einen epitaktischen Abschnitt (EPI) usw. umfasst, kann durch Überwachen des logischen Unterschieds zwischen dem Eingangssignal 1002 und dem Ausgangssignal 1004 erkannt werden. Die unnatürliche Beschädigung kann ein verzerrtes Profil eines Metallgates eines Halbleiterbauelements, einen verzerrten Kontakt eines Halbleiterbauelements oder einen Fremdstoff in einem Dielektrikum eines Halbleiterbauelements umfassen. In einigen Ausführungsformen kann das Eingangssignal 1002 (z. B. das Belastungssignal), wie in 10 gezeigt, an eine beliebige andere Logikschaltung angelegt werden, um anhand des Ausgangssignals zu überprüfen, ob in der Logikschaltung ein Defekt vorliegt.
  • 11A veranschaulicht eine Halbleiterstruktur 11A gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In einigen Ausführungsformen ist die Halbleiterstruktur 11A Teil eines Transistors. Die Halbleiterstruktur 11A kann beispielsweise Teil des PMOS 901 oder des NMOS 903 sein, die in 9 gezeigt sind. Die Halbleiterstruktur 11A umfasst ein Substrat 110a, ein Gate 110b, ein Gate-Dielektrikum 110c, einen Abstandshalter 110d, einen Kontakt 110e und einen epitaktischen Abschnitt 110f.
  • Unter Bezugnahme auf die Schaltung aus 9 kann der epitaktische Abschnitt 110f die Source des PMOS 901 oder die Source des NMOS 903 sein. In einigen Ausführungsformen kann der epitaktische Abschnitt 110f der Drain des PMOS 901 oder der Drain des NMOS 903 sein. In einigen Ausführungsformen kann der Kontakt 110e ein Source-Kontakt des PMOS 901 sein, der mit dem Eingangsanschluss Vin verbunden ist. In einigen Ausführungsformen kann der Kontakt 110e ein Drain-Kontakt des PMOS 901 sein, der mit dem Ausgangsanschluss Vout verbunden ist. In einigen Ausführungsformen kann der Kontakt 110e ein Drain-Kontakt des NMOS 903 sein, der mit dem Drain des PMOS 901 verbunden ist. In einigen Ausführungsformen kann der Kontakt 110e ein Source-Kontakt des NMOS 903 sein, der mit Masse verbunden ist. Das Gate 110b kann das Gate des PMOS 901 oder des NMOS 903 sein, das mit einem weiteren Eingangsanschluss Vin1 verbunden ist.
  • Das Gate-Dielektrikum 110c ist auf dem Substrat 110a angeordnet. Das Gate 110b ist auf dem Gate-Dielektrikum 110c angeordnet. Der Abstandshalter 110d ist auf dem Substrat 110a angeordnet. Der Abstandshalter 110d ist neben dem Gate 110b angeordnet. Der Abstandshalter 110d kann mit dem Gate 110b und dem Gate-Dielektrikum 110c in Kontakt stehen. Der Kontakt 110e ist auf dem Substrat 110a angeordnet. Der Kontakt 110e ist neben dem Abstandshalter 110d angeordnet. Der Kontakt 110e ist physisch von dem Abstandshalter 110d beabstandet. Beispielsweise befindet sich ein Spalt zwischen dem Kontakt 110e und dem Abstandshalter 110d. In einigen Ausführungsformen ist ein Abstand D1 zwischen dem Kontakt 110e und dem Gate 110b kleiner als 3 nm.
  • Wenn der Abstand zwischen dem Kontakt und dem Gate eines Transistors kleiner als 3 nm ist, ist es unter Verwendung der bekannten Technik schwierig, eine Spannungsbelastungsprüfung an dem Transistor durchzuführen. Da die Größe von Halbleiterbauelementen immer kleiner wird, ist es schwierig, eine derartige Struktur zu prüfen. Durch Verwendung der Verfahren der vorliegenden Offenbarung kann die Rate von unerkannten Defekten des Ergebnisses der Durchführung der Spannungsbelastungsprüfung verringert werden. Anders ausgedrückt ist es mit dem Verfahren der vorliegenden Offenbarung genauer und zuverlässiger, einen Transistor zu prüfen, der einen Anstand zwischen Kontakt und Gate von weniger als 3 nm aufweist. In einigen Ausführungsformen kann die Spannungsbelastungsprüfung durch Verwenden des Belastungssignals, wie in 2A gezeigt, und Überwachen des Ausgangssignals, wie in 9 und 10 gezeigt, an beliebigen Transistoren durchgeführt werden, die einen Abstand zwischen Gate und Kontakt von weniger als 3 nm aufweisen.
  • 11B veranschaulicht eine Halbleiterstruktur 11B gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In einigen Ausführungsformen ist die Halbleiterstruktur 11B Teil eines Transistors. Die Halbleiterstruktur 11B kann beispielsweise Teil des PMOS 901 oder des NMOS 903 sein, die in 9 gezeigt sind. Die Halbleiterstruktur 11B umfasst ein Substrat lila, ein Gate 111b, ein Gate-Dielektrikum 111c, einen Abstandshalter 111d, einen Kontakt 111e und einen epitaktischen Abschnitt 111f.
  • Unter Bezugnahme auf die Schaltung aus 9 kann der epitaktische Abschnitt 111f die Source des PMOS 901 oder die Source des NMOS 903 sein. In einigen Ausführungsformen kann der epitaktische Abschnitt 111f der Drain des PMOS 901 oder der Drain des NMOS 903 sein. In einigen Ausführungsformen kann der Kontakt 111e ein Source-Kontakt des PMOS 901 sein, der mit dem Eingangsanschluss Vin verbunden ist. In einigen Ausführungsformen kann der Kontakt 111e ein Drain-Kontakt des PMOS 901 sein, der mit dem Ausgangsanschluss Vout verbunden ist. In einigen Ausführungsformen kann der Kontakt 111e ein Drain-Kontakt des NMOS 903 sein, der mit dem Drain des PMOS 901 verbunden ist. In einigen Ausführungsformen kann der Kontakt 111e ein Source-Kontakt des NMOS 903 sein, der mit Masse verbunden ist. Das Gate 111b kann das Gate des PMOS 901 oder des NMOS 903 sein, das mit einem weiteren Eingangsanschluss Vin1 verbunden ist.
  • Das Substrat 111a weist eine Oberfläche 111s auf. Das Gate-Dielektrikum 111c ist auf der Oberfläche 111s des Substrats 111a angeordnet. Das Gate 111b ist auf dem Gate-Dielektrikum 111c angeordnet. Der Abstandshalter 111d ist auf der Oberfläche 111s des Substrats 111a angeordnet. Der Abstandshalter 111d ist neben dem Gate 111b angeordnet. Der Abstandshalter 111d kann mit dem Gate 111b und dem Gate-Dielektrikum 111c in Kontakt stehen. Der Kontakt 111e ist auf dem Substrat 111a angeordnet. Der Kontakt 111e ist neben dem Abstandshalter 111d angeordnet. Der Kontakt 111e ist physisch von dem Abstandshalter 111d beabstandet. Beispielsweise befindet sich ein Spalt zwischen dem Kontakt 111e und dem Abstandshalter 111d. Der epitaktische Abschnitt 111f ist innerhalb des Substrats 111a angeordnet. Der epitaktische Abschnitt 111f befindet sich unter dem Kontakt. In einigen Ausführungsformen ist ein minimaler Abstand D2 zwischen einer Linie einer Projektion des Gates 111b auf das Substrat 111s des Substrats 111a und einer Linie einer Projektion des epitaktischen Abschnitts 111f auf die Oberfläche 111s des Substrats 111a kleiner als 1 nm.
  • Wenn der minimale Abstand zwischen der Linie der Projektion des Gates auf das Substrat und der Linie der Projektion des epitaktischen Abschnitts auf das Substrat kleiner als 1 nm ist, ist es unter Verwendung der bekannten Technik schwierig, eine Spannungsbelastungsprüfung an dem Transistor durchzuführen. Da die Größe von Halbleiterbauelementen immer kleiner wird, ist es schwierig, eine derartige Struktur zu prüfen. Durch Verwendung der Verfahren der vorliegenden Offenbarung kann die Rate von unerkannten Defekten des Ergebnisses der Durchführung der Spannungsbelastungsprüfung unter Verwendung der bekannten Technik verringert werden. Anders ausgedrückt ist es mit dem Verfahren der vorliegenden Offenbarung genauer und zuverlässiger, einen Transistor zu prüfen, der einen Anstand zwischen einer Linie einer Projektion des Gates auf das Substrat und einer Linie einer Projektion des epitaktischen Abschnitts auf das Substrat von weniger als 1 nm aufweist. Die Spannungsbelastungsprüfung kann durch Verwenden des Belastungssignals, wie in 2A gezeigt, und Überwachen des Ausgangssignals, wie in 9 und 10 gezeigt. an beliebigen Transistoren durchgeführt werden, die einen Abstand zwischen Gate und epitaktischem Abschnitt von weniger als 1 nm aufweisen.
  • Gemäß einigen Ausführungsformen wird ein Verfahren bereitgestellt. Das Verfahren umfasst Bereitstellen eines Prüflings, der einen Eingangsanschluss und einen Ausgangsanschluss aufweist; Anlegen einer Spannung mit einem ersten Spannungspegel an den Eingangsanschluss des Prüflings während eines ersten Zeitraums; Anlegen eines Belastungssignals an den Eingangsanschluss des Prüflings während eines zweiten Zeitraums nach dem ersten Zeitraum; Erhalten eines Ausgangssignals als Antwort auf das Belastungssignal an dem Ausgangsanschluss des Prüflings; und Vergleichen des Ausgangssignals mit dem Belastungssignal. Das Belastungssignal umfasst eine Vielzahl von Sequenzen, die jeweils eine Anstiegsphase und eine Abfallphase aufweisen. Das Belastungssignal weist einen zweiten Spannungspegel und einen dritten Spannungspegel auf.
  • Gemäß anderen Ausführungsformen wird ein Verfahren bereitgestellt. Das Verfahren umfasst Bereitstellen eines Prüflings, der einen Eingangsanschluss und einen Ausgangsanschluss aufweist; Anlegen eines Belastungssignals an den Eingangsanschluss des Prüflings; Erhalten eines Ausgangssignals als Antwort auf das Belastungssignal an dem Ausgangsanschluss des Prüflings; Vergleichen des Ausgangssignals mit dem Belastungssignal; und Bestimmen, ob der Prüfling eine anormale Struktur aufweist, auf Grundlage eines Ergebnisses des Vergleichs zwischen dem Ausgangssignal und dem Belastungssignal. Das Ausgangssignal umfasst eine Vielzahl von Sequenzen, die jeweils eine Anstiegsphase und eine Abfallphase aufweisen. Das Ausgangssignal weist einen ersten Spannungspegel und einen zweiten Spannungspegel auf.
  • Gemäß anderen Ausführungsformen wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement umfasst einen ersten Eingangsanschluss, der dazu konfiguriert ist, ein Belastungssignal zu empfangen, und einen Ausgangsanschluss, der dazu konfiguriert ist, als Antwort auf das Belastungssignal ein Ausgangssignal zu erzeugen. Das Halbleiterbauelement umfasst ferner ein Substrat, ein Gate und einen Kontakt. Das Gate ist auf dem Substrat angeordnet. Der Kontakt ist auf dem Substrat und neben dem Gate angeordnet. Der Kontakt ist elektrisch mit dem ersten Eingangsanschluss oder dem Ausgangsanschluss verbunden. Ein Abstand zwischen dem Gate und dem Kontakt ist kleiner als 3 Nanometer (nm).
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Fachmann wird auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
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    • WO 16/522551 [0001]
    • WO 63/092743 [0001]
    • WO 63/115280 [0001]

Claims (20)

  1. Verfahren, umfassend: Bereitstellen eines Prüflings, der einen Eingangsanschluss und einen Ausgangsanschluss aufweist; Anlegen einer Spannung mit einem ersten Spannungspegel an den Eingangsanschluss des Prüflings während eines ersten Zeitraums; Anlegen eines Belastungssignals an den Eingangsanschluss des Prüflings während eines zweiten Zeitraums nach dem ersten Zeitraum, wobei das Belastungssignal eine Vielzahl von Sequenzen umfasst, von denen jede eine Anstiegsphase und eine Abfallphase aufweist, wobei das Belastungssignal einen zweiten Spannungspegel und einen dritten Spannungspegel aufweist; Erhalten eines Ausgangssignals als Antwort auf das Belastungssignal an dem Ausgangsanschluss des Prüflings; und Vergleichen des Ausgangssignals mit dem Belastungssignal.
  2. Verfahren nach Anspruch 1, ferner umfassend Bestimmen, ob der Prüfling eine anormale Struktur aufweist, auf Grundlage eines Ergebnisses des Vergleichs zwischen dem Ausgangssignal und dem Belastungssignal.
  3. Verfahren nach Anspruch 2, wobei bestimmt wird, dass der Prüfling die anormale Struktur aufweist, falls das Ausgangssignal im selben Zeitbereich logisch von dem Belastungssignal verschieden ist.
  4. Verfahren nach Anspruch 3, wobei das Ausgangssignal im selben Zeitbereich teilweise logisch von dem Belastungssignal verschieden ist.
  5. Verfahren nach Anspruch 3, wobei das Ausgangssignal im selben Zeitbereich vollständig logisch von dem Belastungssignal verschieden ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Spannungspegel ungefähr 1,3-mal bis ungefähr 3,0-mal höher als der erste Spannungspegel ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei der dritte Spannungspegel ungefähr das 0,7-Fache des ersten Spannungspegels bis ungefähr das 0,9-Fache des zweiten Spannungspegels beträgt.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei der Prüfling umfasst: einen PMOS, der eine Source, die mit dem Eingangsanschluss des Prüflings verbunden ist, ein Gate und einen Drain, der mit dem Ausgangsanschluss des Prüflings verbunden ist, aufweist; und einen NMOS, der eine Source, die mit Masse verbunden ist, ein Gate, das mit dem Gate des PMOS verbunden ist, und einen Drain, der mit dem Ausgangsanschluss des Prüflings verbunden ist, aufweist.
  9. Verfahren, umfassend: Bereitstellen eines Prüflings, der einen Eingangsanschluss und einen Ausgangsanschluss aufweist; Anlegen eines Belastungssignals an den Eingangsanschluss des Prüflings; Erhalten eines Ausgangssignals als Antwort auf das Belastungssignal an dem Ausgangsanschluss des Prüflings, wobei das Ausgangssignal eine Vielzahl von Sequenzen umfasst, von denen jede eine Anstiegsphase und eine Abfallphase aufweist, wobei das Ausgangssignal einen ersten Spannungspegel und einen zweiten Spannungspegel aufweist; Vergleichen des Ausgangssignals mit dem Belastungssignal; und Bestimmen, ob der Prüfling eine anormale Struktur aufweist, auf Grundlage eines Ergebnisses des Vergleichs zwischen dem Ausgangssignal und dem Belastungssignal.
  10. Verfahren nach Anspruch 9, ferner umfassend Anlegen einer Spannung mit einem dritten Spannungspegel an den Eingangsanschluss des Prüflings vor dem Anlegen des Belastungssignals.
  11. Verfahren nach Anspruch 10, wobei der erste Spannungspegel ungefähr 1,3-mal bis ungefähr 3,0-mal höher als der dritte Spannungspegel ist.
  12. Verfahren nach Anspruch 10 oder 11, wobei der zweite Spannungspegel ungefähr das 0,7-Fache des dritten Spannungspegels bis ungefähr das 0,9-Fache des ersten Spannungspegels beträgt.
  13. Verfahren nach einem der vorangehenden Ansprüche 9 bis 12, wobei bestimmt wird, dass der Prüfling die anormale Struktur aufweist, falls das Ausgangssignal im selben Zeitbereich logisch von dem Belastungssignal verschieden ist.
  14. Verfahren nach einem der vorangehenden Ansprüche 9 bis 13, wobei der Prüfling umfasst: einen PMOS, der eine Source, die mit dem Eingangsanschluss des Prüflings verbunden ist, ein Gate und einen Drain, der mit dem Ausgangsanschluss des Prüflings verbunden ist, aufweist; und einen NMOS, der eine Source, die mit Masse verbunden ist, ein Gate, das mit dem Gate des PMOS verbunden ist, und einen Drain, der mit dem Ausgangsanschluss des Prüflings verbunden ist, aufweist.
  15. Halbleiterbauelement, umfassend: einen ersten Eingangsanschluss, der dazu konfiguriert ist, ein Belastungssignal zu empfangen; einen Ausgangsanschluss, der dazu konfiguriert ist, als Antwort auf das Belastungssignal ein Ausgangssignal zu erzeugen; ein Substrat; ein Gate, das auf dem Substrat angeordnet ist; und einen Kontakt, der auf dem Substrat und neben dem Gate angeordnet ist, wobei der Kontakt elektrisch mit dem ersten Eingangsanschluss oder dem Ausgangsanschluss verbunden ist und wobei ein Abstand zwischen dem Gate und dem Kontakt kleiner als 3 Nanometer (nm) ist.
  16. Halbleiterbauelement nach Anspruch 15, ferner umfassend: einen epitaktischen Abschnitt, der innerhalb des Substrats und unter dem Kontakt angeordnet ist, wobei ein minimaler Abstand zwischen einer Linie einer Projektion des Gates auf das Substrat und einer Linie einer Projektion des epitaktischen Abschnitts auf das Substrat kleiner als 1 nm ist.
  17. Halbleiterbauelement nach Anspruch 15 oder 16, ferner umfassend: einen Abstandshalter, der auf dem Substrat und zwischen dem Gate und dem Kontakt angeordnet ist; und ein Gate-Dielektrikum, das zwischen dem Gate und dem Substrat angeordnet ist.
  18. Halbleiterbauelement nach einem der vorangehenden Ansprüche 15 bis 17, wobei das Ausgangssignal als Antwort auf das Belastungssignal eine Vielzahl von Sequenzen umfasst, von denen jede eine Anstiegsphase und eine Abfallphase aufweist, wobei das Ausgangssignal einen ersten Spannungspegel und einen zweiten Spannungspegel aufweist.
  19. Halbleiterbauelement nach Anspruch 18, wobei der erste Eingangsanschluss des Halbleiterbauelements ferner dazu konfiguriert ist, vor dem Empfangen des Belastungssignals eine Spannung mit einem dritten Spannungspegel zu empfangen.
  20. Halbleiterbauelement nach Anspruch 19, wobei der Kontakt elektrisch mit einem Drain oder einer Source des Halbleiterbauelement verbunden ist.
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