DE10328709A1

DE10328709A1 - Halbleiter-Bauelement-Test-Verfahren, sowie Test-System zum Testen von Halbleiter-Bauelementen

Info

Publication number: DE10328709A1
Application number: DE10328709A
Authority: DE
Inventors: Georg Müller; Michael Kund
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-06-24
Filing date: 2003-06-24
Publication date: 2005-01-27
Also published as: US20070276623A1; CN1607396A; US20050024058A1; US7265568B2

Abstract

Die Erfindung betrifft ein Halbleiter-Bauelement-Test-Verfahren sowie ein Test-System zum Testen von Halbleiter-Bauelementen (3a, 3b, 3c, 3d), mit welchem nacheinander mehrere verschiedene Halbleiter-Bauelement-Tests durchgeführt werden können, dadurch gekennzeichnet, dass eine Recheneinrichtung (1, 6), insbesondere ein Testgerät (6), vorgesehen ist, mit welcher bzw. welchem von bei einem ersten Test (A) gewonnene Test-Ergebnis-Daten (D¶A1¶, D¶A2¶) ausgewertet werden und welche bzw. welches veranlasst, dass - in Abhängigkeit von den bei dem ersten Test jeweils gewonnenen Test-Ergebnis-Daten (D¶A1¶, D¶A2¶) - ein nach dem ersten Test (A) vorgesehener, weiterer Test (E, F) auf geänderte Art und Weise durchgeführt oder weggelassen wird.

Description

Die Erfindung betrifft ein Halbleiter-Bauelement-Test-Verfahren, sowie ein Test-System zum Testen von Halbleiter-Bauelementen, insbesondere ein – dynamisch – gesteuertes Testsystem, bzw. ein Testsystem mit automatisierter Adaption von Testinhalten beim Test von integrierten Schaltungen.

Halbleiter-Bauelemente, z.B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf des Herstellprozesses umfangreichen Tests unterzogen.

Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i.A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d.h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z.B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z.B. zersägt (oder z.B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.

Bei der Herstellung von Halbleiter-Bauelementen (z.B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher), insbesondere von DDR-DRAMs (Double Data Rate – DRAMs bzw. DRAMs mit doppelter Datenrate)) können – noch bevor am Wafer sämtliche gewünschten, o.g. Bearbeitungsschritte durchgeführt wurden – (d.h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräten die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Testverfahren unterzogen werden (z.B. sog. Kerf-Messungen am Waferritzrahmen).

Nach der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher der o.g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Testverfahren unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die – noch auf dem Wafer befindlichen, fertiggestellten – Bauelemente entsprechend getestet werden („Scheibentests").

Nach dem Zersägen (bzw. dem Ritzen, und Brechen) des Wafers werden die – dann einzeln zur Verfügung stehenden – Bauelemente jeweils einzeln in sog. Carrier (d.h. eine entsprechende Umverpackung) geladen, woraufhin die – in die Carrier geladenen – Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen entsprechenden weiteren Testverfahren unterzogen werden können.

Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z.B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z.B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module (sog. Modultests).

Beim Testen von Halbleiter-Bauelementen können als Testverfahren (z.B. bei den o.g. Scheibentests, Modultests, etc.) jeweils z.B. sog. „DC-Test", und/oder z.B. sog. „AC-Tests" eingesetzt werden.

Bei einem DC-Test kann z.B. an einen entsprechenden Anschluß eines zu testenden Halbleiter-Bauelements eine Spannung (oder Strom) bestimmter – insbesondere gleichbleibender – Höhe angelegt werden, und dann die Höhe von – sich ergebenden – Strömen (bzw. Spannungen) gemessen werden – insbesondere überprüft werden, ob diese Ströme (bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen.

Demgegenüber können bei einem AC-Test an entsprechende Anschlüsse eines Halbleiter-Bauelements beispielsweise – in der Höhe wechselnde – Spannungen (oder Ströme) angelegt werden, insbesondere entsprechende Test-Muster-Signale, mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende Funktionstest durchgeführt werden können.

Mit Hilfe der o.g. Testverfahren können defekte Halbleiter-Bauelemente identifiziert, und dann aussortiert (oder teilweise auch repariert) werden.

Des weiteren können die bei den o.g. Tests gewonnenen Ergebnisse z.B. auch dazu verwendet werden, die bei der Fertigung der Halbleiter-Bauelemente eingesetzten Prozesse bzw. Prozess-Schritte (z.B. die o.g. Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritte, etc.) zu verbessern bzw. zu optimieren, und somit den Yield (Ausbeute) bei der Halbleiter-Bauelement-Fertigung zu erhöhen.

Hierfür muß der Versuch unternommen werden, aus den bei den o.g. Tests gewonnenen Ergebnissen auf die – physikalischen – Ursachen von ggf. auftretenden Fehlern zu schließen.

Dies geschieht – bei herkömmlichen Verfahren – i.A. auf manuelle Weise, und i.A. jeweils nur unter – separater – Betrachtung der jeweils bei einem einzelnen der o.g. Tests gewonnenen Ergebnisse.

Eine derartige – manuelle – Auswertung der Test-Ergebnisse zur Yield-Verbesserung bzw. -Optimierung ist zeitaufwändig und teuer, und führt häufig nicht zu zufriedenstellenden Resultaten.

Hinzu kommt, dass die Durchführung der o.g. Tests mit einem relativ hohen Kosten- und Zeitaufwand verbunden ist.

Deswegen wird versucht, möglichst viele Bauelemente gleichzeitig zu testen (sog. „paralleles" Testen).

Beispielsweise können sämtliche auf einem bestimmten Wafer angeordnete Halbleiter-Bauelemente gleichzeitig getestet werden (sog. „maximale" Parallelität).

Soll die für das Testen der Bauelemente erforderliche (Gesamt-)Test-Zeit (weiter) verringert werden, kann dies – bei herkömmlichen Test-Verfahren – eine erhebliche Verschlechterung der Test-Qualität zur Folge haben (z.B., weil – aus Zeit- und/oder Kostengründen – auf die Durchführung einiger oder mehrerer Tests verzichtet wird).

Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement-Test-Verfahren, sowie ein neuartiges Test-System zum Testen von Halbleiter-Bauelementen zur Verfügung zu stellen, insbesondere ein Test-Verfahren bzw. -System, bei welchem – bei zufriedenstellender Test-Qualität – gegenüber herkömmlichen Test-Verfahren bzw. -Systemen die Test-Zeit (und/oder die Test-Kosten) verringert, und/oder der erzielte Yield (Ausbeute) erhöht werden kann.

Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 28, 29 und 30.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem Grundgedanken der Erfindung wird ein Test-System zum Testen von Halbleiter-Bauelementen zur Verfügung gestellt, mit welchem nacheinander mehrere verschiedene Halbleiter-Bauelement-Tests durchgeführt werden können, dadurch gekennzeichnet, dass eine Recheneinrichtung, insbesondere ein Testgerät vorgesehen ist, mit welcher bzw. welchem von bei einem ersten Test gewonnene Test-Ergebnis-Daten ausgewertet werden, und welche bzw. welches veranlasst, dass – in Abhängigkeit von den bei dem ersten Test jeweils gewonnenen Test-Ergebnis-Daten – ein nach dem ersten Test vorgesehener, weiterer Test auf geänderte Art und Weise durchgeführt, oder weggelassen wird.

Hierdurch kann – ohne (bzw. mit nur geringen) Qualitätseinbussen – die Testzeit verringert werden, bzw. der bei der Halbleiter-Bauelement-Herstellung erzielte Yield (Ausbeute) erhöht werden.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1a eine schematische Darstellung von bei der Fertigung von entsprechenden Halbleiter-Bauelementen durchlaufenen Stationen, und mehreren – Teil eines Halbleiter-Bauelement-Test-Systems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung bildenden – Testgeräten;
1b eine schematische Darstellung von weiteren bei der Fertigung von entsprechenden Halbleiter-Bauelementen durchlaufenen Stationen, und mehreren weiteren – Teil des Halbleiter-Bauelement-Test-Systems bildenden – Testgeräten; und
1c eine schematische Darstellung einer – Teil des Halbleiter-Bauelement-Test-Systems bildenden – zentralen Recheneinrichtung, mit der – alternativ zu einem zentralen Testgerät – die von den Testgeräten stammenden Daten verarbeitet werden können.
In 1a und 1b sind – auf schematische Weise – einige (von einer Vielzahl weiterer, hier nicht dargestellter) bei der Fertigung von Halbleiter-Bauelementen 3a, 3b, 3c, 3d (bzw. elektronischen Modulen) von entsprechenden Halbleiter-Bauelementen 3a, 3b, 3c, 3d durchlaufenen Stationen A, B, C, D, E, F, G gezeigt.
Bei den Halbleiter-Bauelementen 3a, 3b, 3c, 3d kann es sich z.B. um entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise handeln, und/oder um Halbleiter-Speicherbauelemente wie z.B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) oder Tabellenspeicher-Bauelemente (z.B. ROMs oder RAMS), insbesondere um SRAMs oder DRAMs (hier z.B. um DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher) mit doppelter Datenrate (DDR-DRAMs = Double Data Rate – DRAMs), vorteilhaft um High-Speed DDR-DRAMs).
Bei der Herstellung der Halbleiter-Bauelemente 3a, 3b, 3c, 3d wird eine entsprechende Silizium-Scheibe bzw. ein entsprechender Wafer 2 – z.B. an der in 1a gezeigten Station A vor- und nachgeschalteten Stationen (z.B. der – der Station A nachgeschalteten – Station B, sowie einer Vielzahl weiterer, hier nicht dargestellten (der Station A vor- und nachgeschalteten) Stationen) – entsprechenden, herkömmlichen Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc. unterzogen.
Die Station A dient dazu, die – noch auf dem Wafer 2 befindlichen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels eines Testgeräts 6 einem oder mehreren, verschiedenen Testverfahren (Testverfahren A1, und/oder Testverfahren A2, und/oder Testverfahren A3, etc.) zu unterziehen – z.B. sog.
Kerf-Messungen am Waferritzrahmen – (und zwar – wie aus den Ausführungen oben hervorgeht – noch bevor am Wafer 2 sämtliche gewünschten, o.g. Bearbeitungsschritte durchgeführt wurden (d.h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente 3a, 3b, 3c, 3d).
Die an der Station A zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d auf dem Wafer 2 benötigten Spannungen/Ströme bzw. Test-Signale werden von dem Testgerät 6 erzeugt, und mittels einer mit dem Testgerät 6 verbundenen Halbleiter-Bauelement-Testkarte 8 bzw. probecard 8 (genauer: mittels entsprechender, an der probecard 8 vorgesehener Kontakt-Nadeln 9a, 9b) an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station A aus wird der Wafer 2 (insbesondere auf vollautomatisierte Weise) an die Station B (und von dort aus ggf. an eine Vielzahl weiterer – hier nicht dargestellter – Stationen) weitertransportiert, wo – wie bereits oben erwähnt wurde – der Wafer 2 entsprechenden, weiteren Bearbeitungsschritten (insbesondere entsprechenden Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc.) unterzogen wird, und/oder – entsprechend ähnlich wie an der Station A – entsprechenden, weiteren Testverfahren.
Nach der Fertigstellung der Halbleiter-Bauelemente (d.h. nach der Durchführung sämtlicher der o.g. Wafer-Bearbeitungsschritte) wird der Wafer 2 von der entsprechenden – letzten – Bearbeitungs-Station aus (z.B. der Station B, oder den – dieser nachgeschalteten – weiteren Stationen) – insbesondere auf vollautomatisierte Weise – an die nächste Station C weitertransportiert.
Die Station C dient dazu, die – noch auf dem Wafer 2 befindlichen, fertigen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels eines Testgeräts 16 einem oder mehreren – weiteren – Testverfahren zu unterziehen (Testverfahren C1, und/oder Testverfahren C2, und/oder Testverfahren C3, etc.) – z.B. sog. Scheibentests.
Die an der Station C zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d auf dem Wafer 2 benötigten Spannungen/Ströme bzw. Test-Signale werden von dem Testgerät 16 erzeugt, und mittels einer mit dem Testgerät 16 verbundenen Halbleiter-Bauelement-Testkarte 18 bzw. probecard 18 (genauer: mittels entsprechender, an der probecard 18 vorgesehener Kontakt-Nadeln 19a, 19b) an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station C aus wird der Wafer 2 (insbesondere auf vollautomatisierte Weise) an die nächste Station D weitertransportiert, und dort (nachdem der Wafer 2 auf an sich bekannte Weise mit einer Folie beklebt wurde) mittels einer entsprechenden Maschine 7 zersägt (oder z.B. geritzt, und gebrochen), so dass dann die Halbleiter-Bauelemente 3a, 3b, 3c, 3d – einzeln – zur Verfügung stehen.
Vor dem Weitertransport an die Station D kann der Wafer 2 – bzw. die auf diesem befindlichen Bauelemente 3a, 3b, 3c, 3d – noch an einer oder mehreren – der Station C entsprechenden – Stationen einem oder mehreren, weiteren Testverfahren unterzogen werden.
Nach dem Zersägen des Wafers 2 an der Station D wird jedes einzelne Bauelement 3a, 3b, 3c, 3d dann (insbesondere – wiederum – vollautomatisch) in einen entsprechenden Carrier 11a, 11b, 11c, 11d bzw. eine entsprechende Umverpackung 11a, 11b, 11c, 11d geladen, und die – in die Carrier 11a, 11b, 11c, 11d geladenen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d an einer oder mehreren (weiteren) Test-Stationen – z.B. der in 1a gezeigten Station E – einem oder mehreren weiteren Testverfahren unterzogen (Testverfahren E1, und/oder Testverfahren E2, und/oder Testverfahren E3, etc.) – z.B. sog. Carriertests.
Hierzu werden die Carrier 11a, 11b, 11c, 11d in entsprechende – über entsprechende Leitungen 29a, 29b, 29c, 29d mit einem (oder mehreren) entsprechenden Testgerät(en) 26a, 26b, 26c, 26d verbundene – Carrier-Sockel bzw. Carrier-Adapter eingeführt.
Die an der Station E zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d in den Carriern 11a, 11b, 11c, 11d benötigten Spannungen/Ströme bzw. Test-Signale werden von dem (den) Testgerät(en) 26a, 26b, 26c, 26d erzeugt, und über die über die Leitungen 29a, 29b, 29c, 29d mit dem (den) Testgerät(en) 26a, 26b, 26c, 26d verbundenen Carrier-Sockel, und die an diese angeschlossenen Carrier 11a, 11b, 11c, 11d an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station E aus werden die Halbleiter-Bauelemente 3a, 3b, 3c, 3d (insbesondere auf vollautomatisierte Weise) an eine oder mehrere – hier nicht dargestellte – Station(en) weitertransportiert, wo die Halbleiter-Bauelemente 3a, 3b, 3c, 3d in entsprechende Gehäuse 12a, 12b, 12c, 12d (z.B. entsprechende steck- oder oberflächen-montierbare Bauelement-Gehäuse, etc.) eingebaut werden.
Wie in 1b gezeigt ist, werden die – in die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann an eine (oder mehrere) weitere Test-Stationen – z.B. die in 1b gezeigte Station F – weitertransportiert, und dort einem oder mehreren weiteren Testverfahren unterzogen (Testverfahren F1, und/oder Testverfahren F2, und/oder Testverfahren F3, etc.).
Hierzu werden die Halbleiter-Bauelement-Gehäuse 12a, 12b, 12c, 12d in entsprechende – über entsprechende Leitungen 39a, 39b, 39c, 39d mit einem (oder mehreren) entsprechenden Testgerät(en) 36a, 36b, 36c, 36d verbundene – Bauelement-Gehäuse-Sockel bzw. Bauelement-Gehäuse-Adapter eingeführt.
Die an der Station F zum Testen der – in die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d benötigten Spannungen/Ströme bzw. Test-Signale werden von dem (den) Testgerät(en) 36a, 36b, 36c, 36d erzeugt, und über die über die Leitungen 39a, 39b, 39c, 39d mit dem (den) Testgerät(en) 36a, 36b, 36c, 36d verbundenen Gehäuse-Sockel, und die an diese angeschlossenen Bauelement-Gehäuse 12a, 12b, 12c, 12d an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station F aus können die in die Gehäuse 12a, 12b, 12c, 12d montierten Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann – optional – an eine oder mehrere – hier nicht dargestellte – weitere Station(en) weitertransportiert werden, wo ein entsprechendes Halbleiter-Bauelemente-Gehäuse (z.B. das Gehäuse 12a, mit samt dem darin montierten Halbleiter-Bauelement 3a) – zusammen mit weiteren Bauelementen (analogen bzw. digitalen Rechenschaltkreisen, und/oder Halbleiter-Speicherbauelementen, z.B. PLAs, PALs, ROMs, RAMS, insbesondere SRAMs oder DRAMs, etc.) – an ein entsprechendes elektronisches Modul 13 – z.B. eine Leiterplatte – angeschlossen wird.
Wie in 1b gezeigt ist, kann das elektronische Modul 13 (und damit auch die – an das elektronische Modul 13 angeschlossenen (in ein entsprechendes Gehäuse 12a montierten) – Halbleiter-Bauelemente 3a) dann – optional – an eine (oder mehrere) weitere Test-Stationen – z.B. die in 1b gezeigte Station G – weitertransportiert werden, und dort einem oder mehreren weiteren Testverfahren unterzogen werden (Testverfahren G1, und/oder Testverfahren G2, und/oder Testverfahren G3, etc.) – insbesondere sog. Modultests.
Die an der Station G zum Testen des Moduls 13 (und damit der darin montierten Halbleiter-Bauelemente 3a) benötigten Spannungen/Ströme bzw. Test-Signale werden z.B. von einem Testgerät 46 erzeugt, und über eine Leitung 49 an das elektronische Modul 13, und somit an die entsprechenden Anschlüsse der entsprechenden darin montierten Halbleiter-Bauelemente 3a angelegt.
Bei den o.g. zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d (z.B. an der Station A, und/oder der Station C, und/oder der Station E, und/oder der Station F, und/oder der Station G, und/oder weiteren – in den Figuren nicht dargestellten – Stationen) verwendeten Testverfahren, bzw. bei den von dem Testgerät 6 und/oder 16, und/oder den Testgeräten 26a, 26b, 26c, 26d und/oder 36a, 36b, 36c, 36d, und/oder dem Testgerät 46, und/oder entsprechenden weiteren – nicht dargestellten – Testgeräten durchgeführten Testverfahren (Kerf-Messungen, Scheibentests, Carriertests, Modultests, etc.) kann es sich jeweils um sog. „DC-Tests", und/oder z.B. jeweils um sog. „AC-Tests" handeln (wobei an jeder der o.g. Stationen A, C, E, F, G – bzw. diesen entsprechenden, hier nicht dargestellten Stationen – bzw. von jedem der o.g. Testgeräte 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 – bzw. diesen entsprechenden, nicht dargestellten Testgeräten – z.B. jeweils nur ein DC- oder ein AC-Test, oder z.B. sowohl ein DC- als auch ein AC-Test durchgeführt werden kann, oder – insbesondere unter jeweils verschiedenen Testbedingungen – mehrere DC- und/oder mehrere AC-Tests, etc.).
Bei einem DC-Test kann vom entsprechenden Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 an einen entsprechenden Anschluß des zu testenden Halbleiter-Bauelements 3a, 3b, 3c, 3d z.B. eine Spannung (oder Strom) bestimmter – insbesondere gleichbleibender – Höhe angelegt werden, und dann vom entsprechenden Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 die Höhe von – sich ergebenden – Strömen (bzw.
Spannungen) gemessen werden, und z.B. vom jeweiligen Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46, und/oder – alternativ – von einer – in 1c gezeigten – (zentralen) Recheneinrichtung 1 ausgewertet werden (insbesondere z.B. indem überprüft wird, ob diese Ströme (bzw. Spannungen) innerhalb vorbestimmter, gewünschter Grenzwerte liegen ((Einzel-)Fehler-Test), und/oder auf eine – im folgenden genauer erläuterte – spezielle Art und Weise).
Demgegenüber können bei einem AC-Test vom entsprechenden Testgerät 6, 16, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 an entsprechende Anschlüsse des zu testenden Halbleiter-Bauelements 3a, 3b, 3c, 3d beispielsweise – in der Höhe wechselnde – Spannungen (oder Ströme) angelegt werden, insbesondere entsprechende Test-Signale, z.B. Test-Muster-Signale (d.h. entsprechende Signalfolgen bzw. Test-Pattern), mit deren Hilfe am jeweiligen Halbleiter-Bauelement entsprechende Funktions- bzw. Funktionaltest durchgeführt werden können (z.B. indem vom entsprechenden Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 die – sich in Reaktion auf die eingegebenen Test-Signale ergebenden, vom Halbleiter-Bauelement ausgegebenen – Signale, insbesondere Signalfolgen abgetastet werden, und z.B. vom jeweiligen Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46, und/oder – alternativ – von der in 1c gezeigten (zentralen) Recheneinrichtung 1 ausgewertet werden (insbesondere z.B. indem überprüft wird, ob die sich ergebenden Signalfolgen zu erwartenden Muster-Signalen, insbesondere Muster-Signalfolgen entsprechen ((Einzel-)Fehler-Test), und/oder auf eine – im folgenden genauer erläuterte – spezielle Art und Weise).
Beim hier gezeigten Ausführungsbeispiel können von ein- und demselben Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 – für ein- und dasselbe Bauelement 3a, bzw. für ein- und dieselbe Gruppe von Bauelementen, bzw. für ein- und denselben Wafer 2, bzw. für ein- und dasselbe Los, etc. – mehrere, insbesondere mehrere verschiedene AC- und/oder DC-Tests durchgeführt werden, insbesondere mehrere AC- und/oder DC-Tests unter jeweils unterschiedlichen Testbedingungen (z.B. mehrere DC-Tests jeweils mit unterschiedlichen Höhen der in das jeweilige Halbleiter-Bauelement eingegebenen Spannungen (oder Ströme), und/oder mehrere DC-Test mit an jeweils unterschiedlichen Bauelement-Anschlüssen eingegebenen Spannungen (oder Strömen), und/oder mehrere AC-Tests mit jeweils unterschiedlichen Test-Signalen, insbesondere Test-Pattern, und/oder unter Verwendung von jeweils unterschiedlichen Bauelement-Anschlüssen zur Signal-Eingabe, und/oder unter Verwendung von jeweils unterschiedlichen externen und/oder internen Spannungs- und/oder Signalpegeln, etc., etc. (Testverfahren A1 und/oder A2 und/oder A3 etc., und/oder Testverfahren C1 und/oder C2 und/oder C3 etc., und/oder Testverfahren E1 und/oder E2 und/oder E3 etc., und/oder Testverfahren F1 und/oder F2 und/oder F3 etc., und/oder Testverfahren G1 und/oder G2 und/oder G3).
Bei alternativen – hier nicht dargestellten – Ausführungsbeispielen kann – ganz oder teilweise – auf die o.g. Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 verzichtet werden; die entsprechenden zur Durchführung von z.B. AC- und/oder DC-Tests an entsprechende Anschlüsse des zu testenden Halbleiter-Bauelements 3a, 3b, 3c, 3d anzulegenden Spannungen (oder Ströme), bzw. Test-Signale können dann – sämtlich oder teilweise – von der o.g. (zentralen) Recheneinrichtung 1 erzeugt werden.
Wie aus 1c hervorgeht, weist die – hier (alternativ statt z.B. einem entsprechenden Testgerät, z.B. dem Testgerät 6 (s.u.)) als (zentrale) Test-Auswerte-Einrichtung fungierende – (zentrale) Recheneinrichtung 1 – entsprechend ähnlich wie herkömmliche Rechner, insbesondere PC-, Workstation-, oder Server-Rechner – eine oder mehrere Speichereinrichtungen 10 auf, sowie eine oder mehrere Prozessoreinrichtungen, insbesondere einen oder mehrere Mikroprozessoren 5.
Bei alternativen, hier nicht dargestellten Ausführungsbeispielen kann die Funktion der in 1c gezeigten Recheneinrichtung 1 auch – dezentral – von mehreren verschiedenen, zusammenarbeitenden Rechner (insbesondere entsprechenden – zusammenarbeitenden – Testgeräten 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46) verwirklicht werden.
Alternativ kann die Funktion der Recheneinrichtung 1 z.B. auch (wie bereits oben angedeutet) von einem – oder mehreren – der o.g. Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 erfüllt werden (z.B. von dem Testgerät 6).
Wie aus den 1a, 1b und 1c hervorgeht, werden – anders als im Stand der Technik – beim hier gezeigten Ausführungsbeispiel die bei – unterschiedlichen – Tests (für ein- und dasselbe Bauelement 3a, bzw. für ein- und dieselbe Gruppe von Bauelementen 3a, 3b, 3c, 3d, bzw. für ein- und denselben Wafer 2, bzw. für ein- und dasselbe Los) von ein- und demselben Testgerät 6 gewonnenen Daten (z.B. die Daten D_A1, D_B1), und/oder die bei – unterschiedlichen – Tests (für ein- und dasselbe Bauelement 3a, bzw. für ein- und dieselbe Gruppe von Bauelementen 3a, 3b, 3c, 3d, bzw. für ein- und denselben Wafer 2, bzw. für ein- und dasselbe Los) von mehreren, verschiedenen Testgeräten 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 gewonnenen Daten (z.B. die Daten D_A1, D_A2, und/oder die Daten D_B1, D_B2, und/oder die Daten D_C, und/oder D_D, und/oder D_E, und/oder D_F (insbesondere die Höhe von – sich in Reaktion auf die am entsprechenden Halbleiter-Bauelement angelegten Spannungen (bzw. Ströme) ergebenden – Strömen (bzw. Spannungen), bzw. die o.g. – sich in Reaktion auf die eingegebenen Test-Signale ergebenden, vom entsprechenden Halbleiter-Bauelement ausgegebenen – Signale, insbesondere Signalfolgen (bzw. die entsprechenden Signal- Abtast-Werte), etc.)) gemeinsam ausgewertet, z.B. von einem entsprechenden Testgerät 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 (z.B. dem Testgerät 6), oder z.B. (alternativ) – wie in 1c beispielhaft veranschaulicht – durch die Recheneinrichtung 1.
Hierzu werden die Daten an D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F an das entsprechende Testgerät 6, oder z.B. die Recheneinrichtung 1 weitergeleitet, und dort abgespeichert (z.B. in der o.g. Recheneinrichtungs-Speichereinrichtung 10, oder z.B. einer entsprechenden Speichereinrichtung des entsprechenden Testgeräts 6).
Zur Weiterleitung der Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F können die Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46 über entsprechende – separate – Datenverbindungen 4, 14, 24a, 24b, 24c, 24d, 34a, 34b, 34c, 34d, 44 (z.B. über entsprechende – drahtgebundene – Verbindungen, d.h. entsprechende Leitungen 4, 14, 24a, 24b, 24c, 24d, 34a, 34b, 34c, 34d, 44, oder alternativ z.B. über entsprechende – drahtlose – Verbindungen) an die (zentrale) Recheneinrichtung 1 angeschlossen sein (bzw. – alternativ – an das o.g., – alternativ – die gemeinsame Datenauswertung durchführende Testgerät 6 (z.B. über die in 1a gestrichelt dargestellte Datenverbindung 14', sowie weitere – hier nicht dargestellte – Datenverbindungen zwischen den einzelnen Testgeräten 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46)).
Die gemeinsame Auswertung der – von unterschiedlichen Tests stammenden – Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F in der Recheneinrichtung 1 (bzw. alternativ: in einem Testgerät, z.B. dem Testgerät 6) erfolgt auf automatisierte, insbesondere vollautomatisierte Weise.
Dabei werden durch die Recheneinrichtung 1 (bzw. alternativ: das Testgerät 6) die bei mindestens zwei (insbesondere drei oder mehr) verschiedenen Tests (z.B. mehreren DC-Tests desselben Testgeräts 6, oder mehrerer Testgeräte 6, 16, und/oder mehreren AC-Test desselben Testgeräts 6, oder mehrerer Testgeräte 6, 16, etc., etc.) gewonnenen Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F in Bezug auf möglicherweise zwischen bzw. bei diesen Daten auftretende Korrelationen bzw. Zusammenhänge bzw. Muster hin untersucht, insbesondere – wie im folgenden noch genauer erläutert wird – in Bezug auf zwischen bzw. bei den Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F auftretende Korrelationen bzw. Zusammenhänge bzw. Muster, die auf eine erhöhte Fehler- bzw. Ausfallwahrscheinlichkeit bei den getesteten Halbleiter-Bauelementen hindeuten.
Alternativ oder zusätzlich können – wie ebenfalls im folgenden noch genauer erläutert wird – die o.g. (bei einem oder mehreren verschiedenen Tests (eines oder mehrerer Testgeräte 6, 16, etc.)) gewonnenen Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F (z.B. durch Untersuchung von möglicherweise zwischen bzw. bei diesen Daten auftretenden Korrelationen bzw. Zusammenhängen bzw. Mustern) z.B. in Bezug darauf untersucht werden, ob bestimmte Tests (Testverfahren A1 und/oder A2 und/oder A3 und/oder C1 und/oder C2 und/oder C3 und/oder E1 und/oder E2 und/oder E3 und/oder F1 und/oder F2 und/oder F3 und/oder G1 und/oder G2 und/oder G3, etc., etc.) überhaupt notwendig sind, oder weggelassen werden können (z.B, weil sie in Bezug auf vorab durchgeführte Tests (z.B. in Bezug auf die Tests A1, A2, A3) keine oder nur geringe, zusätzliche Erkenntnisse bringen), und/oder zur Testoptimierung – z.B. abhängig von vorab durchgeführten Tests (z.B. den Tests A1, A2, A3) bzw. den entsprechenden Testergebnissen – gegebenenfalls angepasst bzw. abgeändert werden sollten (d.h. statt eines standardmäßig vorgesehenen Testverfahrens A1, A2, A3, C1, C2, C3, E1, E2, E3, F1, F2, F3, G1, G2, G3, etc. wird – z.B. zur Verbesserung der Wahrscheinlichkeit, einen bestimmten Fehler richtig erkennen zu können – ein entsprechend angepasstes bzw. abgeändertes – optimiertes – Testverfahren A1', A2', A3', C1', C2', C3', E1', E2', E3', F1', F2', F3', G1', G2', G3', etc. durchgeführt (z.B. – bei DC-Tests – mit angepassten bzw. abgeänderten Höhen der in das jeweilige Halbleiter-Bauelement eingegebenen Spannungen (oder Ströme), und/oder mit angepassten Grenzwerten, und/oder – bei AC-Tests – mit angepassten bzw. abgeänderten Test-Signalen, insbesondere Test-Pattern, und/oder unter Verwendung von angepassten bzw. abgeänderten externen und/oder internen Spannungs- und/oder Signalpegeln, etc.)).
Zur Untersuchung der Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F in Bezug auf möglicherweise zwischen bzw. bei diesen Daten auftretende Korrelationen bzw. Zusammenhänge bzw. Muster hin kann die Recheneinrichtung 1 (bzw. alternativ: das Testgerät 6 (oder mehrere der o.g. Testgeräte)) entsprechend als Mustererkennungs-System, insbesondere z.B. als neuronales Netz fungieren.
Beispielsweise kann auf der o.g. Recheneinrichtung-Speichereinrichtung 10 (bzw. alternativ: Testgerät-Speichereinrichtung) – oder einer beliebigen weiteren Speichereinrichtung – ein entsprechend ähnlich wie herkömmliche Mustererkennungs-Softwareprogramme programmiertes Mustererkennungs-Softwareprogramm gespeichert sein, insbesondere ein Neuronales-Netz-Softwareprogramm.
Aufgrund der großen, von der Recheneinrichtung 1 (bzw. dem Testgerät 6 (oder den jeweiligen Testgeräten)) zu verarbeitenden Datenmenge kann alternativ die o.g. Mustererkennung nicht software-, sondern hardwarebasiert durchgeführt werden, z.B. mittels eines entsprechend ausgestalteten und eingerichteten – z.B. in der Recheneinrichtung 1 (bzw. dem Testgerät 6, etc.) vorgesehenen – Signalverarbeitungs-Chips, z.B. eines ASICS.
Das von der Recheneinrichtung 1 (bzw. alternativ: dem Testgerät 6) gebildete Mustererkennungs-System wird in einer ersten Phase („Anlernphase" – insbesondere vor dem eigentlichen Start der Bauelement-Fertigung, z.B. vor bzw. bei der Einführung einer neuen Bauelement-Technologie -) unter – gemeinsamer – Verwendung sämtlicher (oder alternativ einer beliebigen Teilmenge) der – bei sämtlichen der o.g. Testverfahren A1, A2, A3, C1, C2, C3, E1, E2, E3, F1, F2, F3, G1, G2, G3 (oder einer beliebigen Teilmenge hiervon) – generierten Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F „trainiert", wobei die Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F (bzw. beliebige Teilmengen hiervon) – wie oben erwähnt – im Hinblick auf ggf. zwischen bzw. bei ihnen auftretende Korrelationen bzw. Zusammenhänge bzw. Muster hin untersucht werden, die z.B. auf eine erhöhte Fehler- bzw. Ausfallwahrscheinlichkeit bei den getesteten Halbleiter-Bauelementen 3a, 3b, 3c, 3d hindeuten, und/oder z.B. in Bezug darauf, ob bestimmte – bestimmten Daten zugeordnete – Tests (Testverfahren A1 und/oder A2 und/oder A3 und/oder C1 und/oder C2 und/oder C3 und/oder E1 und/oder E2 und/oder E3 und/oder F1 und/oder F2 und/oder F3 und/oder G1 und/oder G2 und/oder G3, etc., etc.) im Hinblick auf das Erkennen von Fehlern bzw. Fehlerwahrscheinlichkeiten – z.B. in Anbetracht von bereits vorab durchgeführten Tests (z.B. die Tests A1, A2, A3) – keine oder nur geringe, zusätzliche Erkenntnisse bringen (und deshalb weggelassen werden können), und/oder z.B. in Bezug darauf, ob bestimmte Tests zur Testoptimierung – z.B. in Abhängigkeit von bei vorab durchgeführten Tests (z.B. den Tests A, A2, A3) erzielten Resultaten – gegebenenfalls angepasst bzw. abgeändert werden sollten.
Hierzu können der Recheneinrichtung 1 (bzw. alternativ: dem Testgerät 6) – z.B. von einem der o.g. Testgeräte 6, 16, 26a, 26b, 26c, 26d, 36a, 36b, 36c, 36d, 46, und/oder manuell – zusätzliche Daten D_G zur Verfügung gestellt werden, insbesondere z.B. entsprechende Fehler-Analyse-Daten D_G, die angeben, ob ein entsprechendes Halbleiter-Bauelement 3a, 3b, 3c, 3d – z.B. bei einer Endkontrolle (bzw. bei einem oder mehreren oder sämtlichen der o.g. (Einzel-)Fehler-Tests (und bei welchem Test genau)) – als fehlerhaft, oder fehlerfrei getestet wurde, bzw. welcher Fehler genau – jeweils bei welchem Test – jeweils aufgetreten ist, etc.
Jeder einzelne Daten-Wert der o . g . Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F (bzw. jeder einzelne der o.g. Messwerte (Ströme, Spannungen, Kerfparameter, etc.)) stellt ein für die Mustererkennung verwendetes sog. Mustererkennungs-„Merkmal" dar.
Sämtliche – für die Mustererkennung jeweils verwendete – verschiedenen „Merkmale" bzw. Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F für – jeweils z.B. auf ein bestimmtes getestetes Halbleiter-Bauelement 3a (bzw. eine bestimmte getestete Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d, einen bestimmten getesteten Wafer 2, ein bestimmtes getestetes Los, etc.) bezogene – Tests spannen jeweils einen sog. „Mustererkennungs-Merkmal-Vektor" im Mustererkennungs-Merkmal-Raum auf (z.B. wird von n – jeweils bei der Mustererkennung betrachteten – Merkmalen bzw. n – jeweils bei der Mustererkennung betrachteten – Daten (zugehörig zu jeweils einem bestimmten getesteten Halbleiter-Bauelement, Wafer, Los, etc.) ein n-dimensionaler Merkmals-Vektor aufgespannt).
In der o.g. Anlernphase werden von dem o.g. Mustererkennungs-System jeweils mehrere entsprechende, derartige (z.B. n-dimensionale) Merkmals-Vektoren untersucht (wobei – wie gesagt – jeder einzelne der Vektoren jeweils auf ein bestimmtes getestetes Halbleiter-Bauelement 3a (bzw. eine bestimmte getestete Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d, einen bestimmten getesteten Wafer 2, ein bestimmtes getestetes Los, etc.) bezogen ist (bzw. auf die entsprechenden, auf dieses bzw. diesen bezogenen Tests) – und jeder der o.g. Merkmals-Vektoren entsprechend auf – z.B. nacheinander getestete – Halbleiter-Bauelemente (bzw. Gruppen von nacheinander getesteten Halbleiter-Bauelementen, Wafer, etc.).
Mit anderen Worten werden beim hier gezeigten Ausführungsbeispiel die o.g. Tests (Testverfahren A1, A2, A3, C1, C2, C3, E1, E2, E3, F1, F2, F3, G1, G2, G3, etc.) nacheinander für mehrere, verschiedene Halbleiter-Bauelemente (bzw. verschiedene Gruppen von Halbleiter-Bauelementen, Wafer, etc.) durchgeführt, und dabei jeweils ein dem o.g. Mustererkennungs-Merkmal-Vektor entsprechender – z.B. n-dimensionaler – Mustererkennungs-Merkmal-Vektor (mit den entsprechenden Merkmalen bzw. Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F) ermittelt.
Daraufhin können – wiederum in Bezug auf ein bestimmtes Halbleiter-Bauelement 3a (bzw. eine bestimmte Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d, einen bestimmten Wafer 2, ein bestimmtes Los, etc.) – die o.g. Tests erneut durchgeführt werden, wobei jeweils einer oder mehrere der o.g. Tests auf die o.g. – angepasste bzw. geänderte – Weise durchgeführt werden (d.h. statt des Testverfahrens C1 wird z.B. das – angepasste bzw, geänderte – Testverfahren C1' durchgeführt (oder ein weiteres – in Bezug auf die Testverfahren C1, C1' unterschiedliches – Testverfahren C1'', etc. – z.B. das Testverfahren C1 mit angepassten bzw. abgeänderten Höhen der in das jeweilige Halbleiter-Bauelement eingegebenen Spannungen (oder Ströme), und/oder mit angepassten Grenzwerten, etc.)). Dieser Vorgang kann – wiederum – nacheinander für mehrere, verschiedene Halbleiter-Bauelemente (bzw. verschiedene Gruppen von Halbleiter-Bauelementen, Wafer, etc.) mehrfach wiederholt werden, und für beliebige Kombinationen von auf verschiedene Weise abgeänderten oder nicht abgeänderten Tests (so dass weitere – auf geänderte bzw. angepasste Tests bezogene – Mustererkennungs-Merkmal-Vektoren erzeugt werden).
Die Mustererkennungs-Merkmal-Vektoren werden vom o.g. Mustererkennungs-System – z.B. durch entsprechenden Vergleich der einzelnen Vektoren bzw, der in diesen enthaltenen Daten-Werte – dahingehend untersucht, ob in ihnen jeweils bestimmte Muster auftreten, die auf eine erhöhte Fehler- bzw. Ausfallwahrscheinlichkeit bei den getesteten Halbleiter-Bauelementen 3a, 3b, 3c, 3d hindeuten, und/oder in Bezug auf – bestimmten Daten zugeordnete – Tests (z.B. die Tests C1, C2, C3, etc.), die in Anbetracht von bei vorab durchgeführten Tests (z.B. den Tests A1, A2, A3) erzielten Resultaten im Hinblick auf das Erkennen von Fehlern bzw. Fehlerwahrscheinlichkeiten keine oder nur geringe, zusätzliche Erkenntnisse bringen (und deshalb weggelassen werden können), und/oder in Bezug darauf, ob bestimmte Tests (z.B. die Tests C1, C2, C3, etc.) – in Anbetracht von bei vorab durchgeführten Tests (z.B. den Tests A1, A2, A3) erzielten Resultaten – zur Testoptimierung gegebenenfalls angepasst bzw. abgeändert werden sollten.
Nach der o.g. – weiter unten an einem Beispiel noch genauer erläuterten – ersten Phase („Anlernphase") kann dann in einer zweiten Phase (- insbesondere nach dem eigentlichen Start der Bauelement-Fertigung, z.B. nach der Einführung einer neuen Technologie (d.h. während der „regulären" Fertigung)-) allein basierend auf den – für ein bestimmtes Halbleiter-Bauelement 3a (bzw. eine bestimmte Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d, einen bestimmten Wafer 2, ein bestimmtes Los, etc.) – jeweils gemessenen Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F (d. h. dem jeweils ermittelten Merkmals-Vektor) (d.h. ohne Fehleranalyse, insbesondere ohne separates Bereitstellen von Fehler-Analyse-Daten D_G) vom o.g. Mustererkennungs-System – mit jeweils hoher Wahrscheinlichkeit – z.B. auf das Vorliegen entsprechender Fehler geschlossen werden, und zwar dadurch, dass die o.g. Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F – entsprechend den in der o.g. „Anlernphase" erzielten Resultaten – auf das Vorliegen von (ggf. wie oben ermittelten) – auf das Vorliegen bestimmter Fehler hindeutenden – Mustern hin untersucht werden.
Des weiteren können – alternativ oder zusätzlich – in der zweiten Phase die – für ein bestimmtes Halbleiter-Bauelement 3a (bzw. eine bestimmte Gruppe von Halbleiter-Bauelementen 3a, 3b, 3c, 3d, einen bestimmten Wafer 2, ein bestimmtes Los, etc.) – jeweils gemessenen Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F (d.h. der jeweils ermittelte Merkmals-Vektor) vom o.g. Mustererkennungs-System dahingehend untersucht werden, ob in ihnen (bzw. in ihm) jeweils bestimmte Muster auftreten, die auf Tests hindeuten, die in Anbetracht von bei vorab durchgeführten Tests erzielten Resultaten im Hinblick auf das Erkennen von Fehlern bzw. Fehlerwahrscheinlichkeiten keine oder nur geringe, zusätzliche Erkenntnisse bringen (und deshalb weggelassen werden können), und/oder dahingehend, ob bestimmte Tests – in Anbetracht von bei vorab durchgeführten Tests erzielten Resultaten – zur Testoptimierung gegebenenfalls angepasst bzw. abgeändert werden sollten.
Beispielsweise wird zunächst an der Teststation A das o.g. Testverfahren A1 durchgeführt, und die gemessenen Daten D_A1 ((Teil-)Merkmals-Vektor) – vom Testgerät 6 (oder der Recheneinrichtung 1) – dem o.g. Mustererkennungsprozess unterzogen (und abhängig von den gemessenen Daten D_A1 entschieden, ob ggf. auf eines oder mehrere auf das Testverfahren A1 folgende – an der Teststation A, und/oder an darauffolgenden Teststationen C, E, F, G standardmäßig vorgesehene – Testverfahren verzichtet werden kann, und/oder ob eines oder mehrere dieser Testverfahren auf geänderte Art und Weise durchgeführt werden sollten).
Entsprechende Testverfahrens-Steuerdaten K (die angeben, dass ein bestimmtes Testverfahren nicht durchgeführt werden soll, und/oder dass ein bestimmtes Testverfahren auf geänderte Art und Weise durchgeführt werden soll (und mit welchen Parametern genau)) werden z.B. über eine – in 1c gezeigte – Leitung 50 von der Recheneinrichtung 1 an das entsprechende Testgerät 6, 16, 26a, 26b, 26c, 26d, etc. übermittelt, oder z.B. über die o.g. Leitungen 4, 14, 24a, 24b, 24c, 24d (oder – z.B. über die Leitung 14', und/oder über weitere, hier nicht gezeigte Leitungen – vom Testgerät 6 aus an die entsprechenden Testgeräte 16, 26a, 26b, 26c, 26d, etc.).
Daraufhin wird an der Teststation A z.B. das o.g. Testverfahren A2 durchgeführt, und die gemessenen Daten D_A2 – zusammen mit den beim Testverfahren A1 gemessenen Daten D_A1 – vom Testgerät 6 (oder der Recheneinrichtung 1) erneut dem o.g. Mustererkennungsprozess unterzogen (und abhängig von den gemessenen Daten D_A1 und D_A2 entschieden, ob ggf. auf eines oder mehrere auf die Testverfahren A1, A2 folgende – an der Teststation A, und/oder an darauffolgenden Teststationen C, E, F, G standardmäßig vorgesehene – Testverfahren verzichtet werden kann (hier z.B. auf das – sonst vorgesehene – Testverfahren A3), und/oder ob eines oder mehrere dieser Testverfahren auf geänderte Art und Weise durchgeführt werden sollten), etc.
Daraufhin wird an der darauffolgenden Teststation C das nächste – gewünschte – Testverfahren C1 durchgeführt, und die gemessenen Daten D_B1 – vom Testgerät 16 (oder der Recheneinrichtung 1, oder dem Testgerät 6) – zusammen mit den bei den vorangegangenen Testverfahren A1, A2 – gemessenen Daten D_A1, D_A2 dem o.g. Mustererkennungsprozess unterzogen (und abhängig von den gemessenen Daten D_A1, D_A2, D_B1 entschieden, ob ggf. auf eines oder mehrere auf das Testverfahren C1 folgende – an der Teststation C, und/oder an darauffolgenden Teststationen E, F, G standardmäßig vorgesehene – Testverfahren verzichtet werden kann, und/oder ob eines oder mehrere dieser Testverfahren auf geänderte Art und Weise durchgeführt werden sollten).
Entsprechende Testverfahrens-Steuerdaten (die angeben, dass ein bestimmtes Testverfahren nicht durchgeführt werden soll, und/oder dass ein bestimmtes Testverfahren auf geänderte Art und Weise durchgeführt werden soll (und mit welchen Parametern genau)) werden z.B. über die – in 1c gezeigte – Leitung 50 von der Recheneinrichtung 1 an das entsprechende Testgerät 16, 26a, 26b, 26c, 26d, etc. übermittelt, oder z.B. über die o.g. Leitungen 14, 24a, 24b, 24c, 24d (oder – z.B. über die Leitung 14', und/oder über weitere, hier nicht gezeigte Leitungen – vom Testgerät 6 (oder vom Testgerät 16) aus an die entsprechenden Testgeräte 16, 26a, 26b, 26c, 26d, etc.), usw.
Auf dieses Weise können mit dem hier dargestellten Halbleiter-Bauelement-Test-System die jeweils vorgenommenen Testabläufe – dynamisch – gesteuert, und optimiert werden.
Für die o.g. Mustererkennung ist nicht zwingend eine Kenntnis der physikalischen Ursachen für den Zusammenhang zwischen bestimmten Messergebnis-Kombinationen (bzw. bestimmten Mustern von Daten D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F bzw. Daten-Werten im jeweiligen Mustererkennungs-Merkmal-Vektor), und zugehörigen Ausfallmechanismen erforderlich; stattdessen kann dieser Zusammenhang jeweils empirisch ermittelt werden.
Im folgenden wird zum besseren Verständnis des oben gesagten kurz mehrere – stark vereinfachte – Beispiele erläutert:
In der Anlernphase wird z.B. – bei einem bestimmten, z.B. abschließenden Einzel-Fehler-Test, z.B. einem AC-Funktionaltest (bzw. einem Funktionaltest in einer späten Phase des Halbleiter-Bauelement-Fertigungs-Prozesses) – bei zahlreichen Halbleiter-Bauelementen (Wafern, Losen, etc.) ein Fehler festgestellt.
Bei vorangegangenen, einzelnen DC- und/oder Kerftests (Einzel-Fehler-Tests) lagen die bei diesen Tests für die entsprechenden Halbleiter-Bauelemente (Wafer, Lose, etc.) gemessenen Ströme (Spannungen) jeweils innerhalb der – für einen einzelnen Test jeweils akzeptierten – Grenzwerte.
Durch die o.g. Mustererkennung konnte – empirisch – festgestellt werden, dass immer dann, wenn bei einem ersten, vorangegangenen Test (DC- und/oder Kerftest) ein bestimmter, gemessener Strom (oder eine bestimmte, gemessene Spannung) besonders hoch war (jedoch noch innerhalb der jeweils akzeptierten Grenzwerte lag), und gleichzeitig bei einem zweiten, vorangegangenen Test (DC- und/oder Kerftest) ein bestimmter, gemessener Strom (oder eine bestimmte, gemessene Spannung) ebenfalls besonders hoch (oder z.B. besonders niedrig) war („Fehler-Muster"), vermehrt Fehler beim o.g. – abschließenden – Funktionaltest auftraten.
Ein derartiges Fehler-Muster – und/oder weitere (ggf. erheblich kompliziertere) Fehler-Muster – können (wie oben beschrieben) von dem o.g. Mustererkennungs-System – während der o.g. ersten Phase (Anlernphase) – mittels entsprechender Mustererkennungsverfahren automatisch erkannt werden.
Nach der Anlernphase (d.h. während der o.g. zweiten Phase) werden vom Mustererkennungs-System entsprechende – mit relativ hoher Wahrscheinlichkeit zu einem Fehler führende – Merkmals-Muster (z.B. wie oben erläutert ein relativ hoher Wert eines – bei einem ersten Test gemessenen – Stroms (bzw. Spannung), und gleichzeitig ein relativ hoher (oder niedriger) Wert eines – bei einem zweiten Test gemessenen – Stroms (bzw. Spannung)) dann entsprechend (wieder-)erkannt, und mit der entsprechenden Wahrscheinlichkeit dem entsprechenden Fehlermechanismus zugeordnet.
In Reaktion hierauf (bzw. in Reaktion auf die Feststellung einer oder mehrerer – eine erhöhte Fehlerwahrscheinlichkeit nach sich ziehenden – Merkmals-Kombination(en)) kann von der Recheneinrichtung 1 (oder alternativ vom Testgerät 6) – automatisch – eine entsprechende Anpassung der bei der Fertigung der Halbleiter-Bauelemente jeweils verwendeten Prozess-Parameter vorgenommen werden (z.B. eine Anpassung entsprechender Prozess-Parameter bei den o.g. Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc.), und zwar z.B. dadurch, dass von der Recheneinrichtung 1 (oder alternativ vom Testgerät 6) entsprechende – eine Änderung der Prozess-Parameter veranlassende – Prozess-Steuer-Daten (hier: z.B. über die o.g. Leitung 50) an eine Prozess-Steuer-Einrichtung ausgesendet werden.
Hierdurch kann der bei der Halbleiter-Bauelement-Fertigung erreichte Yield erhöht werden.
Des weiteren kann in der Anlernphase z.B. festgestellt werden, dass immer dann, wenn bei bestimmten Tests (z.B. den Testverfahren A1 und C1) die gewonnenen Daten D_A1, D_B1, unterhalb bestimmter – insbesondere bei der Mustererkennung ermittelter – Grenzwerte blieben, bei einem darauffolgenden Test (z. B. dem Testverfahren E1) nie (oder nur sehr selten) ein Fehler ermittelt wurde (so dass – ohne bzw. nur mit geringer Qualitätseinbuße – auf diesen Test verzichtet, und damit die Testzeit verringert werden kann).
Des weiteren kann beispielsweise dann, wenn bei einem Parametertest die – ermittelte – Kapazität der Speicherzelle dem Zielwert entspricht, und ebenso der Leckstrom, bei darauffolgenden Scheibentests auf sog. „short retention tests" verzichtet werden, weil sämtliche Chips diese Tests bestehen sollten, und somit durch diese Tests keine zusätzlichen Informationen über die Chip-Qualität gewonnen werden können.
Des weiteren kann für einen bestimmten Test (z.B. einen sog. „BLC-Test" (FE-Scheibentest)) – abhängig von den vom jeweiligen Testgerät empfangenen Testverfahrens-Steuerdaten K – eine Anpassung eines bei dem jeweiligen Test verwendeten Parameters, z.B. eines Spannungs-Schwellwerts (z.B. des Vt-Vpp-Schwellwerts) vorgenommen werden, z.B. in Abhängigkeit von einer – bei einem vorhergehenden Test (z.B. einem Parametertest) – gemessenen Spannung (z.B. der Vt-Spannung).
Dadurch kann verhindert werden, dass – fälschlicherweise – Chips mit relativ hoher, gemessener Spannung verworfen werden, wodurch der erzielte Yield (weiter) erhöht wird.

1: zentrale Recheneinrichtung
2: Wafer
3a: Halbleiter-Bauelement
3b: Halbleiter-Bauelement
3c: Halbleiter-Bauelement
3d: Halbleiter-Bauelement
4: Datenverbindung
5: Mikroprozessor
6: Testgerät
7: Zersäge-Maschine
8: probecard
9a: Kontakt-Nadel
9b: Kontakt-Nadel
10: Speichereinrichtung
11a: Carrier
11b: Carrier
11c: Carrier
11d: Carrier
12a: Bauelement-Gehäuse
12b: Bauelement-Gehäuse
12c: Bauelement-Gehäuse
12d: Bauelement-Gehäuse
13: elektronisches Modul
14: Datenverbindung
14': Datenverbindung
16: Testgerät
18: probecard
19a: Kontakt-Nadel
19b: Kontakt-Nadel
24a: Datenverbindung
24b: Datenverbindung
24c: Datenverbindung
24d: Datenverbindung
26a: Testgerät
26b: Testgerät
26c: Testgerät
26d: Testgerät
29a: Leitung
29b: Leitung
29c: Leitung
29d: Leitung
34a: Datenverbindung
34b: Datenverbindung
34c: Datenverbindung
34d: Datenverbindung
36a: Testgerät
36b: Testgerät
36c: Testgerät
36d: Testgerät
39a: Leitung
39b: Leitung
39c: Leitung
39d: Leitung
44: Datenverbindung
46: Testgerät
49: Leitung
50: Leitung

Claims

Test-System zum Testen von Halbleiter-Bauelementen (3a, 3b, 3c, 3d), mit welchem nacheinander mehrere verschiedene Halbleiter-Bauelement-Tests durchgeführt werden können dadurch gekennzeichnet, dass eine Recheneinrichtung (1, 6), insbesondere ein Testgerät (6) vorgesehen ist, mit welcher bzw. welchem von bei einem ersten Test (A) gewonnene Test-Ergebnis-Daten (D_A1, D_A2) ausgewertet werden, und welche bzw. welches veranlasst, dass – in Abhängigkeit von den bei dem ersten Test jeweils gewonnenen Test-Ergebnis-Daten (D_A1, D_A2) – ein nach dem ersten Test (A) vorgesehener, weiterer Test (E, F) auf geänderte Art und Weise durchgeführt, oder weggelassen wird.
Test-System nach Anspruch 1, bei welchem die Recheneinrichtung (1, 6), insbesondere das Testgerät (6) die von dem ersten Test (A) gewonnenen Test-Ergebnis-Daten (D_A1, D_A2), und von einem zweiten Test (C) und/oder einem oder mehreren zusätzlichen Tests gewonnene, zusätzliche Test-Ergebnis-Daten (D_B1, D_B2) – gemeinsam – auswertet, und veranlasst, dass – in Abhängigkeit von den bei dem ersten Test und dem zweiten und/oder dem einen oder mehreren zusätzlichen Tests jeweils gewonnenen, gemeinsam ausgewerteten Test-Ergebnis-Daten (D_A1, D_A2, D_B1, D_B2) – der nach dem ersten Test (A), und dem zweiten Test (C) und/oder dem einen oder mehreren zusätzlichen Tests vorgesehene, weitere Test (E, F) auf geänderte Art und Weise durchgeführt, oder weggelassen wird.
Test-System nach Anspruch 2, bei welchem die Daten (D_A1, D_A2) des ersten und zweiten Tests von ein- und demselben Testgerät (6) gewonnen werden.
Test-System nach Anspruch 2, bei welchem die Daten (D_A1) des ersten Tests von einem ersten Testgerät (6) gewonnen werden, und die Daten (D_B1) des zweiten Tests von einem zweiten Testgerät (16).
Test-System nach Anspruch 4, bei welchem die Daten (D_A1) des ersten Tests von dem ersten Testgerät (6) aus über eine erste Datenverbindung (4) an die Recheneinrichtung (1) übertragen werden, und/oder bei welchem die Daten (D_B1) des zweiten Tests von dem zweiten Testgerät (16) aus über eine Datenverbindung (14), insbesondere eine zweite, von der ersten Datenverbindung (4) separate Datenverbindung (14) an die Recheneinrichtung (1, 6), und/oder das erste Testgerät (6) übertragen werden.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem der erste Test ein AC-Test ist, insbesondere das erste Testgerät (6) ein AC-Testgerät.
Test-System nach einem der Ansprüche 1 bis 5, bei welchem der erste Test ein DC-Test ist, insbesondere das erste Testgerät (6) ein DC-Testgerät.
Test-System nach einem der Ansprüche 2 bis 7, bei welchem der zweite Test ein AC-Test ist, insbesondere ein AC-Test unter – vom ersten AC-Test – unterschiedlichen Test-Bedingungen.
Test-System nach einem der Ansprüche 2 bis 7, bei welchem der zweite Test ein DC-Test ist, insbesondere ein DC-Test unter – vom ersten DC-Test – unterschiedlichen Test-Bedingungen.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem sich beim ersten und/oder zweiten Test die Halbleiter-Bauelemente (3a, 3b, 3c, 3d) noch auf einem Wafer (2) befinden.
Test-System nach Anspruch 10, bei welchem die Halbleiter-Bauelemente (3a, 3b, 3c, 3d) beim ersten und/oder zweiten Test in einem halbfertigen Zustand, oder in einem fertig ausgebildeten Zustand sind.
Test-System nach einem der einem der vorhergehenden Ansprüche, bei welchem sich beim ersten und/oder zweiten Test die Halbleiter-Bauelemente (3a, 3b, 3c, 3d) in einem Carrier (11a, 11b, 11c, 11d) befinden.
Test-System nach einem der einem der vorhergehenden Ansprüche, bei welchem die Halbleiter-Bauelemente (3a, 3b, 3c, 3d) beim ersten und/oder zweiten Test in ein Halbleiter-Bauelement-Gehäuse (12a, 12b, 12c, 12d) eingebaut sind.
Test-System nach einem der einem der vorhergehenden Ansprüche, bei welchem die Halbleiter-Bauelemente (3a, 3b, 3c, 3d) beim ersten und/oder zweiten Test – zusammen mit weiteren Bauelementen – in ein Bauelement-Modul (13) eingebaut sind.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem die Recheneinrichtung (1), insbesondere das Testgerät (6) – gemeinsam mit den beim ersten und/oder zweiten Test gewonnenen Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2) – zusätzlich bei einem dritten, und/oder bei einem vierten, und/oder bei weiteren zusätzlichen, jeweils verschiedenen Tests gewonnene Test-Ergebnis-Daten (D_C, D_E) auswertet, und veranlasst, dass – in Abhängigkeit von den bei den Tests jeweils gewonnenen, gemeinsam ausgewerteten Test-Ergebnis-Daten (D_A1, D_A2, D_B1, D_B2, D_C, D_E) – der nach den Tests vorgesehene, weitere Test (F), und/oder ein oder mehrere weitere Tests (G) auf geänderte Art und Weise durchgeführt, oder weggelassen werden.
Test-System nach Anspruch 15, bei welchem die Daten (D_E) des dritten Tests von einem dritten Testgerät (26a) gewonnen werden, und/oder die Daten des vierten Tests von einem vierten Testgerät (46).
Test-System nach Anspruch 16, bei welchem die Daten (D_E) des dritten Tests von dem dritten Testgerät (26a) aus über eine Datenverbindung (24a) an die Recheneinrichtung (1) übertragen werden, und/oder an das erste Testgerät (6), und/oder bei welchem die Daten des vierten Tests von dem vierten Testgerät (46) aus über eine Datenverbindung (44) an die Recheneinrichtung (1) übertragen werden, und/oder an das erste Testgerät (6).
Test-System nach einem der Ansprüche 15 bis 17, bei welchem der dritte Test ein AC-Test ist, insbesondere ein AC-Test unter – vom ersten und/oder zweiten AC-Test – unterschiedlichen Test-Bedingungen.
Test-System nach einem der Ansprüche 15 bis 17, bei welchem der dritte Test ein DC-Test ist, insbesondere ein DC-Test unter – vom ersten und/oder zweiten DC-Test – unterschiedlichen Test-Bedingungen.
Test-System nach einem der Ansprüche 15 bis 19, bei welchem der vierte Test ein AC-Test ist, insbesondere ein AC-Test unter – vom ersten und/oder zweiten und/oder dritten AC-Test – unterschiedlichen Test-Bedingungen.
Test-System nach einem der Ansprüche 15 bis 19, bei welchem der vierte Test ein DC-Test ist, insbesondere ein DC-Test unter – vom ersten und/oder zweiten und/oder dritten DC-Test – unterschiedlichen Test-Bedingungen.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem die Auswertung der Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F) durch die Recheneinrichtung (1) , insbesondere das Testgerät (6) auf automatisierte, insbesondere vollautomatisierte Weise erfolgt.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem bei der Auswertung der Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F, D_G) durch die Recheneinrichtung (1), insbesondere das Testgerät (6) der gegenseitige Bezug der bei den verschiedenen Tests gewonnenen Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F, D_G) zueinander untersucht wird, bzw. überprüft wird, ob die bei den verschiedenen Tests gewonnenen Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F, D_G) miteinander korreliert sind.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem die Auswertung der Test-Ergebnis-Daten (D_A1, D_B1, D_A2 D_B2, D_C, D_D, D_E, D_F, D_G) durch die Recheneinrichtung (1), insbesondere das Testgerät (6) auf Basis von Mustererkennungsverfahren erfolgt.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem die Recheneinrichtung (1), insbesondere das Testgerät (6) ein neuronales Netz bildet.
Test-System nach einem der vorhergehenden Ansprüche, bei welchem die Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F) jeweils auf ein- und dasselbe Halbleiter-Bauelement (3a, 3b, 3c, 3d), bzw. auf ein- und dieselbe Gruppe von Halbleiter-Bauelementen (3a, 3b, 3c, 3d), bzw. auf auf ein- und demselben Wafer (2) angeordnete Halbleiter-Bauelemente (3a, 3b, 3c, 3d) bezogen sind.
Test-System nach einem Ansprüche 1 bis 25, bei welchem die Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F) jeweils auf unterschiedliche Halbleiter-Bauelemente (3a, 3b, 3c, 3d), bzw. auf unterschiedliche Gruppen von Halbleiter-Bauelementen (3a, 3b, 3c, 3d), bzw. auf auf unterschiedlichen Wafern (2) angeordnete Halbleiter-Bauelemente (3a, 3b, 3c, 3d) bezogen sind.
Halbleiter-Bauelement-Test-Verfahren, insbesondere unter Verwendung eines Test-Systems nach einem der Ansprüche 1 bis 27, welches die Schritte aufweist: – Durchführen eines ersten Test; dadurch gekennzeichnet, dass das Verfahren zusätzlich den Schritt aufweist: – Durchführen eines weiteren Tests auf von bei dem ersten Test jeweils gewonnenen Test-Ergebnis-Daten (D_A1, D_A2) abhängige Art und Weise.
Halbleiter-Bauelement-Test-Verfahren, insbesondere unter Verwendung eines Test-Systems nach einem der Ansprüche 1 bis 27, welches die Schritte aufweist: – Durchführen eines ersten Test; dadurch gekennzeichnet, dass abhängig von bei dem ersten Test jeweils gewonnenen Test-Ergebnis-Daten (D_A1, D_A2) ein – standardmäßig nach dem ersten Test vorgesehener – weiterer Test weggelassen wird.
Halbleiter-Bauelement-Test-Verfahren, insbesondere unter Verwendung eines Test-Systems nach einem der Ansprüche 1 bis 27, welches die Schritte aufweist: – Durchführen eines ersten Test; dadurch gekennzeichnet, dass abhängig von bei dem ersten Test jeweils gewonnenen Test-Ergebnis-Daten (D_A1, D_A2) ein – standardmäßig nicht vorgesehener – weiterer Test durchgeführt wird.
Halbleiter-Bauelement-Test-Verfahren nach einem der Ansprüche 28 bis 30, welches den Schritt aufweist: – Durchführen eines zweiten, vom ersten Test verschiedenen Tests, dadurch gekennzeichnet, dass das Verfahren zusätzlich den Schritt aufweist: – Gemeinsames Auswerten der beim ersten und zweiten Test gewonnenen Test-Ergebnis-Daten (D_A1, D_B1, D_A2 D_B2) auf automatisierte Weise.
Verfahren nach Anspruch 31, wobei beim gemeinsamen Auswerten der bei den verschiedenen Tests gewonnenen Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2) deren gegenseitiger Bezug zueinander untersucht wird, bzw. überprüft wird, ob die bei den verschiedenen Tests gewonnenen Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F, D_G) miteinander korreliert sind.
Verfahren nach Anspruch 31 oder 32, wobei beim gemeinsamen Auswerten der Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2, D_C, D_D, D_E, D_F, D_G) ein Mustererkennungsverfahren verwendet wird.
Verfahren nach einem der Ansprüche 31 bis 33, wobei bei der gemeinsamen Auswertung der Test-Ergebnis-Daten (D_A1, D_B1, D_A2, D_B2) gewonnene Daten (K) zur Steuerung des weiteren Tests verwendet werden.