DE102007004311A1

DE102007004311A1 - Halbleiter-Bauelement, insbesondere DRAM, mit mehreren verschiedenartigen einmal-programmierbaren Elementen

Info

Publication number: DE102007004311A1
Application number: DE102007004311A
Authority: DE
Inventors: Joerg Vollrath
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2007-01-29
Filing date: 2007-01-29
Publication date: 2008-08-07
Also published as: US20080180983A1

Abstract

Die Erfindung betrifft ein Halbleiter-Bauelement, insbesondere DRAM, mit mehreren verschiedenartigen einmal-programmierbaren Elementen, insbesondere Laser-Fuse-Widerständen und E-Fuse-Widerständen, ein Verfahren zum Programmieren eines Halbleiter-Bauelements und ein Verfahren zum Betreiben eines Halbleiter-Bauelements.
Gemäß einem Aspekt der Erfindung wird ein Halbleiter-Bauelement zur Verfügung gestellt, welches mehrere verschiedenartige einmal-programmierbare Elemente (101a, 101b) aufweist, die eine Gruppe (101) von einmal-programmierbaren Elementen bilden, wobei durch die mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) gemeinsam mindestens ein Bit an Information gespeichert wird.

Description

Die Erfindung betrifft ein Halbleiter-Bauelement, insbesondere DRAM, mit mehreren verschiedenartigen einmal-programmierbaren Elementen, insbesondere Laser-Fuse-Widerständen und E-Fuse-Widerständen, ein Verfahren zum Programmieren eines Halbleiter-Bauelements, und ein Verfahren zum Betreiben eines Halbleiter-Bauelements.
Halbleiter-Bauelemente, z. B. entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise, Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) und Tabellenspeicher-Bauelemente (z. B. ROMS oder RAMs, insbesondere SRAMs und DRAMs), etc. werden im Verlauf und nach Beendigung des Herstellprozesses umfangreichen Tests unterzogen.
Zur gemeinsamen Herstellung von jeweils einer Vielzahl von (i. A. identischen) Halbleiter-Bauelementen wird jeweils ein sog. Wafer (d. h. eine dünne, aus einkristallinem Silizium bestehende Scheibe) verwendet. Der Wafer wird entsprechend bearbeitet (z. B. nacheinander einer Vielzahl von Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und Implantations-Prozess-Schritten, etc. unterzogen), und daraufhin z. B. zersägt (oder z. B. geritzt, und gebrochen), so dass dann die einzelnen Bauelemente zur Verfügung stehen.
Bei der Herstellung von Halbleiter-Bauelementen (z. B. von DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher)), insbesondere von DDR-DRAMs (Double Data Rate-DRAMs bzw. DRAMs mit doppelter Datenrate) können – noch bevor am Wafer sämtliche gewünschten, o. g. Bearbeitungsschritte durchgeführt wurden – (d. h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente) an einer oder mehreren Test-Stationen mit Hilfe eines oder mehrerer Testgeräte die (noch auf dem Wafer befindlichen, halbfertigen) Bauelemente entsprechenden Tests unterzogen werden (z. B. sog. Kerf-Messungen am Waferritzrahmen).
Nach der Fertigstellung der Halbleiter-Bauelemente (d. h. nach der Durchführung sämtlicher der o. g. Wafer-Bearbeitungsschritte) werden die Halbleiter-Bauelemente an einer oder mehreren (weiteren) Test-Stationen weiteren Tests unterzogen – beispielsweise können mit Hilfe entsprechender (weiterer) Testgeräte die noch auf dem Wafer befindlichen, fertiggestellten Bauelemente entsprechend getestet werden (sog. „Scheibentests").
Auf entsprechende Weise können ein oder mehrere weitere Tests (an entsprechenden weiteren Test-Stationen, und unter Verwendung entsprechender, weiterer Testgeräte) z. B. nach dem Einbau der Halbleiter-Bauelemente in die entsprechenden Halbleiter-Bauelement-Gehäuse durchgeführt werden, und/oder z. B. nach dem Einbau der Halbleiter-Bauelement-Gehäuse (samt den darin jeweils eingebauten Halbleiter-Bauelementen) in entsprechende elektronische Module, z. B. Speichermodule (sog. „Modultests").
Auf Grundlage der Ergebnisse der o. g. Tests können z. B. entsprechende Parameter-Einstellungen bei den o. g. Halbleiter-Bauelementen vorgenommen werden („Trimming").
Beispielsweise können – mit Hilfe entsprechender Laser-Fuse-Verfahren oder entsprechender elektrischer Fuse-Verfahren – Referenzspannungen und/oder Referenzströme so getrimmt werden, dass sie möglichst genau jeweils vorgegebenen Zielwerten entsprechen.
Alternativ oder zusätzlich können – z. B. ebenfalls auf Grundlage der Ergebnisse der o. g. Tests (und/oder entsprechender weiterer Tests), und/oder ebenfalls mit Hilfe entsprechender Laser-Fuse-Verfahren oder entsprechender elektrischer Fuse-Verfahren – entsprechende (redundante) Elemente/Chip-Gebiete/Chip-Funktions-Blöcke auf den Halbleiter-Bauelementen aktiviert werden (und z. B. entsprechende – fehlerhaft getestete – Elemente/Chip-Gebiete/Chip-Funktions-Blöcke deaktiviert werden).
Bei einem Laser-Fuse-Verfahren können – auf Wafer-Ebene – mit Hilfe eines Laser-Strahls Teile eines einmal-programmierbaren Elements, z. B. eines entsprechenden Laser-Fuse-Widerstands weggebrannt werden, und dadurch der Laser-Fuse-Widerstand von einem leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Der leitende Zustand kann z. B. einem gespeicherten Bit „0" (oder „1") entsprechen, und der nicht-leitende Zustand z. B. einem gespeicherten Bit „1" (oder „0").
Entsprechend ähnlich kann bei einem elektrischen Fuse-Verfahren durch Anlegen eines entsprechenden Programmier-Strom-Pulses an ein einmal-programmierbares Element, z. B. einen entsprechenden E-Fuse-Widerstand der Widerstand durchgeschmolzen bzw. durchgebrannt werden. Hierdurch wird – wiederum – der Widerstand von einem leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht.
Elektrische Fuse-Verfahren können im Vergleich zu Laser-Fuse-Verfahren auch noch in relativ späten Stadien des Herstellprozesses durchgeführt werden, z. B. erst nach dem Einbau eines Halbleiter-Bauelements in ein entsprechendes Halbleiter-Bauelement-Gehäuse, und/oder z. B. erst nach dem Einbau eines Halbleiter-Bauelement-Gehäuses (samt dem darin eingebauten Halbleiter-Bauelement) in ein entsprechendes elektronisches Modul, etc.
Bei herkömmlichen Halbleiter-Bauelementen wird zur Aktivierung eines entsprechenden (redundanten) Elements/Chip-Gebiets/Chip-Funktions-Blocks entweder ein Laser-Fuse-Widerstand, oder ein E-Fuse-Widerstand verwendet.
Häufig wird für ein- und dieselbe Funktion ein erstes bzw. erster (redundantes bzw. redundanter) Element/Chip-Gebiet/Chip-Funktions-Block bereitgestellt, welches bzw. welcher – bei einem ersten Reparatur-Schritt auf Wafer-Ebene – mit Hilfe eines entsprechenden Laser-Fuse-Widerstands aktivierbar ist, sowie zusätzlich ein zweites bzw. zweiter (redundantes bzw. redundanter) Element/Chip-Gebiet/Chip-Funktions-Block, welches bzw. welcher – später, bei einem zweiten Reparatur-Schritt – mit Hilfe eines entsprechenden E-Fuse-Widerstands aktivierbar ist.
Dies ist relativ aufwendig.
Die Erfindung hat zur Aufgabe, ein neuartiges Halbleiter-Bauelement, insbesondere DRAM, mit mehreren verschiedenartigen einmal-programmierbaren Elementen zur Verfügung zu stellen, und ein Verfahren zum Programmieren, sowie ein Verfahren zum Betreiben eines Halbleiter-Bauelements, insbesondere DRAMs.
Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1, 16, 18, und 22.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Aspekt der Erfindung wird ein Halbleiter-Bauelement zur Verfügung gestellt, welches mehrere verschiedenartige einmal-programmierbare Elemente aufweist, die eine Gruppe von einmal-programmierbaren Elementen bilden, wobei durch die mehreren verschiedenartigen einmal- programmierbaren Elemente der Gruppe gemeinsam mindestens ein Bit an Information gespeichert wird.
Vorteilhaft ist ein erstes der mehreren verschiedenartigen einmal-programmierbaren Elemente ein Laser-Fuse-Widerstand, und ein zweites der mehreren verschiedenartigen einmal-programmierbaren Elemente ein E-Fuse-Widerstand.
Besonders vorteilhaft können der Laser- und E-Fuse-Widerstand parallelgeschaltet sein.
Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1a eine schematische Darstellung von bei der Fertigung von entsprechenden Halbleiter-Bauelementen durchlaufenen Stationen, und mehreren zum Testen der Halbleiter-Bauelemente verwendeten Testgeräten;
1b eine schematische Darstellung von weiteren bei der Fertigung von entsprechenden Halbleiter-Bauelementen durchlaufenen Stationen, und mehreren weiteren zum Testen der Halbleiter-Bauelemente verwendeten Testgeräten;
2 eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements mit mehreren verschiedenartigen einmal-programmierbaren Elementen gemäß einem Ausführungsbeispiel der Erfindung;
3 eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements mit mehreren verschiedenartigen einmal-programmierbaren Elementen gemäß einem weiteren, alternativen Ausführungsbeispiel der Erfindung;
4 eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements mit mehreren verschiedenartigen einmal-programmierbaren Elementen gemäß einem zusätzlichen, alternativen Ausführungsbeispiel der Erfindung; und
5 eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements mit mehreren verschiedenartigen einmal-programmierbaren Elementen gemäß einem weiteren zusätzlichen, alternativen Ausführungsbeispiel der Erfindung.
In 1a und 1b sind – auf schematische Weise – einige (von einer Vielzahl weiterer, hier nicht dargestellter) bei der Fertigung von Halbleiter-Bauelementen 3a, 3b, 3c, 3d von entsprechenden Halbleiter-Bauelementen 3a, 3b, 3c, 3d durchlaufenen Stationen A, B, C, D, E, F, G gezeigt.
Bei den Halbleiter-Bauelementen 3a, 3b, 3c, 3d kann es sich z. B. um entsprechende, integrierte (analoge bzw. digitale) Rechenschaltkreise handeln, und/oder um Halbleiter-Speicherbauelemente wie z. B. Funktionsspeicher-Bauelemente (PLAs, PALs, etc.) oder Tabellenspeicher-Bauelemente (z. B. ROMs oder RAMS), insbesondere um SRAMs oder DRAMs (hier z. B. um DRAMs (Dynamic Random Access Memories bzw. dynamische Schreib-Lese-Speicher) mit doppelter Datenrate (DDR-DRAMs = Double Data Rate-DRAMs), vorteilhaft um High-Speed DDR-DRAMs).
Bei der Herstellung der Halbleiter-Bauelemente 3a, 3b, 3c, 3d wird eine entsprechende Silizium-Scheibe bzw. ein entsprechender Wafer 2 – z. B. an der in 1a gezeigten Station A vor- und nachgeschalteten Stationen (z. B. der – der Station A nachgeschalteten – Station B, sowie einer Vielzahl weiterer, hier nicht dargestellten (der Station A vor- und nachgeschalteten) Stationen) – entsprechenden, herkömmlichen Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc. unterzogen.
Die Station A dient dazu, die – noch auf dem Wafer 2 befindlichen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels eines Testgeräts 6 einem oder mehreren Testverfahren – z. B. sog. Kerf-Messungen am Waferritzrahmen – zu unterziehen (und zwar – wie aus den Ausführungen oben hervorgeht – noch bevor am Wafer 2 sämtliche gewünschten, o. g. Bearbeitungsschritte durchgeführt wurden (d. h. bereits in einem halbfertigen Zustand der Halbleiter-Bauelemente 3a, 3b, 3c, 3d)).
Die an der Station A zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d auf dem Wafer 2 benötigten Spannungen/Ströme bzw. Test-Signale werden von dem Testgerät 6 erzeugt, und mittels einer mit dem Testgerät 6 verbundenen Halbleiter-Bauelement-Testkarte 8 bzw. probecard 8 (bzw.: mittels entsprechender, an der probecard 8 vorgesehener Kontakt-Nadeln 9a, 9b) an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station A aus wird der Wafer 2 (insbesondere auf vollautomatisierte Weise) an die Station B (und von dort aus ggf. an eine Vielzahl weiterer – hier nicht dargestellter – Stationen) weitertransportiert, wo – wie bereits oben erwähnt wurde – der Wafer 2 entsprechenden, weiteren Bearbeitungsschritten (insbesondere entsprechenden Beschichtungs-, Belichtungs-, Ätz-, Diffusions-, und/oder Implantations-Prozess-Schritten, etc.) unterzogen wird, und/oder – entsprechend ähnlich wie an der Station A – entsprechenden, weiteren Testverfahren.
Nach der Fertigstellung der Halbleiter-Bauelemente (d. h. nach der Durchführung sämtlicher der o. g. Wafer-Bearbeitungsschritte) wird der Wafer 2 von der entsprechenden – letzten – Bearbeitungs-Station aus (z. B. der Station B, oder den – dieser nachgeschalteten – weiteren Stationen) – insbesondere auf vollautomatisierte Weise – an die nächste Station C weitertransportiert.
Die Station C dient dazu, die – noch auf dem Wafer 2 befindlichen, fertigen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d mittels eines Testgeräts 16 einem oder mehreren – weiteren – Testverfahren zu unterziehen (z. B. sog. Scheibentests).
Die an der Station C zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d auf dem Wafer 2 benötigten Spannungen/Ströme bzw. Test-Signale werden von dem Testgerät 16 erzeugt, und mittels einer mit dem Testgerät 16 verbundenen Halbleiter-Bauelement-Testkarte 18 bzw. probecard 18 (bzw.: mittels entsprechender, an der probecard 18 vorgesehener Kontakt-Nadeln 19a, 19b) an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station C aus wird der Wafer 2 (insbesondere auf vollautomatisierte Weise) an die nächste Station D weitertransportiert, und dort (nachdem der Wafer 2 auf an sich bekannte Weise mit einer Folie beklebt wurde) mittels einer entsprechenden Maschine 7 zersägt (oder z. B. geritzt, und gebrochen), so dass dann die Halbleiter-Bauelemente 3a, 3b, 3c, 3d – einzeln (als entsprechende Halbleiter-Bauelement-Chips) – zur Verfügung stehen.
Vor dem Weitertransport an die Station D kann der Wafer 2 – bzw. die auf diesem befindlichen Bauelemente 3a, 3b, 3c, 3d – noch an einer oder mehreren – der Station C entsprechenden – Stationen einem oder mehreren, weiteren Testverfahren unterzogen werden.
Nach dem Zersägen des Wafers 2 an der Station D wird jedes einzelne Bauelement bzw. jeder einzelne Chip 3a, 3b, 3c, 3d dann (insbesondere – wiederum – vollautomatisch) in einen entsprechenden Carrier 11a, 11b, 11c, 11d bzw. eine entsprechende Umverpackung 11a, 11b, 11c, 11d geladen, und die – in die Carrier 11a, 11b, 11c, 11d geladenen – Halbleiter-Bauelemente 3a, 3b, 3c, 3d an einer oder mehreren (weiteren) Test-Stationen – z. B. der in 1a gezeigten Station E – einem oder mehreren weiteren Testverfahren unterzogen (z. B. sog. Carriertests).
Hierzu werden die Carrier 11a, 11b, 11c, 11d in entsprechende – über entsprechende Leitungen 29a, 29b, 29c, 29d mit einem (oder mehreren) entsprechenden Testgerät(en) 26a, 26b, 26c, 26d verbundene – Carrier-Sockel bzw. Carrier-Adapter eingeführt.
Die an der Station E zum Testen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d in den Carriern 11a, 11b, 11c, 11d benötigten Spannungen/Ströme bzw. Test-Signale werden von dem (den) Testgerät(en) 26a, 26b, 26c, 26d erzeugt, und über die über die Leitungen 29a, 29b, 29c, 29d mit dem (den) Testgerät(en) 26a, 26b, 26c, 26d verbundenen Carrier-Sockel, und die an diese angeschlossenen Carrier 11a, 11b, 11c, 11d an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station E aus werden die Halbleiter-Bauelemente 3a, 3b, 3c, 3d (insbesondere auf vollautomatisierte Weise) an eine oder mehrere – hier nicht dargestellte – Station(en) weitertransportiert, wo die Halbleiter-Bauelemente 3a, 3b, 3c, 3d in entsprechende Gehäuse 12a, 12b, 12c, 12d (z. B. entsprechende steck- oder oberflächen-montierbare Bauelement-Gehäuse, etc.) eingebaut werden.
Wie in 1b gezeigt ist, werden die – in die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann an eine (oder mehrere) weitere Test-Stationen – z. B. die in 1b gezeigte Station F – weitertransportiert, und dort einem oder mehreren weiteren Testverfahren unterzogen.
Hierzu werden die Halbleiter-Bauelement-Gehäuse 12a, 12b, 12c, 12d in entsprechende – über entsprechende Leitungen 39a, 39b, 39c, 39d mit einem (oder mehreren) entsprechenden Testgerät(en) 36a, 36b, 36c, 36d verbundene – Bauelement-Gehäuse-Sockel bzw. Bauelement-Gehäuse-Adapter eingeführt.
Die an der Station F zum Testen der – in die Gehäuse 12a, 12b, 12c, 12d montierten – Halbleiter-Bauelemente 3a, 3b, 3c, 3d benötigten Spannungen/Ströme bzw. Test-Signale werden von dem (den) Testgerät(en) 36a, 36b, 36c, 36d erzeugt, und über die über die Leitungen 39a, 39b, 39c, 39d mit dem (den) Testgerät(en) 36a, 36b, 36c, 36d verbundenen Gehäuse-Sockel, und die an diese angeschlossenen Bauelement-Gehäuse 12a, 12b, 12c, 12d an entsprechende Anschlüsse der Halbleiter-Bauelemente 3a, 3b, 3c, 3d angelegt.
Von der Station F aus können die in die Gehäuse 12a, 12b, 12c, 12d montierten Halbleiter-Bauelemente 3a, 3b, 3c, 3d dann – optional – an eine oder mehrere – hier nicht dargestellte – weitere Station(en) weitertransportiert werden, wo ein entsprechendes Halbleiter-Bauelemente-Gehäuse (z. B. das Gehäuse 12a, mit samt dem darin montierten Halbleiter-Bauelement 3a) – zusammen mit weiteren Bauelementen (analogen bzw. digitalen Rechenschaltkreisen, und/oder Halbleiter-Speicherbauelementen, z. B. PLAs, PALs, ROMS, RAMs, insbesondere SRAMs oder DRAMs, etc.) – an ein entsprechendes elektronisches Modul 13 – z. B. eine Leiterplatte – angeschlossen wird.
Wie in 1b gezeigt ist, kann das elektronische Modul 13 (und damit auch die – an das elektronische Modul 13 angeschlossenen (in ein entsprechendes Gehäuse 12a montierten) – Halbleiter-Bauelemente 3a) dann – optional – an eine (oder mehrere) weitere Test-Stationen – z. B. die in 1b gezeigte Station G – weitertransportiert werden, und dort einem oder mehreren weiteren Testverfahren (insbesondere sog. Modultests) unterzogen werden.
Die an der Station G zum Testen des Moduls 13 (und damit der darin montierten Halbleiter-Bauelemente 3a) benötigten Spannungen/Ströme bzw. Test-Signale werden z. B. von einem Testgerät 46 erzeugt, und über eine Leitung 49 an das elektronische Modul 13, und somit an die entsprechenden Anschlüsse der entsprechenden darin montierten Halbleiter-Bauelemente 3a angelegt.
Auf Grundlage der Ergebnisse der o. g. Testverfahren (oder der Ergebnisse eines Teils der o. g. Testverfahren) können z. B. entsprechende Parameter-Einstellungen bei den o. g. Halbleiter-Bauelementen 3a, 3b, 3c, 3d vorgenommen werden („Trimming").
Beispielsweise können – mit Hilfe des im folgenden genauer erläuterten, oder eines entsprechend ähnlichen Fuse-Verfahrens – Referenzspannungen und/oder Referenzströme so getrimmt werden, dass sie möglichst genau jeweils vorgegebenen Zielwerten entsprechen.
Die Parameter-Zielwerte sind z. B. so gewählt, dass die Halbleiter-Bauelemente 3a, 3b, 3c, 3d bei den entsprechenden Parameter-Zielwerten möglichst „optimal" arbeiten, z. B. hinsichtlich Zuverlässigkeit, und/oder Geschwindigkeit, und/oder Energieverbrauch, etc.
Alternativ oder zusätzlich können – z. B. ebenfalls auf Grundlage der Ergebnisse der o. g. Testverfahren (oder der Ergebnisse eines Teils der o. g. Testverfahren, und/oder entsprechender weiterer Testverfahren, etc.), und/oder ebenfalls mit Hilfe des im folgenden genauer erläuterten, oder eines entsprechend ähnlichen Fuse-Verfahrens – entsprechende (redundante) Elemente/Chip-Gebiete/Chip-Funktions-Blöcke auf den Halbleiter-Bauelementen 3a, 3b, 3c, 3d aktiviert werden (und/oder z. B. entsprechende – bei den o. g. Testverfahren als fehlerhaft getestete – Elemente/ Chip-Gebiete/Chip-Funktions-Blöcke deaktiviert, und durch die o. g. aktivierten redundanten Elemente/Gebiete/Blöcke ersetzt werden).
Bei den o. g. aktivier- bzw. deaktivierbaren (redundanten) Elementen/Chip-Gebieten/Chip-Funktions-Blöcken kann es sich z. B. um entsprechende (redundante) Einzel-Speicherzellen handeln, oder z. B. um Chip-Funktions-Blöcke mit jeweils einem oder mehreren (redundanten) Speicherzellen-Arrays, d. h. einer Vielzahl (redundanter) Speicherzellen, oder um beliebige andere (redundante) Elemente/Chip-Gebiete/Chip-Funktions-Blöcke, z. B. Zeilen- oder Spalten-Logik (oder Teile hiervon), Spannungsversorgungs-Teile, Eingabe/Ausgabe-(I/O-)Blöcke, Schnittstellen-Einheiten (oder Teile hiervon), etc., etc.
Wie in 2 schematisch veranschaulicht ist, und wie im folgenden noch genauer erläutert wird, können zum Trimmen der Halbleiter-Bauelemente 3a, 3b, 3c, 3d, oder zum Aktivieren der o. g. (redundanten) Elemente/Chip-Gebiete/Chip-Funktions-Blöcke (oder zum Deaktivieren der o. g. – als fehlerhaft getesteten – Elemente/Chip-Gebiete/Chip-Funktions-Blöcke, etc., etc.) – anders als herkömmlich – anstelle von (einem oder mehreren) einmal-programmierbaren (Fuse-)Elementen, mit denen jeweils ein Bit an Information gespeichert wird, (ein oder mehrere) Gruppen 101, 102 von jeweils mehreren, verschiedenartigen einmal-programmierbaren Elementen 101a, 101b, 102a, 102b, insbesondere Fuse-Elementen verwendet werden, wobei mit jeder Elemente-Gruppe 101, 102 – auf die im folgenden noch genauer erläuterte Weise – jeweils ein Bit an Information gespeichert werden kann.
Eine Elemente-Gruppe 101, 102 kann z. B. – wie in 2 veranschaulicht – jeweils zwei einmal-programmierbare Elemente 101a, 101b, 102a, 102b aufweisen, oder alternativ z. B. auch mehr als zwei einmal-programmierbare Elemente 101a, 101b, 102a, 102b, z. B. drei, vier, oder mehr als vier einmal-programmierbare Elemente.
Auf den Halbleiter-Bauelementen 3a, 3b, 3c, 3d kann eine Vielzahl der o. g. Elemente-Gruppen 101, 102 vorgesehen sein, z. B. mehr als drei, fünf, oder zehn Elemente-Gruppen, etc.
Zusätzlich zu den einen oder mehreren – jeweils zum Speichern von einem Bit an Information verwendeten – Elemente-Gruppen 101, 102 mit jeweils mehreren, verschiedenartigen einmal-programmierbaren Elementen 101a, 101b, 102a, 102b können die Halbleiter-Bauelemente 3a, 3b, 3c, 3d auch ein oder mehrere herkömmliche – zur Speicherung von jeweils einem Bit an Information verwendete – einmal-programmierbare Elemente aufweisen, z. B. mehrere E-Fuse-Widerstände, und/oder mehrere Laser-Fuse-Widerstände.
Diese können dann beispielsweise – ggf. zusammen mit den Elemente-Gruppen 101, 102 – zum Einstellen bzw. Trimmen der o. g. Halbleiter-Bauelement-Parameter, z. B. entsprechender Referenzspannungen und/oder Referenzströme verwendet werden, oder zum Aktivieren/Deaktivieren der o. g. oder weiterer (redundanter) Elemente/Chip-Gebiete/Chip-Funktions-Blöcke auf den Halbleiter-Bauelementen 3a, 3b, 3c, 3d.
Beispielsweise kann auf den Halbleiter-Bauelementen 3a, 3b, 3c, 3d eine Vielzahl von herkömmlichen E-Fuse-Widerständen und/oder Laser-Fuse-Widerständen vorgesehen sein, die jeweils zum Aktivieren/Deaktivieren eines entsprechenden (redundanten) Elements/Chip-Gebiets/Chip-Funktions-Blocks einer ersten Gruppe von (redundanten) Elementen/Chip-Gebieten/Chip-Funktions-Blöcken auf den Halbleiter-Bauelementen 3a, 3b, 3c, 3d verwendet werden.
Entsprechende weitere (redundante) Elemente/Chip-Gebiete/Chip-Funktions-Blöcke einer zweiten – z. B. zahlenmäßig kleineren – Gruppe von (redundanten) Elementen/Chip-Gebieten/Chip-Funktions-Blöcken auf den Halbleiter-Bauelementen 3a, 3b, 3c, 3d können demgegenüber – wie im folgenden genauer erläutert – statt mit einem o. g. herkömmlichen E-Fuse-Widerstand oder Laser-Fuse-Widerstand jeweils mit einer entsprechenden der o. g. – in 2 gezeigten – Elemente-Gruppen 101, 102 aktiviert/deaktiviert werden.
Wie bereits oben angedeutet, und wie in 2 schematisch veranschaulicht, weist jede der o. g. Elemente-Gruppen 101, 102 jeweils zwei verschiedenartige einmal-programmierbare Elemente 101a, 101b, 102a, 102b auf, insbesondere jeweils zwei verschiedenartige Fuse-Elemente.
Beispielsweise kann die erste Elemente-Gruppe 101 einen – entsprechend ähnlich wie ein herkömmlicher E-Fuse-Widerstand aufgebauten – E-Fuse-Widerstand 101a aufweisen, und einen – entsprechend ähnlich wie ein herkömmlicher Laser-Fuse-Widerstand aufgebauten – Laser-Fuse-Widerstand 101b, etc.
Entsprechend ähnlich kann auch die zweite Elemente-Gruppe 102 einen – entsprechend ähnlich wie ein herkömmlicher E-Fuse-Widerstand aufgebauten – E-Fuse-Widerstand 102a aufweisen, und einen – entsprechend ähnlich wie ein herkömmlicher Laser-Fuse-Widerstand aufgebauten – Laser-Fuse-Widerstand 102b, etc.
Bei den o. g. Laser-Fuse-Widerständen 101b, 102b können – entsprechend ähnlich wie bei herkömmlichen Laser-Fuse-Widerständen – mittels eines entsprechenden Laser-Fuse-Verfahrens mit Hilfe eines Laser-Strahls Teile eines einzelnen, z. B. auf die unten erläuterte Weise ausgewählten Widerstands 101b, 102b einer jeweiligen Elemente-Gruppe 101, 102 entsprechend weggebrannt werden, und dadurch der entsprechende Laser-Fuse-Widerstand 101b, 102b von einem leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Das Programmieren der Laser-Fuse-Widerstände 101b, 102b der Elemente-Gruppen 101, 102 kann z. B. auf Wafer-Ebene erfolgen, also z. B. an oder vor der o. g., in 1a gezeigten Station A, oder an oder vor der o. g. Station B, oder an oder vor der o. g. Station C, etc., oder z. B. auch noch nach dem Zersägen des Wafers 2 an der o. g. Station D, etc. (jedoch i. A. nicht mehr nach dem Einbau der Halbleiter-Bauelemente 3a, 3b, 3c, 3d in entsprechende Carrier 11a, 11b, 11c, 11d, bzw. Bauelement-Gehäuse 12a, 12b, 12c, 12d (zwischen den Stationen D und E, bzw. zwischen den Stationen E und F)).
Alternativ (oder zusätzlich) zu einem oder mehreren der o. g. Laser-Fuse-Widerstände 101b, 102b der Elemente-Gruppen 101, 102 können auch ein oder mehrere der o. g. E-Fuse-Widerstände 101a, 102a der Elemente-Gruppen 101, 102 entsprechend programmiert werden.
Beispielsweise kann – entsprechend ähnlich wie bei herkömmlichen E-Fuse-Widerständen – bei den E-Fuse-Widerständen 101a, 102a der Elemente-Gruppen 101, 102 mittels eines entsprechenden elektrischen Fuse-Verfahrens durch Anlegen eines entsprechenden Programmier-Strom-Pulses an einen einzelnen auf die unten erläuterte Weise ausgewählten Widerstand 101a, 102a der jeweiligen Elemente-Gruppe 101, 102 der entsprechende E-Fuse-Widerstand 101a, 102a durchgeschmolzen bzw. durchgebrannt werden.
Hierdurch wird der entsprechende E-Fuse-Widerstand 101a, 102a von einem leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht.
Das Programmieren der E-Fuse-Widerstände 101a, 102a kann z. B. auf Wafer-Ebene erfolgen, also z. B. an oder vor der o. g., in 1a gezeigten Station A, oder an oder vor der o. g. Station B, oder an oder vor der o. g. Station C, oder z. B. nach dem Zersägen des Wafers 2 an der o. g. Station D, oder – besonders vorteilhaft – erst später, z. B. nach dem Einbau der Halbleiter-Bauelemente 3a, 3b, 3c, 3d in entsprechende Carrier 11a, 11b, 11c, 11d, oder nach dem Einbau der Halbleiter-Bauelemente 3a, 3b, 3c, 3d in entsprechende Bauelement-Gehäuse 12a, 12b, 12c, 12d, oder auch erst nach dem Einbau eines Bauelement-Gehäuses 12a mit samt dem darin montierten Halbleiter-Bauelement 3a in ein entsprechendes elektronisches Modul 13 (z. B. an oder nach der Station E, oder an oder nach der Station F, oder an oder nach der Station G, etc.)).
In einem ersten (Ausgangs-)Zustand der Elemente-Gruppen 101, 102 befinden sich sämtliche programmierbaren Elemente 101a, 101b der jeweiligen Gruppe 101, 102 im o. g. ersten, leitenden Zustand („unprogrammierter Zustand").
Dieser erste (Ausgangs-)Zustand der Elemente-Gruppen 101, 102 kann z. B. einem durch die jeweilige Elemente-Gruppe 101, 102 gespeicherten Bit „0" (oder alternativ: „1") entsprechen.
Wie aus 2 hervorgeht, sind die beiden verschiedenartigen einmal-programmierbaren Elemente 101a, 101b, 102a, 102b der jeweiligen Elemente-Gruppe 101, 102 jeweils parallelgeschaltet.
Beispielsweise kann wie aus 2 hervorgeht bei den Elemente-Gruppen 101, 102 jeweils ein erster Anschluss des jeweiligen E-Fuse-Widerstands 101a, 102a über eine entsprechende Leitung 103a, 104a an eine Leitung 109, 110 angeschlossen sein.
Entsprechend ähnlich kann bei den Elemente-Gruppen 101, 102 jeweils ein erster Anschluss des jeweiligen Laser-Fuse-Widerstands 101b, 102b über eine entsprechende Leitung 103b, 104b – ebenfalls – an die Leitung 109, 110 angeschlossen sein.
Des weiteren kann wie aus 2 hervorgeht bei den Elemente-Gruppen 101, 102 jeweils ein zweiter Anschluss des jeweiligen E-Fuse-Widerstands 101a, 101b über eine entsprechende Leitung 103c, 104c an eine Auswerte-Logik-Schaltung 105, 106 angeschlossen sein, insbesondere an ein OR- bzw. ODER-Gatter, oder alternativ z. B. an ein XOR- bzw. XODER-Gatter, oder z. B. an ein AND- bzw. UND-Gatter, etc.
Des weiteren kann bei den Elemente-Gruppen 101, 102 jeweils ein zweiter Anschluss des jeweiligen Laser-Fuse-Widerstands 101b, 102b über eine entsprechende Leitung 103d, 104d – ebenfalls – an die o. g. Auswerte-Logik-Schaltung 105, 106 angeschlossen sein.
Zusätzlich können – wie in 2 veranschaulicht ist – die jeweils zweiten Anschlüsse der Laser-Fuse- und E-Fuse-Widerstände 101a, 101b, 102a, 102b der Elemente-Gruppen 101, 102 über entsprechende Widerstände 111a, 111b bzw. 112a, 112b geerdet, d. h. an Ground-Potential (GND) angeschlossen sein.
Bei einer alternativen Variante kann z. B. auch auf den Einsatz der Auswerte-Logik-Schaltungen 105, 106 verzichtet werden; die zweiten Anschlüsse der jeweiligen Laser-Fuse-Widerstände 101b, 102b und der jeweiligen E-Fuse-Widerstände 101a, 102a können dann direkt miteinander verbunden, bzw. jeweils an eine entsprechende Ausgangs-Leitung 107, 108 angeschlossen sein.
Die in 2 gezeigten Auswerte-Logik-Schaltungen 105, 106 bzw. OR-Gatter (oder alternativ: XOR- oder AND-Gatter) weisen z. B. jeweils zwei Eingänge auf, wobei jeweils ein erster Eingang des jeweiligen OR-/XOR-/AND-Gatters z. B. über die o. g. Leitung 103c, 104c an den o. g. zweiten Anschluss des jeweiligen E-Fuse-Widerstands 101a, 102a angeschlossen ist, und jeweils ein zweiter Eingang des jeweiligen OR-/XOR-/AND- Gatters z. B. über die o. g. Leitung 103d, 104d an den o. g. zweiten Anschluss des jeweiligen Laser-Fuse-Widerstands 101b, 102b.
Bei einer weiteren Variante kann zwischen die Leitungen 103c, 103d, 104c, 104d und die o. g. Eingänge der Auswerte-Logik-Schaltungen 105, 106 jeweils eine entsprechende Wandel-Einrichtung geschaltet sein, die den an der jeweiligen Leitung 103c, 103d, 104c, 104d anliegenden Analog-Wert in einen entsprechenden digitalen Wert (logisch „0", oder logisch „1") umwandelt, und an den entsprechenden Eingang der entsprechenden Auswerte-Logik-Schaltung 105, 106 weiterleitet.
Wie weiter aus 2 hervorgeht, ist der Ausgang der jeweiligen Auswerte-Logik-Schaltung 105, 106 mit der entsprechenden der o. g. Ausgangs-Leitungen 107, 108 verbunden.
An die o. g. Leitung 109 bzw. 110 kann z. B. jeweils eine Versorgungsspannung (hier: Vdd) angeschlossen sein, oder – wie in 2 gestrichelt dargestellt – z. B. auch ein entsprechendes, mit Hilfe der jeweiligen Elemente-Gruppe 101, 102 jeweils aktivierbares/deaktivierbares (redundantes) Element/Chip-Gebiet/Chip-Funktions-Block, etc.
Da sich – wie bereits oben erläutert – im o. g. ersten (Ausgangs-)Zustand der Elemente-Gruppen 101, 102 sämtliche programmierbaren Elemente 101a, 101b, 102a, 102b der jeweiligen Gruppe 101, 102 im o. g. ersten, leitenden Zustand („unprogrammierter Zustand") befinden, sind sämtliche Eingänge der Auswerte-Logik-Schaltungen 105, 106 im selben (ersten) Zustand.
Insbesondere liegt dann an den Leitungen 103c, 103d, 104c, 104d das o. g. Versorgungsspannungs-Potential Vdd an, bzw. an den Eingängen der Auswerte-Logik-Schaltungen 105, 106 z. B. eine logische „1" (oder alternativ eine logische „0").
Der Ausgang der Auswerte-Logik-Schaltungen 105, 106 – d. h. die Ausgangs-Leitung 107, 108 – befindet sich somit in einem (ersten) Zustand.
Insbesondere liegt – falls als Logik-Schaltung 105, 106 das o. g. OR-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Versorgungsspannungs-Potential Vdd an, d. h. z. B. eine logische „1" (oder alternativ eine logische „0"), oder es liegt – falls als Logik-Schaltung 105, 106 das o. g. XOR-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Ground-Potential GND an, d. h. z. B. eine logische „0" (oder alternativ eine logische „1"), oder es liegt – falls als Logik-Schaltung 105, 106 das o. g. AND-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Versorgungsspannungs-Potential Vdd an, d. h. z. B. eine logische „1" (oder alternativ eine logische „0"), etc.
Im ersten (Ausgangs-)Zustand der Elemente-Gruppen 101, 102 wird durch diese also z. B. – insbesondere bei Verwendung eines XOR-Gatters als Logik-Schaltung 105, 106 – ein Bit „0" (oder alternativ: ein Bit „1") gespeichert.
Soll stattdessen – insbesondere bei Verwendung eines XOR-Gatters als Logik-Schaltung 105, 106 – durch eine entsprechende Elemente-Gruppe 101, 102 ein Bit „1" (oder alternativ: ein Bit „0") gespeichert werden, wird die jeweilige Elemente-Gruppe 101, 102 vom o. g. ersten (Ausgangs-)Zustand in einen zweiten Zustand gebracht.
Hierzu kann – wie bereits oben erläutert – wahlweise entweder der jeweilige Laser-Fuse-Widerstand 101b, 102b der jeweiligen Elemente-Gruppe 101, 102, oder – insbesondere auch erst in einem relativ späten Stadium des Herstellprozesses, z. B. nach dem Einbau des entsprechenden Halbleiter-Bauelements 3a, 3b, 3c, 3d in das entsprechende Bauelement-Gehäuse 12a, 12b, 12c, 12d – der jeweilige E-Fuse-Widerstand 101a, 102a der jeweiligen Elemente-Gruppe 101, 102 vom o. g. leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Beispielsweise können beim jeweiligen Laser-Fuse-Widerstand 101b, 102b der jeweiligen Elemente-Gruppe 101, 102 mittels eines entsprechenden Laser-Fuse-Verfahrens mit Hilfe eines Laser-Strahls Teile des jeweiligen Laser-Fuse-Widerstands 101b, 102b weggebrannt werden, und dadurch der jeweilige Laser-Fuse-Widerstand 101b, 102b von einem leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Alternativ kann stattdessen beim jeweiligen E-Fuse-Widerstand 101a, 102a der jeweiligen Elemente-Gruppe 101, 102 mittels eines entsprechenden elektrischen Fuse-Verfahrens durch Anlegen eines entsprechenden Programmier-Strom-Pulses an den jeweiligen E-Fuse-Widerstand 101a, 102a der jeweiligen Elemente-Gruppe 101, 102 der entsprechende E-Fuse-Widerstand 101a, 102a durchgeschmolzen bzw. durchgebrannt werden (und dadurch der entsprechende E-Fuse-Widerstand 101a, 102a von einem leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden).
Der entsprechende Programmier-Strom-Puls kann z. B. in Reaktion auf ein entsprechendes, an eine Steuer-Schaltung angelegtes Programmier-Befehls-Signal durch die Steuer-Schaltung automatisch erzeugt, und an den entsprechenden E-Fuse-Widerstand 101a, 102a angelegt werden.
Im o. g. zweiten Zustand der Elemente-Gruppe 101, 102 befindet sich somit entweder der E-Fuse-Widerstand 101a, 102a oder der Laser-Fuse-Widerstand 101b, 102b der jeweiligen Elemente- Gruppe 101, 102 im o. g. zweiten, nicht-leitenden Zustand („programmierter Zustand"), und der jeweils andere Widerstand der jeweiligen Elemente-Gruppe 101, 102 im o. g. ersten, leitenden Zustand („unprogrammierter Zustand").
Aus diesem Grund ist – falls der E-Fuse-Widerstand 101a, 102a programmiert wurde – der erste Eingang, oder – falls der Laser-Fuse-Widerstand 101b, 102b programmiert wurde – der zweite Eingang der Auswerte-Logik-Schaltung 105, 106 in einem vom o. g. ersten Zustand unterschiedlichen (zweiten) Zustand, der z. B. einer logischen „0" (oder alternativ einer logischen „1") entspricht, und der jeweils andere Eingang der Auswerte-Logik-Schaltung 105, 106 – weiterhin – im o. g. ersten Zustand, der z. B. einer logischen „1" (oder alternativ einer logischen „0") entspricht.
Der Ausgang der Auswerte-Logik-Schaltung 105, 106 – d. h. die Ausgangs-Leitung 107, 108 – wird dann – bei Verwendung eines XOR-Gatters als Logik-Schaltung 105, 106 (s. u.) – vom o. g. ersten in einen hiervon unterschiedlichen (zweiten) Zustand gebracht (logisch „1" (oder alternativ logisch „0")).
Insbesondere liegt – falls als Logik-Schaltung 105, 106 das o. g. OR-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 weiter das o. g. Versorgungsspannungs-Potential Vdd an, d. h. z. B. eine logische „1" (oder alternativ eine logische „0"), oder es liegt – falls als Logik-Schaltung 105, 106 das o. g. XOR-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Versorgungsspannungs-Potential Vdd an, d. h. z. B. eine logische „1" (oder alternativ eine logische „0"), oder es liegt – falls als Logik-Schaltung 105, 106 das o. g. AND-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Ground-Potential GND an, d. h. z. B. eine logische „0" (oder alternativ eine logische „1"), etc.
Im o. g. zweiten Zustand der Elemente-Gruppen 101, 102 wird durch diese also – bei Verwendung eines XOR-Gatters als Logik-Schaltung 105, 106 – ein Bit „1" (oder alternativ: ein Bit „0") gespeichert.
Wird die Elemente-Gruppe 101, 102 vom o. g. zweiten Zustand in einen dritten Zustand gebracht, bei dem beide jeweiligen Widerstände 101a, 101b bzw. 102a, 102b im o. g. nicht-leitenden, zweiten Zustand („programmierter Zustand") sind, wird durch die jeweilige Elemente-Gruppe – bei Verwendung eines XOR-Gatters als Logik-Schaltung 105, 106 (s. u.) – wieder ein Bit „0" (oder alternativ: ein Bit „1") gespeichert:
In diesem Fall ist dann sowohl der erste Eingang, als auch der zweite Eingang der Auswerte-Logik-Schaltung 105, 106 im o. g. zweiten Zustand, der z. B. einer logischen „0" (oder alternativ einer logischen „1") entspricht.
Es liegt dann – falls als Logik-Schaltung 105, 106 das o. g. OR-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 wieder das o. g. Ground-Potential GND an, d. h. z. B. eine logische „0" (oder alternativ eine logische „1"), oder es liegt – falls als Logik-Schaltung 105, 106 das o. g. XOR-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Ground-Potential GND an, d. h. z. B. eine logische „0" (oder alternativ eine logische „1"), oder es liegt – falls als Logik-Schaltung 105, 106 das o. g. AND-Gatter verwendet wird – am Ausgang der Logik-Schaltung 105, 106 das o. g. Ground-Potential GND an, d. h. z. B. eine logische „0" (oder alternativ eine logische „1"), etc.
Abhängig vom Zustand des Ausgangs der Auswerte-Logik-Schaltung 105, 106 bzw. der Ausgangs-Leitung 107, 108 – bzw. abhängig vom Zustand des von der jeweiligen Elemente-Gruppe 101, 102 gespeicherten Bits – kann ein der jeweiligen Elemente-Gruppe zugeordnetes aktivierbares/deaktivierbares (redundantes) Element/Chip-Gebiet/Chip-Funktions-Block, etc. in einen aktivierten, oder einen deaktivierten Zustand gebracht werden (z. B. bei einem gespeicherten Bit „1" in einen aktivierten (oder alternativ deaktivierten) Zustand, und bei einem gespeicherten Bit „0" einen deaktivierten (oder alternativ aktivierten) Zustand).
In 3 ist eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements 3a mit mehreren (hier: zwei) verschiedenartigen einmal-programmierbaren Elementen 1101a, 1101b gemäß einem weiteren, alternativen Ausführungsbeispiel der Erfindung gezeigt.
Die zwei verschiedenartigen einmal-programmierbaren Elemente 1101a, 1101b bilden zusammen eine Elemente-Gruppe 1101, mit der auf die im folgenden noch genauer erläuterte Weise ein Bit an Information gespeichert werden kann.
Wie aus 3 hervorgeht, kann die Elemente-Gruppe 1101 einen – entsprechend ähnlich wie ein herkömmlicher E-Fuse-Widerstand aufgebauten – E-Fuse-Widerstand 1101a aufweisen, und einen – entsprechend ähnlich wie ein herkömmlicher Laser-Fuse-Widerstand aufgebauten – Laser-Fuse-Widerstand 1101b, etc.
Wie weiter aus 3 hervorgeht, sind die beiden verschiedenartigen einmal-programmierbaren Elemente 1101a, 1101b der Elemente-Gruppe 1101 in Reihe geschaltet.
Beispielsweise kann ein erster Anschluss des E-Fuse-Widerstands 1101a an eine Versorgungsspannung (hier: Vdd) angeschlossen sein, und ein zweiter Anschluss des E-Fuse-Widerstands 1101a an einen ersten Anschluss des Laser-Fuse-Widerstands 1101b.
Ein zweiter Anschluss des Laser-Fuse-Widerstands 1101b kann über einen entsprechende Widerstand 1111a geerdet, d. h. an Ground-Potential (GND) angeschlossen sein.
Des weiteren kann an den zweiten Anschluss des Laser-Fuse-Widerstands 1101b eine entsprechende Wandel-Einrichtung angeschlossen sein, die den an dem zweiten Anschluss des Laser-Fuse-Widerstands 1101b anliegenden Analog-Wert in einen entsprechenden digitalen Wert (logisch „0", oder logisch „1") umwandelt.
In einem ersten (Ausgangs-)Zustand der Elemente-Gruppe 1101 können sich sämtliche programmierbaren Elemente 1101a, 1101b im o. g. ersten, leitenden Zustand („unprogrammierter Zustand") befinden.
Am zweiten Anschluss des Laser-Fuse-Widerstands 1101b – d. h. am Ausgang der Elemente-Gruppe 1101 – liegt dann das o. g. Versorgungsspannungs-Potential Vdd an, bzw. eine logische „1" (oder alternativ eine logische „0").
Im ersten (Ausgangs-)Zustand der Elemente-Gruppe 1101 wird durch diese also z. B. ein Bit „1" (oder alternativ: ein Bit „0") gespeichert.
Soll stattdessen durch die Elemente-Gruppe 1101 ein Bit „0" (oder alternativ: ein Bit „1") gespeichert werden, wird die Elemente-Gruppe 1101 vom o. g. ersten (Ausgangs-)Zustand in einen zweiten Zustand gebracht.
Hierzu kann – entsprechend ähnlich wie oben erläutert – wahlweise entweder der Laser-Fuse-Widerstand 1101b, oder – insbesondere auch erst in einem relativ späten Stadium des Herstellprozesses – der E-Fuse-Widerstand 1101a der Elemente-Gruppe 1101 vom o. g. leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Im o. g. zweiten Zustand der Elemente-Gruppe 1101 befindet sich somit entweder der E-Fuse-Widerstand 1101a oder der Laser-Fuse-Widerstand 1101b im o. g. zweiten, nicht-leitenden Zustand („programmierter Zustand"), und der jeweils andere Widerstand im o. g. ersten, leitenden Zustand („unprogrammierter Zustand").
Am zweiten Anschluss des Laser-Fuse-Widerstands 1101b – d. h. am Ausgang der Elemente-Gruppe 1101 – liegt dann das o. g. Ground-Potential GND an, bzw. eine logische „0" (oder alternativ eine logische „1").
Im o. g. zweiten Zustand der Elemente-Gruppe 1101 wird durch diese also ein Bit „0" (oder alternativ: ein Bit „1") gespeichert.
Wird die Elemente-Gruppe 1101 vom o. g. zweiten Zustand in einen dritten Zustand gebracht, bei dem beide Widerstände 1101a, 1101b im o. g. nicht-leitenden, zweiten Zustand („programmierter Zustand") sind, wird durch die Elemente-Gruppe 1101 – weiterhin – ein Bit „0" (oder alternativ: ein Bit „1") gespeichert, da in diesem Fall am zweiten Anschluss des Laser-Fuse-Widerstands 1101b – d. h. am Ausgang der Elemente-Gruppe 1101 – weiterhin das o. g. Ground-Potential GND anliegt.
In 4 ist eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements 3a mit mehreren (hier: zwei) verschiedenartigen einmal-programmierbaren Elementen 2101a, 2101b gemäß einem zusätzlichen, alternativen Ausführungsbeispiel der Erfindung gezeigt.
Die zwei verschiedenartigen einmal-programmierbaren Elemente 2101a, 2101b bilden zusammen eine Elemente-Gruppe 2101, mit der auf die im folgenden noch genauer erläuterte Weise ein Bit an Information – oder alternativ auch mehrere Bits an Information (s. u.) – gespeichert werden kann.
Wie aus 4 hervorgeht, kann die Elemente-Gruppe 2101 einen – entsprechend ähnlich wie ein herkömmlicher E-Fuse-Widerstand aufgebauten – E-Fuse-Widerstand 2101a aufweisen, und einen – entsprechend ähnlich wie ein herkömmlicher Laser-Fuse-Widerstand aufgebauten – Laser-Fuse-Widerstand 2101b, etc.
Wie weiter aus 4 hervorgeht, sind die beiden verschiedenartigen einmal-programmierbaren Elemente 2101a, 2101b der Elemente-Gruppe 2101 parallelgeschaltet.
Beispielsweise können ein erster Anschluss des E-Fuse-Widerstands 2101a, und ein erster Anschluss des Laser-Fuse-Widerstand 2101b gemeinsam an eine Versorgungsspannung (hier: Vdd) angeschlossen sein.
Des weiteren kann ein zweiter Anschluss des E-Fuse-Widerstands 2101a an einen ersten Anschluss eines Widerstands 2111b mit einem ohmschen Widerstand R2, und zweiter Anschluss des Laser-Fuse-Widerstands 2101b an einen ersten Anschluss eines Widerstands 2111c mit einem ohmschen Widerstand R1 angeschlossen sein.
Der zweite Anschluss des Widerstands 2111b und der zweite Anschluss des Widerstands 2111c können miteinander verbunden, und über einen entsprechende Widerstand 2111a (mit einem ohmschen Widerstand R) geerdet, d. h. an Ground-Potential (GND) angeschlossen sein.
Des weiteren können die zweiten Anschlüsse der Widerstände 2111b, 2111c – gemeinsam – an eine entsprechende Wandel-Einrichtung angeschlossen sein, die den an den zweiten Anschlüssen der Widerstände anliegenden Analog-Wert in einen entsprechenden digitalen Ein-Bit-Wert („0", oder „1") umwandelt, oder – alternativ – in einen entsprechenden digitalen Zwei-Bit-Wert (z. B. „00", oder „01", oder „10", oder „11" (s. u.)).
In einem ersten (Ausgangs-)Zustand der Elemente-Gruppe 2101 können sich sämtliche programmierbaren Elemente 2101a, 2101b im o. g. ersten, leitenden Zustand („unprogrammierter Zustand") befinden.
An den zweiten Anschlüssen der Widerstände 2111b, 2111c – d. h. am Ausgang der Elemente-Gruppe 2101 – liegt dann das folgende Spannungs-Potential Vout an: Vout = Vdd × R/(R + (R1 × R2/(R1 + R2)))
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung z. B. in einen Ein-Bit-Wert „1" (oder alternativ z. B. „0"), oder – alternativ – z. B. in einen Zwei-Bit-Wert „11" (oder alternativ z. B. „00", etc.) umgewandelt werden.
Im ersten (Ausgangs-)Zustand der Elemente-Gruppe 2101 wird durch diese also z. B. ein Bit „1" (oder alternativ: ein Bit „0") gespeichert.
Soll stattdessen durch die Elemente-Gruppe 2101 ein hiervon unterschiedlicher Ein- (oder Zwei-) Bit-Wert gespeichert werden, kann die Elemente-Gruppe 2101 vom o. g. ersten (Ausgangs-)Zustand in einen zweiten Zustand gebracht werden.
Hierzu kann – entsprechend ähnlich wie oben erläutert – wahlweise entweder der Laser-Fuse-Widerstand 2101b, oder – insbesondere auch erst in einem relativ späten Stadium des Herstellprozesses – der E-Fuse-Widerstand 2101a der Elemente-Gruppe 2101 vom o. g. leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Im o. g. zweiten Zustand der Elemente-Gruppe 2101 befindet sich somit entweder der E-Fuse-Widerstand 2101a oder der Laser-Fuse-Widerstand 2101b im o. g. zweiten, nicht-leitenden Zustand („programmierter Zustand"), und der jeweils andere Widerstand im o. g. ersten, leitenden Zustand („unprogrammierter Zustand").
An den zweiten Anschlüssen der Widerstände 2111b, 2111c – d. h. am Ausgang der Elemente-Gruppe 2101 – liegt dann – bei Programmierung des E-Fuse-Widerstands 2101a – das folgende Spannungs-Potential Vout an: Vout = Vdd × R/(R1 + R)
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung z. B. in einen Ein-Bit-Wert „0" (oder alternativ z. B. „1"), oder – alternativ – z. B. in einen Zwei-Bit-Wert „01" (oder alternativ z. B. „10", etc.) umgewandelt werden.
Wird statt des E-Fuse-Widerstands 2101a der Laser-Fuse-Widerstand 2101b programmiert, liegt an den zweiten Anschlüssen der Widerstände 2111b, 2111c – d. h. am Ausgang der Elemente-Gruppe 2101 – das folgende Spannungs-Potential Vout an: Vout = Vdd × R/(R2 + R)
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung z. B. in einen Ein-Bit-Wert „0" (oder alternativ z. B. „1"), oder – alternativ – z. B. in einen Zwei-Bit-Wert „10" (oder alternativ z. B. „01", etc.) umgewandelt werden.
Wird die Elemente-Gruppe 2101 vom o. g. zweiten Zustand in einen dritten Zustand gebracht, bei dem beide Widerstände 2101a, 2101b im o. g. nicht-leitenden, zweiten Zustand („programmierter Zustand") sind, liegt an den zweiten Anschlüssen der Widerstände 2111b, 2111c – d. h. am Ausgang der Elemente-Gruppe 2101 – das Ground-Potential GND an.
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung z. B. in einen Ein-Bit-Wert „0" (oder alternativ z. B. „1"), oder – alternativ – z. B. in einen Zwei-Bit-Wert „00" (oder alternativ z. B. „11", etc.) umgewandelt werden.
In 5 ist eine beispielhafte schematische Darstellung eines Abschnitts eines Halbleiter-Bauelements 3a mit mehreren (hier: zwei) verschiedenartigen einmal-programmierbaren Elementen 3101a, 3101b gemäß einem weiteren zusätzlichen, alternativen Ausführungsbeispiel der Erfindung gezeigt.
Die zwei verschiedenartigen einmal-programmierbaren Elemente 3101a, 3101b bilden zusammen eine Elemente-Gruppe 3101, mit der auf die im folgenden noch genauer erläuterte Weise ein Bit an Information – oder alternativ auch mehrere Bits an Information (s. u.) – gespeichert werden kann.
Wie aus 5 hervorgeht, kann die Elemente-Gruppe 3101 einen – entsprechend ähnlich wie ein herkömmlicher E-Fuse-Widerstand aufgebauten – E-Fuse-Widerstand 3101a aufweisen, und einen – entsprechend ähnlich wie ein herkömmlicher Laser-Fuse-Widerstand aufgebauten – Laser-Fuse-Widerstand 3101b, etc.
Wie weiter aus 5 hervorgeht, sind die beiden verschiedenartigen einmal-programmierbaren Elemente 3101a, 3101b der Elemente-Gruppe 3101 parallelgeschaltet.
Beispielsweise kann ein erster Anschluss des E-Fuse-Widerstands 3101a an eine Versorgungsspannung (hier: Vdd) angeschlossen sein.
Des weiteren kann ein erster Anschluss des Laser-Fuse-Widerstands 3101b geerdet, d. h. an Ground-Potential (GND) angeschlossen sein.
Ein zweiter Anschluss des E-Fuse-Widerstands 3101a kann an einen ersten Anschluss eines Widerstands 3111b mit einem ohmschen Widerstand R1 angeschlossen, sowie über einen entsprechende Widerstand 3111d geerdet, d. h. an das o. g. Ground-Potential (GND) angeschlossen sein.
Entsprechend ähnlich kann der zweite Anschluss des Laser-Fuse-Widerstands 3101b an einen ersten Anschluss eines Widerstands 3111c mit einem ohmschen Widerstand R2 angeschlossen, sowie über einen entsprechende Widerstand 3111e geerdet, d. h. an das o. g. Ground-Potential (GND) angeschlossen sein.
Der zweite Anschluss des Widerstands 3111b und der zweite Anschluss des Widerstands 3111c können miteinander verbunden, und ggf. über einen entsprechende Widerstand 3111a (mit einem ohmschen Widerstand R) geerdet, d. h. an das Ground-Potential (GND) angeschlossen sein.
Des weiteren können die zweiten Anschlüsse der Widerstände 3111b, 3111c – gemeinsam – an eine entsprechende Wandel-Einrichtung angeschlossen sein, die den an den zweiten Anschlüssen der Widerstände anliegenden Analog-Wert in einen entsprechenden digitalen Ein-Bit-Wert („0", oder „1") umwandelt, oder – alternativ – in einen entsprechenden digitalen Zwei-Bit-Wert (z. B. „00", oder „01", oder „10", oder „11" (s. u.)).
In einem ersten (Ausgangs-)Zustand der Elemente-Gruppe 3101 können sich sämtliche programmierbaren Elemente 3101a, 3101b im o. g. ersten, leitenden Zustand („unprogrammierter Zustand") befinden.
An den zweiten Anschlüssen der Widerstände 3111b, 3111c – d. h. am Ausgang der Elemente-Gruppe 3101 – liegt dann das folgende Spannungs-Potential Vout an: Vout = Vdd × R2/(R1 + R2)
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung z. B. in einen entsprechenden Ein-Bit-Wert, oder – alternativ – z. B. in einen entsprechenden Zwei-Bit-Wert umgewandelt werden.
Soll stattdessen durch die Elemente-Gruppe 3101 ein hiervon unterschiedlicher Ein- (oder Zwei-)Bit-Wert gespeichert werden, kann die Elemente-Gruppe 3101 vom o. g. ersten (Ausgangs-)Zustand in einen zweiten Zustand gebracht werden.
Hierzu kann – entsprechend ähnlich wie oben erläutert – wahlweise entweder der Laser-Fuse-Widerstand 3101b, oder – insbesondere auch erst in einem relativ späten Stadium des Herstellprozesses – der E-Fuse-Widerstand 3101a der Elemente-Gruppe 3101 vom o. g. leitenden, ersten Zustand („unprogrammierter Zustand") in einen nicht-leitenden, zweiten Zustand („programmierter Zustand") gebracht werden.
Im o. g. zweiten Zustand der Elemente-Gruppe 3101 befindet sich somit entweder der E-Fuse-Widerstand 3101a oder der Laser-Fuse-Widerstand 3101b im o. g. zweiten, nicht-leitenden Zustand („programmierter Zustand"), und der jeweils andere Widerstand im o. g. ersten, leitenden Zustand („unprogrammierter Zustand").
An den zweiten Anschlüssen der Widerstände 3111b, 3111c – d. h. am Ausgang der Elemente-Gruppe 3101 – liegt dann – bei Programmierung des E-Fuse-Widerstands 3101a – das Ground-Potential GND an.
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung in einen entsprechenden – insbesondere vom o. g. Ein-Bit-Wert unterschiedlichen – Ein-Bit-Wert, oder – alternativ – z. B. in einen entsprechenden (insbesondere vom o. g. Zwei-Bit-Wert unterschiedlichen) Zwei-Bit-Wert umgewandelt werden.
Wird statt des E-Fuse-Widerstands 3101a der Laser-Fuse-Widerstand 3101b programmiert, liegt an den zweiten Anschlüssen der Widerstände 3111b, 3111c – d. h. am Ausgang der Elemente-Gruppe 3101 – das Versorgungsspannungs-Potential Vdd an.
Dieses Spannungs-Potential kann durch die o. g. Wandel-Einrichtung in einen entsprechenden – insbesondere vom o. g. Ein-Bit-Wert unterschiedlichen – Ein-Bit-Wert, oder – alternativ – z. B. in einen entsprechenden (insbesondere vom o. g. Zwei-Bit-Wert unterschiedlichen) Zwei-Bit-Wert umgewandelt werden.
Wird die Elemente-Gruppe 3101 vom o. g. zweiten Zustand in einen dritten Zustand gebracht, bei dem beide Widerstände 3101a, 3101b im o. g. nicht-leitenden, zweiten Zustand („programmierter Zustand") sind, sind die zweiten Anschlüsse der Widerstände 3111b, 3111c – d. h. der Ausgang der Elemente-Gruppe 3101 – in einem „floatenden" Zustand.
Bei einer weiteren Variante der Erfindung sind die zweiten Anschlüsse der Widerstände 3111b, 3111c nicht bzw. nicht direkt miteinander verbunden. Stattdessen kann der zweite Anschluss des Widerstands 3111b an eine entsprechende erste Wandel-Einrichtung angeschlossen sein, und der zweite Anschluss des Widerstands 3111c an eine entsprechende zweite Wandel-Einrichtung.
Die Wandel-Einrichtungen wandeln den an den zweiten Anschlüssen der Widerstände 3111b, 3111c jeweils anliegenden Analog-Wert in einen entsprechenden digitalen Bit-Wert (logisch „0", oder logisch „1").
Der von der ersten Wandel-Einrichtung ausgegebene digitale Bit-Wert kann einem ersten Eingang einer – entsprechend ähnlich wie die in 2 gezeigte Auswerte-Logik-Schaltung aufgebauten – Auswerte-Logik-Schaltung zugeführt werden, z. B. dem ersten Eingang eines entsprechenden OR-, XOR-, oder AND-Gatters, und der von der zweiten Wandel-Einrichtung ausgegebene digitale Bit-Wert einem zweiten Eingang der Auswerte-Logik-Schaltung, z. B. dem zweiten Eingang des entsprechenden OR-, XOR-, oder AND-Gatters. Der Ausgang der Auswerte-Logik-Schaltung, z. B. des OR-, XOR-, oder AND-Gatters bildet den Ausgang der Elemente-Gruppe 3101, an dem ein entsprechendes digitales Ausgangs-Signal out abgegriffen werden kann.

2: Wafer
3a: Halbleiter-Bauelement
3b: Halbleiter-Bauelement
3c: Halbleiter-Bauelement
3d: Halbleiter-Bauelement
6: Testgerät
7: Zersäge-Maschine
8: probecard
9a: Kontakt-Nadel
9b: Kontakt-Nadel
11a: Carrier
11b: Carrier
11c: Carrier
11d: Carrier
12a: Bauelement-Gehäuse
12b: Bauelement-Gehäuse
12c: Bauelement-Gehäuse
12d: Bauelement-Gehäuse
13: elektronisches Modul
16: Testgerät
18: probecard
19a: Kontakt-Nadel
19b: Kontakt-Nadel
26a: Testgerät
26b: Testgerät
26c: Testgerät
26d: Testgerät
29a: Leitung
29b: Leitung
29c: Leitung
29d: Leitung
36a: Testgerät
36b: Testgerät
36c: Testgerät
36d: Testgerät
39a: Leitung
39b: Leitung
39c: Leitung
39d: Leitung
46: Testgerät
49: Leitung
101: Elemente-Gruppe
101a: einmal-programmierbares Element
101b: einmal-programmierbares Element
102: Elemente-Gruppe
102a: einmal-programmierbares Element
102b: einmal-programmierbares Element
103a: Leitung
103b: Leitung
103c: Leitung
103d: Leitung
104a: Leitung
104b: Leitung
104c: Leitung
104d: Leitung
105: Auswerte-Logik-Schaltung
106: Auswerte-Logik-Schaltung
107: Ausgangs-Leitung
108: Ausgangs-Leitung
109: Leitung
110: Leitung
111a: Widerstand
111b: Widerstand
112a: Widerstand
112b: Widerstand
1101: Elemente-Gruppe
1101a: einmal-programmierbares Element
1101b: einmal-programmierbares Element
1111a: Widerstand
2101: Elemente-Gruppe
2101a: einmal-programmierbares Element
2101b: einmal-programmierbares Element
2111a: Widerstand
2111b: Widerstand
2111c: Widerstand
3101: Elemente-Gruppe
3101a: einmal-programmierbares Element
3101b: einmal-programmierbares Element
3111a: Widerstand
3111b: Widerstand
3111c: Widerstand
3111d: Widerstand
3111e: Widerstand

Claims

Halbleiter-Bauelement, mit mehreren verschiedenartigen einmal-programmierbaren Elementen (101a, 101b), die eine Gruppe (101) von einmal-programmierbaren Elementen bilden, wobei durch die mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) gemeinsam mindestens ein Bit an Information gespeichert wird.
Halbleiter-Bauelement nach Anspruch 1, bei welchem die Gruppe von einmal-programmierbaren Elementen (101a, 101b) mindestens zwei verschiedenartige einmal-programmierbare Elemente (101a, 101b) aufweist.
Halbleiter-Bauelement nach Anspruch 1 oder 2, bei welchem die einmal-programmierbaren Elemente (101a, 101b) Fuse-Widerstände sind.
Halbleiter-Bauelement nach einem der Ansprüche 1 bis 3, bei welchem ein erstes der mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) ein Laser-Fuse-Widerstand (101b) ist, und ein zweites der mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) ein E-Fuse-Widerstand (101a).
Halbleiter-Bauelement nach einem der Ansprüche 2 bis 4, bei welchem die mindestens zwei verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) parallelgeschaltet sind.
Halbleiter-Bauelement nach einem der Ansprüche 2 bis 4, bei welchem die mindestens zwei verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) in Reihe geschaltet sind.
Halbleiter-Bauelement nach einem der Ansprüche 1 bis 6, welches außerdem aufweist: – eine Auswerte-Einrichtung (105) zum Ermitteln, dass durch die Gruppe (101) als Information ein Bit „0" gespeichert ist, wenn alle einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem unprogrammierten Zustand sind.
Halbleiter-Bauelement nach Anspruch 7, wobei durch die Auswerte-Einrichtung (105) ermittelt wird, dass durch die Gruppe (101) als Information ein Bit „1" gespeichert ist, wenn mindestens eines der einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem programmierten Zustand ist.
Halbleiter-Bauelement nach einem der Ansprüche 1 bis 6, welches außerdem aufweist: – eine Auswerte-Einrichtung (105) zum Ermitteln, dass durch die Gruppe (101) als Information ein Bit „1" gespeichert ist, wenn alle einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem unprogrammierten Zustand sind.
Halbleiter-Bauelement nach Anspruch 9, wobei durch die Auswerte-Einrichtung (105) ermittelt wird, dass durch die Gruppe (101) als Information ein Bit „0" gespeichert ist, wenn mindestens eines der einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem programmierten Zustand ist.
Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, mit einer Auswerte-Einrichtung (105), welche ein OR-, XOR- oder AND-Gatter aufweist.
Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, bei welchem ein erstes der mehreren verschiedenartigen einmal-programmierbaren Elemente an ein Versorgungsspannungs-Potential, und ein zweites der mehreren verschiedenartigen einmal-programmierbaren Elemente an Erd-Potential angeschlossen ist.
Halbleiter-Bauelement nach einem der vorhergehenden Ansprüche, welches ein RAM ist.
Halbleiter-Bauelement nach Anspruch 13, welches ein DRAM ist.
Halbleiter-Bauelement nach Anspruch 13, welches ein SRAM ist.
Elektronisches System mit einem Halbleiter-Bauelement nach einem der Ansprüche 1 bis 15.
System nach Anspruch 16, welches ein Speichermodul aufweist mit einem Halbleiter-Bauelement nach einem der Ansprüche 1 bis 15.
Verfahren zum Programmieren eines Halbleiter-Bauelements, mit mehreren verschiedenartigen einmal-programmierbaren Elementen (101a, 101b), die eine Gruppe (101) von einmal-programmierbaren Elementen bilden, wobei durch die mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) gemeinsam ein Bit an Information gespeichert wird, aufweisend: (a) Belassen der einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem unprogrammierten Zustand, falls durch die Gruppe (101) als Information ein Bit „0" gespeichert werden soll.
Verfahren nach Anspruch 18, welches außerdem den Schritt aufweist: (b) Programmieren eines ersten oder zweiten der verschiedenartigen einmal-programmierbaren Elemente (101a, 1101a) der Gruppe (101, 1101), falls durch die Gruppe (101) als Information ein Bit „1" gespeichert werden soll.
Verfahren zum Programmieren eines Halbleiter-Bauelements, mit mehreren verschiedenartigen einmal-programmierbaren Elementen (101a, 101b), die eine Gruppe (101) von einmal-programmierbaren Elementen bilden, wobei durch die mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) gemeinsam ein Bit an Information gespeichert wird, aufweisend: (a) Belassen der einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem unprogrammierten Zustand, falls durch die Gruppe (101) als Information ein Bit „1" gespeichert werden soll.
Verfahren nach Anspruch 20, welches außerdem den Schritt aufweist: (b) Programmieren eines ersten oder zweiten der verschiedenartigen einmal-programmierbaren Elemente (101a, 1101a) der Gruppe (101, 1101), falls durch die Gruppe (101) als Information ein Bit „0" gespeichert werden soll.
Verfahren nach einem der Ansprüche 18 bis 21, bei welchem die einmal-programmierbaren Elemente (101a, 101b) Fuse-Widerstände sind.
Verfahren nach Anspruch 19, 21 oder 22, bei welchem das erste der verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) ein Laser-Fuse-Widerstand (101b) ist, und das zweite der verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) ein E-Fuse-Widerstand (101a).
Verfahren zum Betreiben eines Halbleiter-Bauelements, mit mehreren verschiedenartigen einmal-programmierbaren Elementen (101a, 101b), die eine Gruppe (101) von einmal-programmierbaren Elementen bilden, wobei durch die mehreren verschiedenartigen einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) gemeinsam ein Bit an Information gespeichert wird, wobei das Verfahren den Schritt aufweist: – Ermitteln, ob durch die einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) ein Bit „1" oder „0" gespeichert ist.
Verfahren nach Anspruch 24, wobei ermittelt wird, dass durch die einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) ein Bit „0" gespeichert ist, wenn alle einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem unprogrammierten Zustand sind.
Verfahren nach Anspruch 24 oder 25, wobei ermittelt wird, dass durch die einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) ein Bit „1" gespeichert ist, wenn mindestens eines der einmal-programmierbaren Elemente (101a, 101b) der Gruppe (101) in einem programmierten Zustand ist.